JPH03145138A - Ｄｍｏｓトランジスタの形成方法 - Google Patents
Ｄｍｏｓトランジスタの形成方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
〈産業上の利用分野〉
本発明は二重拡散金属酸化物−半導体ＣＤＭＯＳ）トラ
ンジスタに関し、特に、導通状態での抵抗を低下させる
短チャネルの形成を可能にするＤＭＯＳトランジスタの
形成方法に関する。
ンジスタに関し、特に、導通状態での抵抗を低下させる
短チャネルの形成を可能にするＤＭＯＳトランジスタの
形成方法に関する。
く従来の技術〉
ＤＭＯＳトランジスタに於ては、該トランジスタのチャ
ネル領域が、該チャネルから絶縁されかつその上に位置
するゲートに印加される適当な電圧によって反転される
。反転された前記チャネルは、該チャネルによって分離
される同じ導電型の２つの半導体領域間にオーム通路を
形成する。
ネル領域が、該チャネルから絶縁されかつその上に位置
するゲートに印加される適当な電圧によって反転される
。反転された前記チャネルは、該チャネルによって分離
される同じ導電型の２つの半導体領域間にオーム通路を
形成する。
低電圧ＤＭＯＳトランジスタのオン状態即ち導通状態の
抵抗の主な原因はチャネル抵抗である。
抵抗の主な原因はチャネル抵抗である。
従って、低電圧ＤＭＯＳトランジスタにとって、短チャ
ネルを有するように製造することによって、チャネル抵
抗が不当にデバイスの導通状態の抵抗の原因とならない
ようにすることが望ましい。
ネルを有するように製造することによって、チャネル抵
抗が不当にデバイスの導通状態の抵抗の原因とならない
ようにすることが望ましい。
従来のＤＭＯＳトランジスタの形成に於では、シリコン
基板の表面をドープして本体領域とソース領域とを形成
する際に、マスクとして形成されたゲートを使用するこ
とが周知である。これによって、本体領域とソース領域
とを前記ゲートに自己整合させることが可能になる。こ
の周知の方法が第１図乃至第３図に概略的に図示されて
おり、第１図は、次に縦型ＤＭＯＳトランジスタの本体
領域を形成するように、Ｎ子基板４の上に形成されたＮ
一エビタキシャル層３にＰ型硼素イオン２が注入される
様子が示されている。第１図に示されるように、前記本
体領域が前記ゲートに自己整合されるように前記Ｐ型イ
オンの注入時に於けるマスクが、ゲート５及び厚い酸化
領域１０によって提供される。先に形成されたＰ十領域
１２が、前記本体領域のためのコンタクト領域として機
能する。
基板の表面をドープして本体領域とソース領域とを形成
する際に、マスクとして形成されたゲートを使用するこ
とが周知である。これによって、本体領域とソース領域
とを前記ゲートに自己整合させることが可能になる。こ
の周知の方法が第１図乃至第３図に概略的に図示されて
おり、第１図は、次に縦型ＤＭＯＳトランジスタの本体
領域を形成するように、Ｎ子基板４の上に形成されたＮ
一エビタキシャル層３にＰ型硼素イオン２が注入される
様子が示されている。第１図に示されるように、前記本
体領域が前記ゲートに自己整合されるように前記Ｐ型イ
オンの注入時に於けるマスクが、ゲート５及び厚い酸化
領域１０によって提供される。先に形成されたＰ十領域
１２が、前記本体領域のためのコンタクト領域として機
能する。
そして、注入された前記Ｐ型イオンが高温度でドライブ
インされて、第２図に示されるようにＮ一エビタキシャ
ル層３及びその下側のゲート５内への所望の前記Ｐ型イ
オンの拡散を行う。
インされて、第２図に示されるようにＮ一エビタキシャ
ル層３及びその下側のゲート５内への所望の前記Ｐ型イ
オンの拡散を行う。
第２図に於ては、従来のマスク処理及びエツチング工程
を用い、ゲート５及びエツチングされた厚い酸化層１７
をマスクとして用いて燐または砒素のようなＮ型不純物
をその中に注入または拡散させるためにＰ一本体領域１
４の表面部分１６を露出させる。
を用い、ゲート５及びエツチングされた厚い酸化層１７
をマスクとして用いて燐または砒素のようなＮ型不純物
をその中に注入または拡散させるためにＰ一本体領域１
４の表面部分１６を露出させる。
第３図では、次にドライブイン即ち打込み工程を行って
、全体としてはＰ一本体領域１４内に留まるがゲート５
の下側に延長するように、比較的浅いＮ＋ソース領域１
８をＰ一本体領域１４内に形成する。
、全体としてはＰ一本体領域１４内に留まるがゲート５
の下側に延長するように、比較的浅いＮ＋ソース領域１
８をＰ一本体領域１４内に形成する。
上述したように、低電圧ＤＭＯＳデバイスにとっては、
ゲート５の下側のチャネル領域２０が、ＤＭＯＳトラン
ジスタがそのオフ状態にある場合に今まで通りに狭い前
記Ｐ一本体領域のブレイクダウンを防止しつつ、低い導
通状態での抵抗を達成するように短いことが望ましい。
ゲート５の下側のチャネル領域２０が、ＤＭＯＳトラン
ジスタがそのオフ状態にある場合に今まで通りに狭い前
記Ｐ一本体領域のブレイクダウンを防止しつつ、低い導
通状態での抵抗を達成するように短いことが望ましい。
短チャネルを達成する１つの方法は、低エネルギでＰ型
イオンを注入しかつ短いドライブイン工程、または比較
的低温でのドライブイン工程を実行することによって、
浅いＰ一本体領域を形成することである。この制限され
たＰ型不純物の打込みによって、その結果得られる前記
Ｐ−本体領域の不純物濃度の良好な制御を可能にしつつ
、前記ゲートの下側のＰ型不純物の拡散が制限されるこ
とになる。
イオンを注入しかつ短いドライブイン工程、または比較
的低温でのドライブイン工程を実行することによって、
浅いＰ一本体領域を形成することである。この制限され
たＰ型不純物の打込みによって、その結果得られる前記
Ｐ−本体領域の不純物濃度の良好な制御を可能にしつつ
、前記ゲートの下側のＰ型不純物の拡散が制限されるこ
とになる。
次に続く浅いＰ−本体領域へのＮ型不純物の注入または
拡散、及びこれらの不純物の打込みによって、前記ゲー
トの下側の前記Ｐ型不純物の拡散が前記Ｐ型不純物の打
込みの制限によって制限されているので、短チャネルが
生じる。
拡散、及びこれらの不純物の打込みによって、前記ゲー
トの下側の前記Ｐ型不純物の拡散が前記Ｐ型不純物の打
込みの制限によって制限されているので、短チャネルが
生じる。
この浅いＰ−本体領域を形成する従来方法を用いること
によって、同じ量の不純物を使用して形成される一層深
い本体領域と比較して相当高い抵抗Ｒｂを有する浅いＰ
−本体領域が形成されることになる。
によって、同じ量の不純物を使用して形成される一層深
い本体領域と比較して相当高い抵抗Ｒｂを有する浅いＰ
−本体領域が形成されることになる。
第４図は、浅いＰ−本体領域２６と短チャネル２８とを
有するＤＭＯＳトランジスタの部分断面を示している。
有するＤＭＯＳトランジスタの部分断面を示している。
一般に、Ｎ＋ソース領域３０及びＰ−本体領域２６がソ
ース電極（図示せず）によって共に短絡されて、Ｐ−本
体領域とＮ＋ソース領域とのＰＮ接合が順方向バイアス
された状態になることを防止しているので、この浅いＰ
−本体領域２６の高抵抗によって、Ｐ−本体領域２６を
如何なる電流が流れてもＰ−本体領域２６の両側に電位
差が生じる。この電流が十分に大きい場合には、前記電
位差が、Ｎ十エミッタ３０、Ｐ−ベース２６、及びＮ−
コレクタ３からなる寄生ＮＰＮバイポーラトランジスタ
をオン状態にする十分な大きさになる。また、この浅い
Ｐ−本体領域の高抵抗が、前記寄生ＮＰＮバイポーラト
ランジスタの高ベータ及び前記デバイスのラッチアップ
の可能性を増大させる一因となっており、好ましくない
。
ース電極（図示せず）によって共に短絡されて、Ｐ−本
体領域とＮ＋ソース領域とのＰＮ接合が順方向バイアス
された状態になることを防止しているので、この浅いＰ
−本体領域２６の高抵抗によって、Ｐ−本体領域２６を
如何なる電流が流れてもＰ−本体領域２６の両側に電位
差が生じる。この電流が十分に大きい場合には、前記電
位差が、Ｎ十エミッタ３０、Ｐ−ベース２６、及びＮ−
コレクタ３からなる寄生ＮＰＮバイポーラトランジスタ
をオン状態にする十分な大きさになる。また、この浅い
Ｐ−本体領域の高抵抗が、前記寄生ＮＰＮバイポーラト
ランジスタの高ベータ及び前記デバイスのラッチアップ
の可能性を増大させる一因となっており、好ましくない
。
〈発明が解決しようとする課題〉
そこで、従来より比較的深いＰ−本体領域が、該Ｐ−本
体領域を自己整合させるためにゲートをマスクとして使
用しつつ形成されることを可能にする短チャネルを有す
る耐用性のある低電圧ＤＭＯＳトランジスタを製造する
ための方法が必要とされている。
体領域を自己整合させるためにゲートをマスクとして使
用しつつ形成されることを可能にする短チャネルを有す
る耐用性のある低電圧ＤＭＯＳトランジスタを製造する
ための方法が必要とされている。
［発明の構成］
〈課題を解決するための手段及び作用〉本発明によれば
、短チャネルを有する耐用性のある低電圧ＤＭＯ８トラ
ンジスタを製造するための方法が提供される。この新規
なりＭＯＳトランジスタに於ては、該トランジスタの本
体領域が、今まで通り短チャネルを可能にしつつより深
く形成される。本体領域をより深くすることによって本
体領域の抵抗を低下させ、かつ他方に於て短チャネルに
よって前記ＤＭＯ８トランジスタの性能を改善するため
に該トランジスタの導通状態の抵抗を低下させる。
、短チャネルを有する耐用性のある低電圧ＤＭＯ８トラ
ンジスタを製造するための方法が提供される。この新規
なりＭＯＳトランジスタに於ては、該トランジスタの本
体領域が、今まで通り短チャネルを可能にしつつより深
く形成される。本体領域をより深くすることによって本
体領域の抵抗を低下させ、かつ他方に於て短チャネルに
よって前記ＤＭＯ８トランジスタの性能を改善するため
に該トランジスタの導通状態の抵抗を低下させる。
このような結果が得られるためには、本体領域を形成す
る以前に酸化膜側壁スペーサを前記ゲートの側面に形成
する。次に、イオン注入工程または拡散工程を行って本
体領域を形成するが、この場合に前記ゲート及び前記酸
化膜側壁スペーサが一体となって前記本体領域を自己整
合させるためのマスクとして機能する。従って、前記本
体領域を形成する不純物が、前記酸化膜側壁スペーサの
幅によって決定されるように、成る距離をもって前記ゲ
ートのエツジ部からシリコン基板内に注入されまたは拡
散される。不純物を拡散させる打込み工程の後に、前記
本体領域は、その前記ゲートのエツジ部からの最初の間
隔によって前記ゲートの下側に比較的短い距離だけ延出
する。本体領域が形成された後に、前記酸化膜側壁スペ
ーサが除去され、かつソース領域を形成する不純物が前
記本体領域内に注入されまた゛は拡散されて、前記ソー
ス領域が今まで通り全体的に前記本体領域内にあるが前
記ゲートの下側に延出するようにドライブインされる。
る以前に酸化膜側壁スペーサを前記ゲートの側面に形成
する。次に、イオン注入工程または拡散工程を行って本
体領域を形成するが、この場合に前記ゲート及び前記酸
化膜側壁スペーサが一体となって前記本体領域を自己整
合させるためのマスクとして機能する。従って、前記本
体領域を形成する不純物が、前記酸化膜側壁スペーサの
幅によって決定されるように、成る距離をもって前記ゲ
ートのエツジ部からシリコン基板内に注入されまたは拡
散される。不純物を拡散させる打込み工程の後に、前記
本体領域は、その前記ゲートのエツジ部からの最初の間
隔によって前記ゲートの下側に比較的短い距離だけ延出
する。本体領域が形成された後に、前記酸化膜側壁スペ
ーサが除去され、かつソース領域を形成する不純物が前
記本体領域内に注入されまた゛は拡散されて、前記ソー
ス領域が今まで通り全体的に前記本体領域内にあるが前
記ゲートの下側に延出するようにドライブインされる。
前記本体領域の前記ゲートの下側への延長が従来技術に
於ける場合より短いので、前記ソース領域のエツジ部と
前記ゲートの下側のある前記本体領域との間のチャネル
領域がより短く形成され、その結果として前記トランジ
スタのチャネルの導通状態の抵抗が低減されることにな
る。
於ける場合より短いので、前記ソース領域のエツジ部と
前記ゲートの下側のある前記本体領域との間のチャネル
領域がより短く形成され、その結果として前記トランジ
スタのチャネルの導通状態の抵抗が低減されることにな
る。
〈実施例〉
第５図は、部分的に形成された本発明の１実施例による
ＤＭＯ３トランジスタを示している。第５図に於ては、
Ｎ十半導体基板４０が、その表面上に従来の周知技術を
用いて被着されたＮ−エピタキシャル層４２を有する。
ＤＭＯ３トランジスタを示している。第５図に於ては、
Ｎ十半導体基板４０が、その表面上に従来の周知技術を
用いて被着されたＮ−エピタキシャル層４２を有する。
このような出発構造は、縦型ＤＭＯ８トランジスタを形
成することが要求される場合に使用される。横型ＤＭＯ
Ｓトランジスタを形成することが要求される場合には、
前記基板がＮ−型材料であり、かつ拡散Ｎ子基板コンタ
クト領域が前記Ｎ−基板の表面上に形成されてドレイン
として機能することになる。第５図に於ては、Ｎ子基板
４０がドレインコンタクトとして機能する。また、本発
明の利点を確保しつつ、逆の導電型を使用することがで
きる。
成することが要求される場合に使用される。横型ＤＭＯ
Ｓトランジスタを形成することが要求される場合には、
前記基板がＮ−型材料であり、かつ拡散Ｎ子基板コンタ
クト領域が前記Ｎ−基板の表面上に形成されてドレイン
として機能することになる。第５図に於ては、Ｎ子基板
４０がドレインコンタクトとして機能する。また、本発
明の利点を確保しつつ、逆の導電型を使用することがで
きる。
成る実施例に於ては、Ｎ子基板４０が０．００１オーム
・ｃｍの範囲内の導電率を有し、かつＮ−エピタキシャ
ル層４２が０．５〜２．０オーム・ｃｍの範囲内の導電
率を有する。エピタキシャル層４２の導電率及び膜厚は
、導通状態の抵抗及び破壊電圧に関する前記デバイスへ
の要求条件による。この好適実施例に於ては、エピタキ
シャル層４２の膜厚が約６ミクロンである。
・ｃｍの範囲内の導電率を有し、かつＮ−エピタキシャ
ル層４２が０．５〜２．０オーム・ｃｍの範囲内の導電
率を有する。エピタキシャル層４２の導電率及び膜厚は
、導通状態の抵抗及び破壊電圧に関する前記デバイスへ
の要求条件による。この好適実施例に於ては、エピタキ
シャル層４２の膜厚が約６ミクロンである。
次に、硼素のようなＰ型不純物を、従来のマスク処理及
びエツチング工程の後に、エピタキシャル層の４２の表
面内に注入しまたは導入して、Ｐ＋本体コンタクト領域
４４を原子数的３×１０１９／ｃｍ３の濃度で約３ミク
ロンの深さまで形成する。
びエツチング工程の後に、エピタキシャル層の４２の表
面内に注入しまたは導入して、Ｐ＋本体コンタクト領域
４４を原子数的３×１０１９／ｃｍ３の濃度で約３ミク
ロンの深さまで形成する。
Ｎ−エピタキシャル層４２及びＰ＋コンタクト領域４４
の上には、従来の周知技術を用いてゲート酸化層４６を
約１０００オングストロームの厚さに成長させまたは被
着させる。
の上には、従来の周知技術を用いてゲート酸化層４６を
約１０００オングストロームの厚さに成長させまたは被
着させる。
次に、ゲートを形成するために、約１５オーム／口の層
抵抗を有しかつ４０００オングストロームの膜厚を有す
るドープされたポリシリコン層をゲート酸化層４６の上
の前記ウェハの表面上に被着させる。マスク処理及びエ
ツチング工程を従来技術を用いて行って、ゲート４８及
びゲート酸化層４６を郭成する。また、このマスク及び
エツチング工程によってエピタキシャル層４２の表面が
露出される。
抵抗を有しかつ４０００オングストロームの膜厚を有す
るドープされたポリシリコン層をゲート酸化層４６の上
の前記ウェハの表面上に被着させる。マスク処理及びエ
ツチング工程を従来技術を用いて行って、ゲート４８及
びゲート酸化層４６を郭成する。また、このマスク及び
エツチング工程によってエピタキシャル層４２の表面が
露出される。
次に、第６図に示されるように、前記ウェハの表面に酸
化珪素（Ｓｉ０２）の層を公称厚さ５０００オングスト
ロームで形成する。次に、Ｐ＋コンタクト領域４４とゲ
ート４８との間にエピタキシャル４２の表面が露出され
るように前記５ｉ０２をエツチングして酸化領域５２を
形成する。
化珪素（Ｓｉ０２）の層を公称厚さ５０００オングスト
ロームで形成する。次に、Ｐ＋コンタクト領域４４とゲ
ート４８との間にエピタキシャル４２の表面が露出され
るように前記５ｉ０２をエツチングして酸化領域５２を
形成する。
そして、第２の酸化層５４を前記ウェハの全表面上に公
称厚さ５０００オングストロームに成長させまたは被着
させる。
称厚さ５０００オングストロームに成長させまたは被着
させる。
第７図に於ては、反応性エツチングまたはプラズマエツ
チングのような異方性ドライエツチングを、ゲート４８
の側面に酸化膜側壁スペーサ領域６０が残存するように
、マスクを用いることなく行って酸化層５４を垂直にエ
ツチングする。より大きなまたはより小さい側壁が必要
な場合には、酸化層５４の厚さを変化させて前記側壁の
幅を増大させまたは減少させ、かつそれによってその結
果得られるチャネルの長さを増大させまたは減少させる
ことができる。
チングのような異方性ドライエツチングを、ゲート４８
の側面に酸化膜側壁スペーサ領域６０が残存するように
、マスクを用いることなく行って酸化層５４を垂直にエ
ツチングする。より大きなまたはより小さい側壁が必要
な場合には、酸化層５４の厚さを変化させて前記側壁の
幅を増大させまたは減少させ、かつそれによってその結
果得られるチャネルの長さを増大させまたは減少させる
ことができる。
酸化膜側壁スペーサ６０は、ゲート４８及びエツチング
された酸化層５２に沿って、第８図に示されるように、
本体領域６４を形成する次のＰ型不純物の注入過程に於
てマスクとして機能することになる。
された酸化層５２に沿って、第８図に示されるように、
本体領域６４を形成する次のＰ型不純物の注入過程に於
てマスクとして機能することになる。
第８図に於ては、従来の技術を用いて硼素イオンのブラ
ンケットイオン注入を約６０ＫｅＶのエネルギ重度でイ
オン数的２Ｘ１０’／ｃｍ２のドーズ量で行い、エピタ
キシャル層４２内にＰ型不純物を約１．５ミクロンの深
さまで注入する。注入エネルギ及び注入イオンのドーズ
量は、前記デバイスの所望の破壊電圧によって決定され
る。
ンケットイオン注入を約６０ＫｅＶのエネルギ重度でイ
オン数的２Ｘ１０’／ｃｍ２のドーズ量で行い、エピタ
キシャル層４２内にＰ型不純物を約１．５ミクロンの深
さまで注入する。注入エネルギ及び注入イオンのドーズ
量は、前記デバイスの所望の破壊電圧によって決定され
る。
第８図に示されるように、本体領域６４がゲート４８に
整合されたとしても、Ｐ−本体領域６４のエツジ部が酸
化膜側壁スペーサ領域６０の厚さによって決定される間
隔をもってゲート４８のエツジ部から離隔される。
整合されたとしても、Ｐ−本体領域６４のエツジ部が酸
化膜側壁スペーサ領域６０の厚さによって決定される間
隔をもってゲート４８のエツジ部から離隔される。
第９図に於ては、酸化膜側壁スペーサ領域６０を含む前
記基板の表面上に残存する酸化膜が、例えば前記ウェハ
を一定時間酸浴槽に漬けることによって除去されて、前
記ウェハの表面から全露出酸化膜が除去される。しかし
ながら、酸化膜を除去するための他の様々な周知の従来
技術を用いることができる。
記基板の表面上に残存する酸化膜が、例えば前記ウェハ
を一定時間酸浴槽に漬けることによって除去されて、前
記ウェハの表面から全露出酸化膜が除去される。しかし
ながら、酸化膜を除去するための他の様々な周知の従来
技術を用いることができる。
次に、エピタキシャル層４２内に注入された前記Ｐ型不
純物を１５乃至３０分の一定時間で約１１５０℃の温度
でドライブインして、第９図に示されるようにゲート４
８の下側に僅かにエツジ部を有するＰ−本体領域６４を
形成する。当然ながら、ドライブイン温度を低くしかつ
ドライブイン時間を長くすることによっても同様の結果
が達成される。ゲート４８の下側へのＰ−本体領域６４
の延長部分が完成後のＤＭＯ３トランジスタのチャネル
長を決定する。
純物を１５乃至３０分の一定時間で約１１５０℃の温度
でドライブインして、第９図に示されるようにゲート４
８の下側に僅かにエツジ部を有するＰ−本体領域６４を
形成する。当然ながら、ドライブイン温度を低くしかつ
ドライブイン時間を長くすることによっても同様の結果
が達成される。ゲート４８の下側へのＰ−本体領域６４
の延長部分が完成後のＤＭＯ３トランジスタのチャネル
長を決定する。
次に、酸化層６８を前記ウェハの表面上に成長させまた
は被着させ、かつ従来のマスク処理及びエツチング工程
を用いて、Ｎ＋ソース領域７０を形成するべくＮ型不純
物を注入するためにＰ−本体領域６４の表面部分を露出
させる。好適実施例では、Ｎ＋ソース領域７０が、燐ま
たは砒素原子を拡散させることによって約０． ５ミク
ロンの深さまで形成され、原子数的１０２０／ ｃ ｍ
３の濃度が得られる。
は被着させ、かつ従来のマスク処理及びエツチング工程
を用いて、Ｎ＋ソース領域７０を形成するべくＮ型不純
物を注入するためにＰ−本体領域６４の表面部分を露出
させる。好適実施例では、Ｎ＋ソース領域７０が、燐ま
たは砒素原子を拡散させることによって約０． ５ミク
ロンの深さまで形成され、原子数的１０２０／ ｃ ｍ
３の濃度が得られる。
第１０図に於ては、Ｎ＋ソース領域７０に於ける・不純
物がドライブインされ、同様にＰ−本体領域６４内にＰ
型不純物が更にドライブインされる結果となる。次に、
酸化層７６が被着されかつエツチングされてコンタクト
領域を前記シリコン表面に露出させる。Ｎ＋ソース領域
７０とＰ十本体コンタクト領域４４とに接触する金属コ
ンタクトが形成され、それが本体領域６４をソース領域
７０に対して短絡する。
物がドライブインされ、同様にＰ−本体領域６４内にＰ
型不純物が更にドライブインされる結果となる。次に、
酸化層７６が被着されかつエツチングされてコンタクト
領域を前記シリコン表面に露出させる。Ｎ＋ソース領域
７０とＰ十本体コンタクト領域４４とに接触する金属コ
ンタクトが形成され、それが本体領域６４をソース領域
７０に対して短絡する。
第１０図のように得られるＤＭＯ８トランジスタは、上
述したものと逆の導電型の不純物を用いて形成すること
ができ、その場合にはＰチャネル型のＤＭＯＳトランジ
スタが形成される。
述したものと逆の導電型の不純物を用いて形成すること
ができ、その場合にはＰチャネル型のＤＭＯＳトランジ
スタが形成される。
当業者にとって明らかなように、周知の様々な技術を用
いて酸化膜側壁スペーサ６０及び第１０図のＤＭＯＳト
ランジスタの様々な他の領域を形成することができる。
いて酸化膜側壁スペーサ６０及び第１０図のＤＭＯＳト
ランジスタの様々な他の領域を形成することができる。
第１１図は、正規化本体抵抗Ｒｂ対前記酸化膜側壁スペ
ーサの幅特性を示す線図である。この線図に示される関
係は、シュブリーム（Ｓｕｐｒｅｍ） ｍ（登録商標）
のシミュレーションから得られた。
ーサの幅特性を示す線図である。この線図に示される関
係は、シュブリーム（Ｓｕｐｒｅｍ） ｍ（登録商標）
のシミュレーションから得られた。
図示されるように、抵抗Ｒｂは０．３ミクロンの酸化膜
側壁スペーサを用いて約６５％低減することができる。
側壁スペーサを用いて約６５％低減することができる。
上述した方法によって、短チャネルを有するＤＭＯＳト
ランジスタを形成するためにゲートの下側の本体領域へ
の不純物の制限された拡散を可能にしつつ、Ｐ本体領域
６４をより深く形成することが可能になる。Ｐ本体領域
６４を比較的深くすることによって、その抵抗が比較的
低くすることができ、それによって従来のＤＭＯ８トラ
ンジスタより低い導通状態の抵抗を有するより耐用性の
あるＤＭＯ８トランジスタを製造することができる。
ランジスタを形成するためにゲートの下側の本体領域へ
の不純物の制限された拡散を可能にしつつ、Ｐ本体領域
６４をより深く形成することが可能になる。Ｐ本体領域
６４を比較的深くすることによって、その抵抗が比較的
低くすることができ、それによって従来のＤＭＯ８トラ
ンジスタより低い導通状態の抵抗を有するより耐用性の
あるＤＭＯ８トランジスタを製造することができる。
第１０図のＤＭＯ８トランジスタは縦型トランジスタで
あるが、上述した方法及び酸化膜（ｆｌｌ壁スペーサを
用いて同様にトップサイド基板コンタクトを有する横型
ＤＭＯＳトランジスタを製造することができる。
あるが、上述した方法及び酸化膜（ｆｌｌ壁スペーサを
用いて同様にトップサイド基板コンタクトを有する横型
ＤＭＯＳトランジスタを製造することができる。
以上、特定の実施例を用いて本発明について説明したが
、これらの実施例は単なる例示であって本発明の技術的
範囲を何ら制限するものではない。
、これらの実施例は単なる例示であって本発明の技術的
範囲を何ら制限するものではない。
また、当業者にとって明らかなように、本発明はその技
術的範囲内に於て上記実施例に様々な変形・変更を加え
て実施することができる。
術的範囲内に於て上記実施例に様々な変形・変更を加え
て実施することができる。
第１図乃至第３図は、それぞれ従来のＤＭＯＳトランジ
スタを形成する各工程を示す断面図である。 第４図は、チャネルの導通状態の抵抗を低減するために
短チャネルの形成を可能にする浅い本体領域を有する従
来のＤＭＯＳトランジスタの部分断面図である。 第５図乃至第１０図は、それぞれ本発明の好適実施例に
従って形成されるＤＭＯ８トランジスタの各製造工程を
示す断面図である。 第１１図は、正規化本体抵抗対酸化膜側壁スペーサ幅特
性を示す線図である。
スタを形成する各工程を示す断面図である。 第４図は、チャネルの導通状態の抵抗を低減するために
短チャネルの形成を可能にする浅い本体領域を有する従
来のＤＭＯＳトランジスタの部分断面図である。 第５図乃至第１０図は、それぞれ本発明の好適実施例に
従って形成されるＤＭＯ８トランジスタの各製造工程を
示す断面図である。 第１１図は、正規化本体抵抗対酸化膜側壁スペーサ幅特
性を示す線図である。
Claims (5)
- （１）短チャネルを有するＤＭＯＳトランジスタを形成
する方法であって、 第１導電型の半導体材料の表面にゲート酸化層を形成す
る過程と、 前記ゲート酸化層の上に導電層を形成する過程と、 前記ゲートの上及び前記半導体材料の上面の上に第１酸
化層を形成し、かつ前記第１酸化層をエッチングするこ
とによって前記ゲートの側壁に残存するように酸化膜側
壁スペーサを形成する過程と、 前記半導体材料に第２導電型の不純物を導入して、前記
ゲートに自己整合されるように前記ゲート及び前記酸化
膜側壁スペーサをマスクとして用いつつ前記第２導電型
の本体領域を形成する過程と、 前記酸化膜側壁スペーサを除去する過程と、前記側壁ス
ペーサを除去した後に前記本体領域内に前記第１導電型
の不純物を導入して、自己整合されるように前記ゲート
をマスクとして使用しつつ前記本体領域の上及び下に前
記第１導電型のソース領域を形成する過程と、 前記第１導電型の不純物及び前記第２導電型の不純物を
ドライブインすることによって前記ゲートの下に短チャ
ネル領域を形成する過程とからなることを特徴とするＤ
ＭＯＳトランジスタの形成方法。 - （２）前記酸化膜側壁スペーサを形成する前記過程が、
前記ゲートの上及び前記半導体材料の上面の上に第１酸
化層を形成する過程と、前記酸化膜側壁スペーサを残存
させるように前記第１酸化層を異方性エッチングする過
程とからなることを特徴とする第１請求項に記載のＤＭ
ＯＳトランジスタの形成方法。 - （３）前記本体領域を形成するために使用される前記第
２導電型の前記不純物が、前記酸化膜側壁スペーサを除
去する前記過程の後にドライブインされることを特徴と
する第２請求項に記載のＤＭＯＳトランジスタの形成方
法。 - （４）前記ゲート酸化層を形成する前に、前記半導体材
料の上及び下側に前記第２導電型の本体コンタクト領域
を形成する過程を更に含むことを特徴とする第２請求項
に記載のＤＭＯＳトランジスタの形成方法。 - （５）前記ゲートの上及び前記半導体材料の上面の上に
第１酸化層を形成し、かつ前記酸化膜側壁スペーサを残
存させるように前記第１酸化層を異方性エッチングする
前記過程を実行する前に、前記半導体材料の上面に第２
酸化層を被着させる過程と、前記本体コンタクト領域と
前記ゲートとの間に前記半導体材料の領域を露出させる
ように前記第２酸化層をマスク処理しかつエッチングす
る過程を更に含むことを特徴とする第４請求項に記載の
ＤＭＯＳトランジスタの形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US420,971 | 1989-10-13 | ||
| US07/420,971 US4931408A (en) | 1989-10-13 | 1989-10-13 | Method of fabricating a short-channel low voltage DMOS transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03145138A true JPH03145138A (ja) | 1991-06-20 |
Family
ID=23668642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2275073A Pending JPH03145138A (ja) | 1989-10-13 | 1990-10-12 | Ｄｍｏｓトランジスタの形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4931408A (ja) |
| EP (1) | EP0422940B1 (ja) |
| JP (1) | JPH03145138A (ja) |
| DE (2) | DE69030415T2 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5118638A (en) * | 1988-03-18 | 1992-06-02 | Fuji Electric Co., Ltd. | Method for manufacturing MOS type semiconductor devices |
| US5331192A (en) * | 1989-06-15 | 1994-07-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US5536957A (en) * | 1990-01-16 | 1996-07-16 | Mitsubishi Denki Kabushiki Kaisha | MOS field effect transistor having source/drain regions surrounded by impurity wells |
| US5679968A (en) * | 1990-01-31 | 1997-10-21 | Texas Instruments Incorporated | Transistor having reduced hot carrier implantation |
| NL9000972A (nl) * | 1990-04-24 | 1991-11-18 | Philips Nv | Werkwijze voor het vervaardigen van een silicium lichaam met een n-type toplaag en een daaraan grenzende, hoger gedoteerde n-type basislaag. |
| US5202276A (en) * | 1990-08-20 | 1993-04-13 | Texas Instruments Incorporated | Method of forming a low on-resistance DMOS vertical transistor structure |
| US5045966A (en) * | 1990-09-17 | 1991-09-03 | Micrel Semiconductor | Method for forming capacitor using FET process and structure formed by same |
| KR940006702B1 (ko) * | 1991-06-14 | 1994-07-25 | 금성일렉트론 주식회사 | 모스패트의 제조방법 |
| US5182619A (en) * | 1991-09-03 | 1993-01-26 | Motorola, Inc. | Semiconductor device having an MOS transistor with overlapped and elevated source and drain |
| US5200352A (en) * | 1991-11-25 | 1993-04-06 | Motorola Inc. | Transistor having a lightly doped region and method of formation |
| IT1250233B (it) * | 1991-11-29 | 1995-04-03 | St Microelectronics Srl | Procedimento per la fabbricazione di circuiti integrati in tecnologia mos. |
| US5248627A (en) * | 1992-03-20 | 1993-09-28 | Siliconix Incorporated | Threshold adjustment in fabricating vertical dmos devices |
| US5352914A (en) * | 1992-08-03 | 1994-10-04 | Hughes Aircraft Company | Field-effect transistor with structure for suppressing hot-electron effects, and method of fabricating the transistor |
| US5506421A (en) * | 1992-11-24 | 1996-04-09 | Cree Research, Inc. | Power MOSFET in silicon carbide |
| US5409848A (en) * | 1994-03-31 | 1995-04-25 | Vlsi Technology, Inc. | Angled lateral pocket implants on p-type semiconductor devices |
| DE69434937D1 (de) * | 1994-06-23 | 2007-04-19 | St Microelectronics Srl | Verfahren zur Herstellung von Leistungsbauteilen in MOS-Technologie |
| DE69429915D1 (de) | 1994-07-04 | 2002-03-28 | St Microelectronics Srl | Verfahren zur Herstellung von Leistungsbauteilen hoher Dichte in MOS-Technologie |
| US5798554A (en) * | 1995-02-24 | 1998-08-25 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | MOS-technology power device integrated structure and manufacturing process thereof |
| US5689128A (en) * | 1995-08-21 | 1997-11-18 | Siliconix Incorporated | High density trenched DMOS transistor |
| EP0772241B1 (en) * | 1995-10-30 | 2004-06-09 | STMicroelectronics S.r.l. | High density MOS technology power device |
| EP0772242B1 (en) * | 1995-10-30 | 2006-04-05 | STMicroelectronics S.r.l. | Single feature size MOS technology power device |
| US6228719B1 (en) | 1995-11-06 | 2001-05-08 | Stmicroelectronics S.R.L. | MOS technology power device with low output resistance and low capacitance, and related manufacturing process |
| DE69518653T2 (de) * | 1995-12-28 | 2001-04-19 | St Microelectronics Srl | MOS-Technologie-Leistungsanordnung in integrierter Struktur |
| US5821583A (en) * | 1996-03-06 | 1998-10-13 | Siliconix Incorporated | Trenched DMOS transistor with lightly doped tub |
| JPH1154746A (ja) * | 1997-07-31 | 1999-02-26 | Toyota Motor Corp | 絶縁ゲート型半導体装置およびその製造方法 |
| DE69839439D1 (de) | 1998-05-26 | 2008-06-19 | St Microelectronics Srl | MOS-Technologie-Leistungsanordnung mit hoher Integrationsdichte |
| US7006077B1 (en) * | 1999-11-30 | 2006-02-28 | Nokia Mobile Phones, Ltd. | Electronic device having touch sensitive slide |
| US6835627B1 (en) * | 2000-01-10 | 2004-12-28 | Analog Devices, Inc. | Method for forming a DMOS device and a DMOS device |
| DE10104274C5 (de) * | 2000-02-04 | 2008-05-29 | International Rectifier Corp., El Segundo | Halbleiterbauteil mit MOS-Gatesteuerung und mit einer Kontaktstruktur sowie Verfahren zu seiner Herstellung |
| US6878995B2 (en) * | 2000-03-31 | 2005-04-12 | Ihp Gmbh - Innovations For High Performance Microelectronics | Cmos-compatible lateral dmos transistor and method for producing such a transistor |
| JP2011228611A (ja) * | 2010-03-30 | 2011-11-10 | Renesas Electronics Corp | 半導体装置およびその製造方法、ならびに電源装置 |
| CN103745930B (zh) * | 2013-12-24 | 2016-08-17 | 北京时代民芯科技有限公司 | 一种节省中低电压的vdmosfet芯片面积的方法 |
| US11728422B2 (en) * | 2019-11-14 | 2023-08-15 | Stmicroelectronics S.R.L. | Power MOSFET device having improved safe-operating area and on resistance, manufacturing process thereof and operating method thereof |
| IT202000015076A1 (it) | 2020-06-23 | 2021-12-23 | St Microelectronics Srl | Dispositivo elettronico in 4h-sic con prestazioni di corto circuito migliorate, e relativo metodo di fabbricazione |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4344081A (en) * | 1980-04-14 | 1982-08-10 | Supertex, Inc. | Combined DMOS and a vertical bipolar transistor device and fabrication method therefor |
| US4503598A (en) * | 1982-05-20 | 1985-03-12 | Fairchild Camera & Instrument Corporation | Method of fabricating power MOSFET structure utilizing self-aligned diffusion and etching techniques |
| US4443931A (en) * | 1982-06-28 | 1984-04-24 | General Electric Company | Method of fabricating a semiconductor device with a base region having a deep portion |
| JPS5974674A (ja) * | 1982-10-22 | 1984-04-27 | Hitachi Ltd | 絶縁ゲ−ト半導体装置とその製造法 |
| EP0229362B1 (en) * | 1986-01-10 | 1993-03-17 | General Electric Company | Semiconductor device and method of fabrication |
| IT1204243B (it) * | 1986-03-06 | 1989-03-01 | Sgs Microelettronica Spa | Procedimento autoallineato per la fabbricazione di celle dmos di piccole dimensioni e dispositivi mos ottenuti mediante detto procedimento |
| JPS63244777A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | Ｍｏｓ型電界効果トランジスタ |
-
1989
- 1989-10-13 US US07/420,971 patent/US4931408A/en not_active Expired - Lifetime
-
1990
- 1990-10-11 DE DE69030415T patent/DE69030415T2/de not_active Expired - Fee Related
- 1990-10-11 EP EP90311171A patent/EP0422940B1/en not_active Expired - Lifetime
- 1990-10-11 DE DE199090311171T patent/DE422940T1/de active Pending
- 1990-10-12 JP JP2275073A patent/JPH03145138A/ja active Pending
Also Published As
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| EP0422940B1 (en) | 1997-04-09 |
| EP0422940A2 (en) | 1991-04-17 |
| DE69030415D1 (de) | 1997-05-15 |
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| DE69030415T2 (de) | 1997-07-17 |
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