JPH0750412A - Ｄｍｏｓトランジスタ及びその製造方法 - Google Patents
Ｄｍｏｓトランジスタ及びその製造方法Info
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- JPH0750412A JPH0750412A JP6071650A JP7165094A JPH0750412A JP H0750412 A JPH0750412 A JP H0750412A JP 6071650 A JP6071650 A JP 6071650A JP 7165094 A JP7165094 A JP 7165094A JP H0750412 A JPH0750412 A JP H0750412A
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Abstract
(57)【要約】
【目的】 溝の近傍に短いチャネルを形成しかつボデ
ィ領域を高濃度とすることによって、Ｐボディ領域の導
通抵抗及びチャネル領域の導通抵抗を減少させることを
目的とする。 【構成】 基層の主面から延出する第２の導電型のボ
ディ領域を形成する過程と、マスクによって横方向に画
定され、かつ前記主面から前記ボディ領域よりも浅く延
出するより高いドーピング濃度を備えた第１の導電型の
ソース領域を形成する過程と、前記マスクによって横方
向に画定され、かつ前記主面から前記ボディ領域よりも
深く延出する少なくとも１つの溝を前記基層内に形成す
る過程と、前記主面から前記ボディ領域よりも浅く延出
し、かつ前記溝の片側の前記基層の前記主面に沿って横
方向に前記ソース領域を延在させることによって、前記
ソース領域を再び形成する過程とを有する。
ィ領域を高濃度とすることによって、Ｐボディ領域の導
通抵抗及びチャネル領域の導通抵抗を減少させることを
目的とする。 【構成】 基層の主面から延出する第２の導電型のボ
ディ領域を形成する過程と、マスクによって横方向に画
定され、かつ前記主面から前記ボディ領域よりも浅く延
出するより高いドーピング濃度を備えた第１の導電型の
ソース領域を形成する過程と、前記マスクによって横方
向に画定され、かつ前記主面から前記ボディ領域よりも
深く延出する少なくとも１つの溝を前記基層内に形成す
る過程と、前記主面から前記ボディ領域よりも浅く延出
し、かつ前記溝の片側の前記基層の前記主面に沿って横
方向に前記ソース領域を延在させることによって、前記
ソース領域を再び形成する過程とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、耐用年数の長い改良さ
れた抵抗特性を有する溝を備えたＤＭＯＳトランジスタ
に関する。特に、本発明は、性能を改良するためのボデ
ィ領域の抵抗と、トランジスタの導通抵抗とを減少させ
るための、高いドーピングレベル及び“短い”チャネル
の形成に関する。
れた抵抗特性を有する溝を備えたＤＭＯＳトランジスタ
に関する。特に、本発明は、性能を改良するためのボデ
ィ領域の抵抗と、トランジスタの導通抵抗とを減少させ
るための、高いドーピングレベル及び“短い”チャネル
の形成に関する。
【０００２】
【従来の技術】ＤＭＯＳ（二重拡散型金属酸化膜半導
体）は、Ｎ＋ソース領域のドーパント（典型的には砒素
またはリン）に比べ、Ｐボディ領域のドーパントのより
高い拡散速度によってチャネル長が決定される電界効果
トランジスタ（ＦＥＴ）として当業者に良く知られてい
る。ボディ領域によって画定されるチャネルは、低濃度
にドープされたドリフト領域の上に配置されている。Ｄ
ＭＯＳトランジスタは、非常に“短い”チャネルを有
し、そのチャネル長は概ねリソグラフマスク（lithogra
phic mask）とは無関係に決定される。そのようなＤＭ
ＯＳトランジスタは、高濃度にドープされたＰボディシ
ールド゛によって、良好なパンチスルー制御（punch-th
rough control）を有する。低濃度にドープされたドリ
フト領域は、速度を飽和させるための均一な電界を保持
することによって、チャネル領域での電圧降下を最小に
する。ドレイン領域近傍の電界はドリフト領域の電界と
等しいので、アバランシェ降伏、多重化及び酸化は従来
のＭＯＳＦＥＴと比べ軽減される。ある形式のＤＭＯＳ
トランジスタでは、“溝”がゲート構造を形成するため
に用いられている。これらのトランジスタは概ね、基層
から５４．７度傾斜した側壁を備えた溝を形成するべ
く、異方性エッチングを用いて、＜１００＞のシリコン
基層（ウエハー）上に形成されている。ドーパントの濃
度の分布は、上述されたＤＭＯＳトランジスタと等し
い。２つのチャネルがエッチングされた溝の両側に各々
配置されている。デバイスは、基層底部に配置された共
通ドレイン接触部を有する。多数のデバイスを並列に接
続することができるために、これらのトランジスタは電
力用スイッチングに適した大電流及び大電力を取り扱う
ことができる。等方性エッチングによって形成された垂
直な側壁を有する溝を備えたＤＭＯＳデバイスは当業者
には良く知られており、その溝の断面は長方形または
“Ｕ”型である。
体）は、Ｎ＋ソース領域のドーパント（典型的には砒素
またはリン）に比べ、Ｐボディ領域のドーパントのより
高い拡散速度によってチャネル長が決定される電界効果
トランジスタ（ＦＥＴ）として当業者に良く知られてい
る。ボディ領域によって画定されるチャネルは、低濃度
にドープされたドリフト領域の上に配置されている。Ｄ
ＭＯＳトランジスタは、非常に“短い”チャネルを有
し、そのチャネル長は概ねリソグラフマスク（lithogra
phic mask）とは無関係に決定される。そのようなＤＭ
ＯＳトランジスタは、高濃度にドープされたＰボディシ
ールド゛によって、良好なパンチスルー制御（punch-th
rough control）を有する。低濃度にドープされたドリ
フト領域は、速度を飽和させるための均一な電界を保持
することによって、チャネル領域での電圧降下を最小に
する。ドレイン領域近傍の電界はドリフト領域の電界と
等しいので、アバランシェ降伏、多重化及び酸化は従来
のＭＯＳＦＥＴと比べ軽減される。ある形式のＤＭＯＳ
トランジスタでは、“溝”がゲート構造を形成するため
に用いられている。これらのトランジスタは概ね、基層
から５４．７度傾斜した側壁を備えた溝を形成するべ
く、異方性エッチングを用いて、＜１００＞のシリコン
基層（ウエハー）上に形成されている。ドーパントの濃
度の分布は、上述されたＤＭＯＳトランジスタと等し
い。２つのチャネルがエッチングされた溝の両側に各々
配置されている。デバイスは、基層底部に配置された共
通ドレイン接触部を有する。多数のデバイスを並列に接
続することができるために、これらのトランジスタは電
力用スイッチングに適した大電流及び大電力を取り扱う
ことができる。等方性エッチングによって形成された垂
直な側壁を有する溝を備えたＤＭＯＳデバイスは当業者
には良く知られており、その溝の断面は長方形または
“Ｕ”型である。
【０００３】溝全体には、不純物を添加して導電性にし
て、ゲート電極として動作させるためのポリシリコンが
充填されている。これは更に、所望のプレーナ構造、即
ち略平坦な主面を提供するものである。
て、ゲート電極として動作させるためのポリシリコンが
充填されている。これは更に、所望のプレーナ構造、即
ち略平坦な主面を提供するものである。
【０００４】図１４に示された従来技術の溝を備えたＤ
ＭＯＳトランジスタは、Ｎ＋にドープされた基層６２
と、基層６２の上に形成されたＮ−にドープされたエピ
タキシャル層６１と、Ｐにドープされたボディ領域６３
と、Ｎ＋にドープされたソース領域６５とを有する。ゲ
ート電極６９は、ゲート酸化膜絶縁層６６が内張りされ
た溝６６ａ内に形成された導電性ポリシリコンから成
る。図１４に示すように、溝６６ａの断面はＵ型または
Ｖ型である。ソース接触部６７は、ボディ領域６３をソ
ース領域６５に短絡させ、ドレイン接触部９８は基層６
２の裏側主面に形成されている。チャネル長は、Ｐボデ
ィ領域６３ａのゲート電極６９に隣接した部分の長さで
ある。図１４に示された構造は単なる例であり、公知の
他の構造では、溝６６ａにはゲート電極６９が充填され
平坦な主面が形成されているものもある。
ＭＯＳトランジスタは、Ｎ＋にドープされた基層６２
と、基層６２の上に形成されたＮ−にドープされたエピ
タキシャル層６１と、Ｐにドープされたボディ領域６３
と、Ｎ＋にドープされたソース領域６５とを有する。ゲ
ート電極６９は、ゲート酸化膜絶縁層６６が内張りされ
た溝６６ａ内に形成された導電性ポリシリコンから成
る。図１４に示すように、溝６６ａの断面はＵ型または
Ｖ型である。ソース接触部６７は、ボディ領域６３をソ
ース領域６５に短絡させ、ドレイン接触部９８は基層６
２の裏側主面に形成されている。チャネル長は、Ｐボデ
ィ領域６３ａのゲート電極６９に隣接した部分の長さで
ある。図１４に示された構造は単なる例であり、公知の
他の構造では、溝６６ａにはゲート電極６９が充填され
平坦な主面が形成されているものもある。
【０００５】溝を備えたＤＭＯＳトランジスタは、平坦
な主面を有するＦＥＴと比べて、長所を有するが、また
いくつかの欠点をも有する。これらの欠点は、Ｐボディ
領域の導通抵抗及びチャネル領域の導通抵抗に関するも
のである。
な主面を有するＦＥＴと比べて、長所を有するが、また
いくつかの欠点をも有する。これらの欠点は、Ｐボディ
領域の導通抵抗及びチャネル領域の導通抵抗に関するも
のである。
【０００６】プレーナー型（溝を備えていない）ＤＭＯ
ＳＦＥＴと等しい閾値電圧を保持するために、各々の領
域６５、６３ａ、６１によって形成されるＮ＋／Ｐ−／
Ｎ−ＪＦＥＴ（寄生トランジスタ）の面抵抗によって決
定されるデバイスの耐用年数は短くなっている。更に、
犠牲的な酸化過程（sacrificial oxidation step）が
溝を形成するための非常に高い温度で実施され、次にＰ
−ボディ領域を所望の深さよりも深く延在させる溝エッ
チング過程が実施されるために、Ｕ型の溝の近傍に短い
チャネルを形成することは困難である。
ＳＦＥＴと等しい閾値電圧を保持するために、各々の領
域６５、６３ａ、６１によって形成されるＮ＋／Ｐ−／
Ｎ−ＪＦＥＴ（寄生トランジスタ）の面抵抗によって決
定されるデバイスの耐用年数は短くなっている。更に、
犠牲的な酸化過程（sacrificial oxidation step）が
溝を形成するための非常に高い温度で実施され、次にＰ
−ボディ領域を所望の深さよりも深く延在させる溝エッ
チング過程が実施されるために、Ｕ型の溝の近傍に短い
チャネルを形成することは困難である。
【０００７】
【発明が解決しようとする課題】本発明の目的は、溝の
近傍に短いチャネルを形成しかつボディ領域を高濃度と
することによって、Ｐボディ領域の導通抵抗及びチャネ
ル領域の導通抵抗を減少させることである。
近傍に短いチャネルを形成しかつボディ領域を高濃度と
することによって、Ｐボディ領域の導通抵抗及びチャネ
ル領域の導通抵抗を減少させることである。
【０００８】
【課題を解決するための手段】上述された目的は、第１
の導電型の基層から電界効果トランジスタを形成する方
法であって、前記基層の主面から延出する第２の導電型
のボディ領域を形成する過程と、マスクによって横方向
に画定され、かつ前記主面から前記ボディ領域よりも浅
く延出するより高いドーピング濃度を備えた第１の導電
型のソース領域を形成する過程と、前記マスクによって
横方向に画定され、かつ前記主面から前記ボディ領域よ
りも深く延出する少なくとも１つの溝を前記基層内に形
成する過程と、前記主面から前記ボディ領域よりも浅く
延出し、かつ前記溝の片側の前記基層の前記主面に沿っ
て横方向に前記ソース領域を延在させることによって、
前記ソース領域を再び形成する過程とを有することを特
徴とする電界効果トランジスタの形成方法を提供するこ
とによって達成される。
の導電型の基層から電界効果トランジスタを形成する方
法であって、前記基層の主面から延出する第２の導電型
のボディ領域を形成する過程と、マスクによって横方向
に画定され、かつ前記主面から前記ボディ領域よりも浅
く延出するより高いドーピング濃度を備えた第１の導電
型のソース領域を形成する過程と、前記マスクによって
横方向に画定され、かつ前記主面から前記ボディ領域よ
りも深く延出する少なくとも１つの溝を前記基層内に形
成する過程と、前記主面から前記ボディ領域よりも浅く
延出し、かつ前記溝の片側の前記基層の前記主面に沿っ
て横方向に前記ソース領域を延在させることによって、
前記ソース領域を再び形成する過程とを有することを特
徴とする電界効果トランジスタの形成方法を提供するこ
とによって達成される。
【０００９】
【作用】本発明に基づけば、トランジスタのボディ領域
が“短い”チャネルを保持しながらより高濃度にまたは
より深く形成されるように、溝を備えたゲートを有する
ＤＭＯＳトランジスタが基層に形成される。ボディ領域
のドーパント濃度を増加させることまたはボディ領域を
深く形成することによってボディ領域の抵抗が減少させ
られたデバイスの耐用年数が延長され、一方短いチャネ
ルによってトランジスタの導通抵抗が減少させられトラ
ンジスタの性能が向上する。
が“短い”チャネルを保持しながらより高濃度にまたは
より深く形成されるように、溝を備えたゲートを有する
ＤＭＯＳトランジスタが基層に形成される。ボディ領域
のドーパント濃度を増加させることまたはボディ領域を
深く形成することによってボディ領域の抵抗が減少させ
られたデバイスの耐用年数が延長され、一方短いチャネ
ルによってトランジスタの導通抵抗が減少させられトラ
ンジスタの性能が向上する。
【００１０】そのようなデバイスの性能を向上させるた
めには、チャネルを狭くまたは“短く”することが重要
であると考えられている。そのようなデバイスのチャネ
ル領域はＰボディ拡散領域内にあるので、電子の速度を
増加させるためには、このＰボディ拡散領域をできるだ
け“短く”する必要がある。Ｐボディ拡散領域の長さを
減少させることは、トランジスタの動作時のブレイクダ
ウン電圧に影響を及ぼすことはない。溝は、隣接するＰ
ボディ領域よりも少なくとも僅かに深く延在することが
重要である。従って本発明に基づけば、イオン注入及び
イオン拡散過程が溝を形成する前にＰボディ領域内にＮ
＋ソース領域の一部を形成するために用いられる。この
Ｎ＋ソース領域は、後に溝のエッチングに用いられるマ
スクを用いて注入される。ある実施例では、“高濃度に
ドープされた”Ｐ＋ボディ領域もまた、溝の壁と間隔を
置いて配置されかつＰボディ領域内に形成される。次に
溝には酸化膜層が内張りされ、ドープされたポリシリコ
ンがゲート電極として充填される。次に、Ｐボディ領域
の一部に比較的浅いＮ＋ソース領域の拡張部分が形成さ
れる。最後に、従来通り酸化膜絶縁層と金属接続層が基
層の主面の上に形成される。
めには、チャネルを狭くまたは“短く”することが重要
であると考えられている。そのようなデバイスのチャネ
ル領域はＰボディ拡散領域内にあるので、電子の速度を
増加させるためには、このＰボディ拡散領域をできるだ
け“短く”する必要がある。Ｐボディ拡散領域の長さを
減少させることは、トランジスタの動作時のブレイクダ
ウン電圧に影響を及ぼすことはない。溝は、隣接するＰ
ボディ領域よりも少なくとも僅かに深く延在することが
重要である。従って本発明に基づけば、イオン注入及び
イオン拡散過程が溝を形成する前にＰボディ領域内にＮ
＋ソース領域の一部を形成するために用いられる。この
Ｎ＋ソース領域は、後に溝のエッチングに用いられるマ
スクを用いて注入される。ある実施例では、“高濃度に
ドープされた”Ｐ＋ボディ領域もまた、溝の壁と間隔を
置いて配置されかつＰボディ領域内に形成される。次に
溝には酸化膜層が内張りされ、ドープされたポリシリコ
ンがゲート電極として充填される。次に、Ｐボディ領域
の一部に比較的浅いＮ＋ソース領域の拡張部分が形成さ
れる。最後に、従来通り酸化膜絶縁層と金属接続層が基
層の主面の上に形成される。
【００１１】比較的浅いソース領域の拡張部分を形成す
ることは２つの目的を有する。第１の目的は、このＮ＋
の注入が、チャネル近傍のＰボディ領域のドーパント濃
度を相殺することである。第２は、自己整合した短いチ
ャネルが製造過程内で形成され、かつＰ−ピーク濃度に
よって決定される閾値電圧を調節することができる。Ｎ
＋ドーパントによる不純物濃度の相殺（dopant compems
ation）とホウ素（Ｐ型）拡散阻止効果（boron diffusi
on retardation effect）の組合せによって、この短い
チャネルが達成される。
ることは２つの目的を有する。第１の目的は、このＮ＋
の注入が、チャネル近傍のＰボディ領域のドーパント濃
度を相殺することである。第２は、自己整合した短いチ
ャネルが製造過程内で形成され、かつＰ−ピーク濃度に
よって決定される閾値電圧を調節することができる。Ｎ
＋ドーパントによる不純物濃度の相殺（dopant compems
ation）とホウ素（Ｐ型）拡散阻止効果（boron diffusi
on retardation effect）の組合せによって、この短い
チャネルが達成される。
【００１２】チャネルを形成するための浅いＮ＋ソース
領域の注入のドーズ量がより大きくなる程、拡散阻止効
果は強くなる。この効果を用いて、改善された抵抗特性
を備えた非常に短いチャネルが製造される。
領域の注入のドーズ量がより大きくなる程、拡散阻止効
果は強くなる。この効果を用いて、改善された抵抗特性
を備えた非常に短いチャネルが製造される。
【００１３】第２の実施例では、Ｐタブ領域が基層内に
形成され、かつＮソース領域がタブ領域内に形成され
る。次に溝がＮソース領域を通してエッチングされ、ゲ
ート電極が溝内に形成され、かつＰボディ領域が溝の片
側に形成される。次に砒素を添加されたＮ＋ソース拡張
領域が形成される。
形成され、かつＮソース領域がタブ領域内に形成され
る。次に溝がＮソース領域を通してエッチングされ、ゲ
ート電極が溝内に形成され、かつＰボディ領域が溝の片
側に形成される。次に砒素を添加されたＮ＋ソース拡張
領域が形成される。
【００１４】第３の実施例では（第２の実施例とは異な
り）、Ｎ＋拡張ソース領域にはリンが注入されている。
り）、Ｎ＋拡張ソース領域にはリンが注入されている。
【００１５】他の実施例では、さまざまな半導体領域の
導電型は、これまで述べられた導電型と相異なるもので
あって良い。
導電型は、これまで述べられた導電型と相異なるもので
あって良い。
【００１６】
【実施例】図１を参照すると、Ｎ＋シリコン基層（ドレ
イン領域）の上に従来通り５〜２５μｍ（１μｍ＝１０
4Å）の深さに成長させられた第１実施例のＮ−エピタ
キシャル層が示されている。エピタキシャル層１は、
０．２〜５．０Ωcmの範囲の抵抗率を有する。
イン領域）の上に従来通り５〜２５μｍ（１μｍ＝１０
4Å）の深さに成長させられた第１実施例のＮ−エピタ
キシャル層が示されている。エピタキシャル層１は、
０．２〜５．０Ωcmの範囲の抵抗率を有する。
【００１７】図２は、基層の主面を通過して実施される
ホウ素によるＰボディ領域３の（マスクを用いない）注
入及び拡散が描かれている。領域３は、３０〜６０ｋｅ
Ｖのイオン加速電圧と５×１０13〜２×１０14／cm2の
ドーズ量で注入され、５×１０17〜２×１０18／cm3の
不純物濃度及び１．０〜２．０μｍの深さの表面を有す
る比較的高濃度にドープされたＰボディ領域である。
ホウ素によるＰボディ領域３の（マスクを用いない）注
入及び拡散が描かれている。領域３は、３０〜６０ｋｅ
Ｖのイオン加速電圧と５×１０13〜２×１０14／cm2の
ドーズ量で注入され、５×１０17〜２×１０18／cm3の
不純物濃度及び１．０〜２．０μｍの深さの表面を有す
る比較的高濃度にドープされたＰボディ領域である。
【００１８】図３は、Ｎ＋ソース領域の注入と溝のエッ
チングとに使用される基層の主面上に形成された従来通
りのフォトリソグラフマスク層４を示している。マスク
層４は、概ね４０００〜６０００Åの厚さを有する酸化
膜である。
チングとに使用される基層の主面上に形成された従来通
りのフォトリソグラフマスク層４を示している。マスク
層４は、概ね４０００〜６０００Åの厚さを有する酸化
膜である。
【００１９】図４では、ドーズ量３×１０13〜１×１０
15／cm2とイオン加速電圧６０〜８０ｋｅＶで、マスク
層４によって画定されるように基層の主面を通して深さ
０．５〜１．０μｍ、最終的な表面の不純物濃度が１×
１０18〜５×１０19／cm3となるように注入され拡散さ
れた砒素をドープされたＮ＋ソース領域５の第１部分が
示されている。Ｐボディ領域３内に形成されたＮ＋拡散
領域５は、Ｎ＋ソース領域５とＮ−エピタキシャル層１
との間のＰボディ領域３ａの一部の厚みを約０．５〜
１．５μｍに減少させる。これはホウ素拡散阻止効果と
して知られている（ホウ素の拡散は、砒素が存在する場
合にはより遅くなる）。注入されたＮ＋ソース領域には
２つの目的がある。第１の目的は、Ｎ＋注入によって、
チャネル領域近傍のＰボディ領域３ａの不純物濃度を相
殺することである。第２の目的は、自己整合した“短
い”チャネルを製造工程内で形成し、Ｐ−ピーク濃度に
よって決定される閾値電圧の調整を可能とすることであ
る。この“短い”チャネルは、Ｎ＋ソース領域５の不純
物濃度の相殺と、ソース拡散領域に注入された砒素によ
るホウ素拡散阻止効果との組合せによって形成される。
15／cm2とイオン加速電圧６０〜８０ｋｅＶで、マスク
層４によって画定されるように基層の主面を通して深さ
０．５〜１．０μｍ、最終的な表面の不純物濃度が１×
１０18〜５×１０19／cm3となるように注入され拡散さ
れた砒素をドープされたＮ＋ソース領域５の第１部分が
示されている。Ｐボディ領域３内に形成されたＮ＋拡散
領域５は、Ｎ＋ソース領域５とＮ−エピタキシャル層１
との間のＰボディ領域３ａの一部の厚みを約０．５〜
１．５μｍに減少させる。これはホウ素拡散阻止効果と
して知られている（ホウ素の拡散は、砒素が存在する場
合にはより遅くなる）。注入されたＮ＋ソース領域には
２つの目的がある。第１の目的は、Ｎ＋注入によって、
チャネル領域近傍のＰボディ領域３ａの不純物濃度を相
殺することである。第２の目的は、自己整合した“短
い”チャネルを製造工程内で形成し、Ｐ−ピーク濃度に
よって決定される閾値電圧の調整を可能とすることであ
る。この“短い”チャネルは、Ｎ＋ソース領域５の不純
物濃度の相殺と、ソース拡散領域に注入された砒素によ
るホウ素拡散阻止効果との組合せによって形成される。
【００２０】図５は、Ｎ＋ソース領域層５と、Ｐボディ
領域の薄い部分３ａとを通過し、かつＮ−領域１まで延
出する幅１．０〜３．０μｍ、深さ１．０〜６．０μｍ
のＵ型（四角形の）溝６を示している。溝６は、使用後
に除去されるマスク４を用いて、従来通りの等方性エッ
チング過程によって主面を通して形成される。マスク４
を除去した後に、溝６は厚さ５００〜１０００Åのゲー
ト酸化層６ａを従来通り内張りされる。
領域の薄い部分３ａとを通過し、かつＮ−領域１まで延
出する幅１．０〜３．０μｍ、深さ１．０〜６．０μｍ
のＵ型（四角形の）溝６を示している。溝６は、使用後
に除去されるマスク４を用いて、従来通りの等方性エッ
チング過程によって主面を通して形成される。マスク４
を除去した後に、溝６は厚さ５００〜１０００Åのゲー
ト酸化層６ａを従来通り内張りされる。
【００２１】次に図６には、２０〜２５Ω／cm2の面抵
抗を有するようにドープされたポリシリコン６ｂを充填
された溝６が示されている。ホウ素をドープされた高濃
度のＰ＋ボディ領域７が、ドーズ量１×１０15〜１×１
０16／cm2、イオン加速電圧２０〜４０ｋｅＶで、Ｐ領
域のマスクを用いてＰボディ領域３の主面を通して注入
及び拡散され、最終的な接続深さ０．５〜１．０μｍ及
び最終的な表面の不純物濃度１×１０19〜１×１０20／
cm3で形成される。Ｐ＋領域７は、溝６からは１．０μ
ｍ、Ｎ＋領域５からは０．５μｍ隔てられて各々Ｐボデ
ィ領域３内に配置されている。
抗を有するようにドープされたポリシリコン６ｂを充填
された溝６が示されている。ホウ素をドープされた高濃
度のＰ＋ボディ領域７が、ドーズ量１×１０15〜１×１
０16／cm2、イオン加速電圧２０〜４０ｋｅＶで、Ｐ領
域のマスクを用いてＰボディ領域３の主面を通して注入
及び拡散され、最終的な接続深さ０．５〜１．０μｍ及
び最終的な表面の不純物濃度１×１０19〜１×１０20／
cm3で形成される。Ｐ＋領域７は、溝６からは１．０μ
ｍ、Ｎ＋領域５からは０．５μｍ隔てられて各々Ｐボデ
ィ領域３内に配置されている。
【００２２】図７は、主面を通過するＮ＋ソース領域５
のソース拡張領域８の、Ｐボディ領域３の上の溝から遠
ざかる方向及び高濃度Ｐ＋ボディ領域７内での横方向へ
の、ソース拡張領域マスクを用いた浅い砒素の注入及び
拡散過程を示している。領域８は、ドーズ量５×１０15
〜８×１０15／cm2、イオン加速電圧６０〜８０ｋｅＶ
で注入及び拡散され、深さ０．３〜０．５μｍ及び幅
１．０〜２．０μｍで形成される。他の実施例では、ソ
ース拡張領域８は溝のエッチング過程の前に形成され
る。
のソース拡張領域８の、Ｐボディ領域３の上の溝から遠
ざかる方向及び高濃度Ｐ＋ボディ領域７内での横方向へ
の、ソース拡張領域マスクを用いた浅い砒素の注入及び
拡散過程を示している。領域８は、ドーズ量５×１０15
〜８×１０15／cm2、イオン加速電圧６０〜８０ｋｅＶ
で注入及び拡散され、深さ０．３〜０．５μｍ及び幅
１．０〜２．０μｍで形成される。他の実施例では、ソ
ース拡張領域８は溝のエッチング過程の前に形成され
る。
【００２３】最後に、図８は、溝を備えたＤＭＯＳトラ
ンジスタを完成させるために、主面の上に酸化膜絶縁層
１０と金属接続層９とを形成する様子を表している。
ンジスタを完成させるために、主面の上に酸化膜絶縁層
１０と金属接続層９とを形成する様子を表している。
【００２４】この実施例では、ホウ素拡散阻止効果は、
“短い”チャネルを形成するために、領域５に比べて領
域８に注入された砒素のドーズ量をより高濃度に（１０
倍の濃度に）することでより強くなる。この効果を用い
ることによって、改良された抵抗特性を備えた非常に好
ましい“短い”チャネルが製造される。更に、チャネル
に接近して形成されたＰボディ領域３によって、Ｐボデ
ィ領域３の寄生抵抗が減少され、デバイスの耐用年数が
長くなる。
“短い”チャネルを形成するために、領域５に比べて領
域８に注入された砒素のドーズ量をより高濃度に（１０
倍の濃度に）することでより強くなる。この効果を用い
ることによって、改良された抵抗特性を備えた非常に好
ましい“短い”チャネルが製造される。更に、チャネル
に接近して形成されたＰボディ領域３によって、Ｐボデ
ィ領域３の寄生抵抗が減少され、デバイスの耐用年数が
長くなる。
【００２５】平面図での溝の形は、四角形、直線状、円
形または六角形のような任意の形状でよい。
形または六角形のような任意の形状でよい。
【００２６】第２の実施例のための一連の製造過程が図
９〜図１２に示されている。図９では、その上にＮ−エ
ピタキシャル層２２が成長させられたＮ＋基層２０が、
酸化膜マスク層２４によってマスクされ、イオン加速電
圧４０〜６０ｋｅＶ、ドーズ量１×１０13〜１×１０14
／cm2で、ボロンが注入かつ拡散され、深さ１〜３μ
ｍ、最終的な表面のドーピングレベルが３×１０15〜１
×１０18／cm3のＰタブ２６が形成される。
９〜図１２に示されている。図９では、その上にＮ−エ
ピタキシャル層２２が成長させられたＮ＋基層２０が、
酸化膜マスク層２４によってマスクされ、イオン加速電
圧４０〜６０ｋｅＶ、ドーズ量１×１０13〜１×１０14
／cm2で、ボロンが注入かつ拡散され、深さ１〜３μ
ｍ、最終的な表面のドーピングレベルが３×１０15〜１
×１０18／cm3のＰタブ２６が形成される。
【００２７】次に図１０では、Ｐタブ２６が拡散した後
に、溝酸化膜マスク層３０が従来通り形成され、砒素ま
たはリンのＮソース領域３２が、イオン加速電圧６０〜
８０ｋｅＶ、ドーズ量３×１０13〜２×１０14／cm2で
注入及び拡散され、深さ０．５〜１．５μｍ及び最終的
な表面のドーピングレベル１×１０18〜５×１０18／cm
3となる。
に、溝酸化膜マスク層３０が従来通り形成され、砒素ま
たはリンのＮソース領域３２が、イオン加速電圧６０〜
８０ｋｅＶ、ドーズ量３×１０13〜２×１０14／cm2で
注入及び拡散され、深さ０．５〜１．５μｍ及び最終的
な表面のドーピングレベル１×１０18〜５×１０18／cm
3となる。
【００２８】次に図１１では、溝３４がマスク層３０を
通して等方性エッチングされる。次に溝マスク層３０が
除去され、従来通りのゲート酸化膜３６が溝３４の側壁
に成長させられる。次に、溝３４には、ゲート電極とし
て働くドープされたポリシリコン３８が充填される。
通して等方性エッチングされる。次に溝マスク層３０が
除去され、従来通りのゲート酸化膜３６が溝３４の側壁
に成長させられる。次に、溝３４には、ゲート電極とし
て働くドープされたポリシリコン３８が充填される。
【００２９】次に図１２では、Ｐボディ領域４２が、イ
オン加速電圧２０〜６０ｋｅＶ、ドーズ量３×１０13〜
２×１０14／cm2で注入かつ拡散され、深さ０．８〜
１．５μｍ及び最終的な表面のドーピングレベル５×１
０17〜２×１０18／cm3となる。次に、Ｎ＋ソース拡張
領域４４が、イオン加速電圧６０〜８０ｋｅＶ及びドー
ズ量８×１０15〜１×１０16／cm2の砒素を用いて、深
さ０．３〜０．５μｍ及び最終的な表面のドーピングレ
ベル４×１０19〜６×１０19／cm3となるように注入さ
れ、その後に拡散される場合と拡散されない場合とがあ
る。このようにして図１２の実施例では、“短い”チャ
ネルが、ソース拡張領域の中程度のドーズ量のドーパン
ト（Ｎ）を用いた注入による不純物濃度の相殺と、ホウ
素（Ｐ）の拡散阻止効果との組み合わせによって形成さ
れる。この実施例では、ホウ素の拡散は、砒素が存在す
るために低速度となる。
オン加速電圧２０〜６０ｋｅＶ、ドーズ量３×１０13〜
２×１０14／cm2で注入かつ拡散され、深さ０．８〜
１．５μｍ及び最終的な表面のドーピングレベル５×１
０17〜２×１０18／cm3となる。次に、Ｎ＋ソース拡張
領域４４が、イオン加速電圧６０〜８０ｋｅＶ及びドー
ズ量８×１０15〜１×１０16／cm2の砒素を用いて、深
さ０．３〜０．５μｍ及び最終的な表面のドーピングレ
ベル４×１０19〜６×１０19／cm3となるように注入さ
れ、その後に拡散される場合と拡散されない場合とがあ
る。このようにして図１２の実施例では、“短い”チャ
ネルが、ソース拡張領域の中程度のドーズ量のドーパン
ト（Ｎ）を用いた注入による不純物濃度の相殺と、ホウ
素（Ｐ）の拡散阻止効果との組み合わせによって形成さ
れる。この実施例では、ホウ素の拡散は、砒素が存在す
るために低速度となる。
【００３０】図１２とは異なり、図１３の他の実施例で
は、Ｎ＋ソース拡張領域５０は、砒素を注入される代わ
りに、リンがイオン加速電圧６０〜８０ｋｅＶ、ドーズ
量１×１０13〜１×１０14／cm2で注入されかつ拡散さ
れ、深さ１．０〜１．５μｍ及び最終的な表面のドーピ
ングレベル１×１０17〜１×１０18／cm3となる。従っ
て図１３は、溝の領域内に（砒素の代わりに）リン
（Ｎ）ソース拡張領域を注入した、溝を備えたＤＭＯＳ
トランジスタの第３の実施例を示しており、この実施例
ではリンの拡散速度が砒素の拡散速度よりも大きいため
に、“より短い”チャネルが形成されている。
は、Ｎ＋ソース拡張領域５０は、砒素を注入される代わ
りに、リンがイオン加速電圧６０〜８０ｋｅＶ、ドーズ
量１×１０13〜１×１０14／cm2で注入されかつ拡散さ
れ、深さ１．０〜１．５μｍ及び最終的な表面のドーピ
ングレベル１×１０17〜１×１０18／cm3となる。従っ
て図１３は、溝の領域内に（砒素の代わりに）リン
（Ｎ）ソース拡張領域を注入した、溝を備えたＤＭＯＳ
トランジスタの第３の実施例を示しており、この実施例
ではリンの拡散速度が砒素の拡散速度よりも大きいため
に、“より短い”チャネルが形成されている。
【００３１】従って、図９〜図１２及び図１３の過程で
は、１つの実施例に対して、Ｐタブマスク、溝マスク、
Ｐ＋拡散マスク、Ｎ＋拡散マスク、接触開口部マスク、
メタルマスク、及びボンディングパット開口部マスク
（後者の３個のマスクは従来通りであり、図示されてい
ない）という７個のマスクが用いられている。
は、１つの実施例に対して、Ｐタブマスク、溝マスク、
Ｐ＋拡散マスク、Ｎ＋拡散マスク、接触開口部マスク、
メタルマスク、及びボンディングパット開口部マスク
（後者の３個のマスクは従来通りであり、図示されてい
ない）という７個のマスクが用いられている。
【００３２】図１２及び図１３のトランジスタは、酸化
膜絶縁層５４及び金属化層５６を形成することによって
完成する。図８、図１２及び図１３の構造のＰボディ領
域のピークドーパント濃度は、等しい閾値電圧を保つた
めに等しい値となっている。
膜絶縁層５４及び金属化層５６を形成することによって
完成する。図８、図１２及び図１３の構造のＰボディ領
域のピークドーパント濃度は、等しい閾値電圧を保つた
めに等しい値となっている。
【００３３】本発明が、１つの例としての特定の実施例
に関して説明されたが、添付の請求項によって定義され
る本発明の技術的視点を逸脱することなしに、種々の変
形及び変更が実施可能なことは当業者には明かである。
に関して説明されたが、添付の請求項によって定義され
る本発明の技術的視点を逸脱することなしに、種々の変
形及び変更が実施可能なことは当業者には明かである。
【００３４】
【発明の効果】本発明に基づけば、トランジスタのボデ
ィ領域が“短い”チャネルを保持しながらより高濃度に
形成されるように、溝を備えたゲートを有するＤＭＯＳ
トランジスタが基層に形成される。ボディ領域のドーパ
ント濃度を増加させることによってボディ領域の抵抗が
減少させられ、即ちデバイスの耐用年数が延長され、一
方短いチャネルによってトランジスタの導通抵抗が減少
させられトランジスタの性能が向上する。
ィ領域が“短い”チャネルを保持しながらより高濃度に
形成されるように、溝を備えたゲートを有するＤＭＯＳ
トランジスタが基層に形成される。ボディ領域のドーパ
ント濃度を増加させることによってボディ領域の抵抗が
減少させられ、即ちデバイスの耐用年数が延長され、一
方短いチャネルによってトランジスタの導通抵抗が減少
させられトランジスタの性能が向上する。
【図１】ＤＭＯＳトランジスタのソース領域に注入され
たＮ＋砒素ソース領域拡張部を備えた第１の実施例を製
造する過程を表す図。
たＮ＋砒素ソース領域拡張部を備えた第１の実施例を製
造する過程を表す図。
【図２】ＤＭＯＳトランジスタのソース領域に注入され
たＮ＋砒素ソース領域拡張部を備えた第１の実施例を製
造する過程を表す図。
たＮ＋砒素ソース領域拡張部を備えた第１の実施例を製
造する過程を表す図。
【図３】ＤＭＯＳトランジスタのソース領域に注入され
たＮ＋砒素ソース領域拡張部を備えた第１の実施例を製
造する過程を表す図。
たＮ＋砒素ソース領域拡張部を備えた第１の実施例を製
造する過程を表す図。
【図４】ＤＭＯＳトランジスタのソース領域に注入され
たＮ＋砒素ソース領域拡張部を備えた第１の実施例を製
造する過程を表す図。
たＮ＋砒素ソース領域拡張部を備えた第１の実施例を製
造する過程を表す図。
【図５】ＤＭＯＳトランジスタのソース領域に注入され
たＮ＋砒素ソース領域拡張部を備えた第１の実施例を製
造する過程を表す図。
たＮ＋砒素ソース領域拡張部を備えた第１の実施例を製
造する過程を表す図。
【図６】ＤＭＯＳトランジスタのソース領域に注入され
たＮ＋砒素ソース領域拡張部を備えた第１の実施例を製
造する過程を表す図。
たＮ＋砒素ソース領域拡張部を備えた第１の実施例を製
造する過程を表す図。
【図７】ＤＭＯＳトランジスタのソース領域に注入され
たＮ＋砒素ソース領域拡張部を備えた第１の実施例を製
造する過程を表す図。
たＮ＋砒素ソース領域拡張部を備えた第１の実施例を製
造する過程を表す図。
【図８】ＤＭＯＳトランジスタのソース領域に注入され
たＮ＋砒素ソース領域拡張部を備えた第１の実施例を製
造する過程を表す図。
たＮ＋砒素ソース領域拡張部を備えた第１の実施例を製
造する過程を表す図。
【図９】ＤＭＯＳトランジスタのソース領域に注入され
たＮ砒素ソース領域拡張部を備えた第２の実施例の製造
過程を表す図。
たＮ砒素ソース領域拡張部を備えた第２の実施例の製造
過程を表す図。
【図１０】ＤＭＯＳトランジスタのソース領域に注入さ
れたＮ砒素ソース領域拡張部を備えた第２の実施例の製
造過程を表す図。
れたＮ砒素ソース領域拡張部を備えた第２の実施例の製
造過程を表す図。
【図１１】ＤＭＯＳトランジスタのソース領域に注入さ
れたＮ砒素ソース領域拡張部を備えた第２の実施例の製
造過程を表す図。
れたＮ砒素ソース領域拡張部を備えた第２の実施例の製
造過程を表す図。
【図１２】ＤＭＯＳトランジスタのソース領域に注入さ
れたＮ砒素ソース領域拡張部を備えた第２の実施例の製
造過程を表す図。
れたＮ砒素ソース領域拡張部を備えた第２の実施例の製
造過程を表す図。
【図１３】ＤＭＯＳトランジスタのソース領域に注入さ
れたリンを備えた第３の実施例をを示す図。
れたリンを備えた第３の実施例をを示す図。
【図１４】従来技術による、溝を備えたＤＭＯＳトラン
ジスタを示す図。
ジスタを示す図。
１ エピタキシャル層 ２ 基層 ３ Ｐボディ領域 ３ａ Ｐボディ領域 ４ マスク層 ５ Ｎ＋ソース領域 ６ 溝 ６ａ ゲート酸化層 ６ｂ ポリシリコン ７ Ｐ＋高濃度のボディ領域 ８ ソース領域の延出部 ９ 金属接続層 １０ 酸化膜絶縁層 ２０ Ｎ＋基層 ２２ Ｎ−エピタキシャル層 ２４ 酸化膜マスク層 ２６ Ｐタブ ３０ 溝酸化膜マスク層 ３２ Ｎソース領域 ３６ ゲート酸化膜 ３８ ポリシリコン ４２ Ｐボディ領域 ４４ Ｎ＋ソース拡張領域 ５０ Ｎ＋ソース拡張領域 ５４ 酸化膜絶縁層 ５６ 金属化層 ６１ エピタキシャル層 ６２ 基層 ６３ ボディ領域 ６３ａ Ｐボディ領域 ６５ ソース領域 ６６ ゲート酸化膜絶縁層 ６６ａ 溝 ６７ ソース接触部 ６９ ゲート電極 ９８ ドレイン接触部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイク・エフ・チャング アメリカ合衆国カリフォルニア州95014・ サンタクララ・エスブラニーアベニュー 10343 (72)発明者 ハムザ・イルマズ アメリカ合衆国カリフォルニア州94070・ サラトガ・パセオプエブロ 18549
Claims (16)
- 【請求項１】 第１の導電型の基層からＤＭＯＳトラ
ンジスタを製造する方法であって、 前記基層の主面から延出する第２の導電型のボディ領域
を形成する過程と、 マスクによって横方向に画定され、かつ前記主面から前
記ボディ領域よりも浅く延出するより高いドーピング濃
度を備えた前記第１の導電型のソース領域を形成する過
程と、 前記マスクによって横方向に画定され、かつ前記主面か
ら前記ボディ領域よりも深く延出する少なくとも１つの
溝を前記基層内に形成する過程と、 前記ソース領域を前記溝の片側の前記基層の前記主面に
沿って横方向に延出させることによって、前記主面から
前記ボディ領域よりも浅く延出ように、前記ソース領域
を再び形成する過程とを有することを特徴とするＤＭＯ
Ｓトランジスタの形成方法。 - 【請求項２】 前記ソース領域の延出部が、前記溝に
隣接すた前記ソース領域の一部よりも前記主面から浅く
延出していることを特徴とする請求項１に記載の方法。 - 【請求項３】 前記溝に隣接した前記ボディ領域の一
部が、前記ボディ領域の前記溝から離れた前記ボディ領
域の他の一部よりも前記主面から浅く延出していること
を特徴とする請求項１に記載の方法。 - 【請求項４】 前記溝から間隔を置いて配置されかつ
前記ボディ領域内に概ね配置された、前記ボディ領域よ
りも高いドーピング濃度を備えた、前記基層の主面から
延出する第２の導電型の高濃度のボディ領域を形成する
過程を更に有することを特徴とする請求項１に記載の方
法。 - 【請求項５】 前記ソース領域を再び形成する過程
が、前記溝を形成する過程の前に実施され、前記ソース
領域が前記溝が形成される位置の片側に延在することを
特徴とする請求項１に記載の方法。 - 【請求項６】 ＤＭＯＳトランジスタであって、 導電性のゲート電極を含む溝を画定する第１の導電型の
基層と、 前記溝に隣接する前記基層の第１主面から前記基層内
に、前記溝の深さよりも浅く延出する第２の導電型のボ
ディ領域と、 前記基層内に形成された前記第１の導電型のソース領域
とを備え、 前記溝の近傍の前記ボディ領域の部分が、前記溝から離
れた前記ボディ領域の他の部分よりも前記主面から浅く
延出し、かつ前記溝の近傍の前記ボディ領域とエピタキ
シャル層との境界部分が傾斜することによって、前記溝
の近傍の前記境界部分の一部が前記主面により接近して
いることを特徴とするＤＭＯＳトランジスタ。 - 【請求項７】 前記ソース領域が前記溝に隣接する前
記主面から前記ボディ領域の深さよりも浅く前記基層内
に延出し、前記ソース領域が前記主面から前記溝と隣接
する部分ではより深く延出し、前記溝から離れた部分で
はより浅く延出することを特徴とする請求項６に記載の
ＤＭＯＳトランジスタ。 - 【請求項８】 前記ソース領域が、前記主面から前記
溝に隣接した部分ではより深く延出し、前記溝から離れ
た部分ではより浅く延出することを特徴とする請求項６
に記載のＤＭＯＳトランジスタ。 - 【請求項９】 前記ボディ領域が、前記溝に隣接した
部分では前記主面から浅く延出し、前記溝から離れた部
分では深く延出することを特徴とする請求項６に記載の
ＤＭＯＳトランジスタ。 - 【請求項１０】 前記溝から離れて配置され、かつ前
記ボディ領域内に概ね形成されると共に前記基層の前記
主面から延出する、前記ボディ領域よりも高い不純物濃
度を備えた前記第２の導電型の高濃度ボディ領域を更に
有することを特徴とする請求項６に記載のＤＭＯＳトラ
ンジスタ。 - 【請求項１１】 ＤＭＯＳトランジスタであって、 導電性のゲート電極を含む溝を画定する第１の導電型の
基層と、 前記基層内の前記溝に隣接する前記基層の主面から、前
記溝の深さよりも浅く延出する第２の導電型のボディ領
域と、 前記溝に隣接する前記主面から前記ボディ領域の深さよ
りも浅く前記基層内に延出する前記基層内に形成された
前記第１の導電型のソース領域とを有し、 前記溝に隣接する前記ボディ領域の部分が、前記溝から
離れた前記ボディ領域の他の部分よりも前記主面から浅
く延出し、 前記ソース領域が前記溝と隣接する部分では前記主面か
ら深く延出し、前記溝から離れた部分では浅く延出する
ことを特徴とするＤＭＯＳトランジスタ。 - 【請求項１２】 前記溝を形成する前に、前記主面を
通してマスクによって画定された前記ソース領域の一部
を前記ボディ領域内に注入しかつ横方向に拡散すること
によって、前記ソース領域の一部と前記基層との間の前
記ボディ領域の一部の厚さを減少させ、前記厚さの減少
した前記ボディ領域の前記一部が短チャネルを画定する
ことを特徴とする請求項６に記載のＤＭＯＳトランジス
タ。 - 【請求項１３】 前記マスクが前記溝をエッチングす
るために用いられることを特徴とする請求項１２に記載
のＤＭＯＳトランジスタ。 - 【請求項１４】 前記溝が前記主面から前記ボディ領
域よりも深く延出することを特徴とする請求項１２に記
載のＤＭＯＳトランジスタ。 - 【請求項１５】 前記ソース領域の前記一部が、前記
溝の片側の前記主面に沿って横方向に浅く延出し、前記
ソース領域を形成することを特徴とする請求項１２に記
載のＤＭＯＳトランジスタ。 - 【請求項１６】 高いドーズ量のドーパントが、注入
かつ拡散されて前記ソース領域の前記一部の前記浅い延
出部を形成することを特徴とする請求項１５に記載のＤ
ＭＯＳトランジスタ。
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