JPH0750412A - Dmosトランジスタ及びその製造方法 - Google Patents

Dmosトランジスタ及びその製造方法

Info

Publication number
JPH0750412A
JPH0750412A JP6071650A JP7165094A JPH0750412A JP H0750412 A JPH0750412 A JP H0750412A JP 6071650 A JP6071650 A JP 6071650A JP 7165094 A JP7165094 A JP 7165094A JP H0750412 A JPH0750412 A JP H0750412A
Authority
JP
Japan
Prior art keywords
groove
body region
region
main surface
base layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6071650A
Other languages
English (en)
Other versions
JP3677304B2 (ja
Inventor
Fwu-Iuan Hshieh
フ−イァン・シィエ
Mike F Chang
マイク・エフ・チャング
Hamza Yilmaz
ハムザ・イルマズ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vishay Siliconix Inc
Original Assignee
Siliconix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconix Inc filed Critical Siliconix Inc
Publication of JPH0750412A publication Critical patent/JPH0750412A/ja
Application granted granted Critical
Publication of JP3677304B2 publication Critical patent/JP3677304B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856Source regions
    • H01L29/0869Shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095Body region, i.e. base region, of DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/103Mask, dual function, e.g. diffusion and oxidation
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/965Shaped junction formation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【目的】 溝の近傍に短いチャネルを形成しかつボデ
ィ領域を高濃度とすることによって、Pボディ領域の導
通抵抗及びチャネル領域の導通抵抗を減少させることを
目的とする。 【構成】 基層の主面から延出する第2の導電型のボ
ディ領域を形成する過程と、マスクによって横方向に画
定され、かつ前記主面から前記ボディ領域よりも浅く延
出するより高いドーピング濃度を備えた第1の導電型の
ソース領域を形成する過程と、前記マスクによって横方
向に画定され、かつ前記主面から前記ボディ領域よりも
深く延出する少なくとも1つの溝を前記基層内に形成す
る過程と、前記主面から前記ボディ領域よりも浅く延出
し、かつ前記溝の片側の前記基層の前記主面に沿って横
方向に前記ソース領域を延在させることによって、前記
ソース領域を再び形成する過程とを有する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、耐用年数の長い改良さ
れた抵抗特性を有する溝を備えたDMOSトランジスタ
に関する。特に、本発明は、性能を改良するためのボデ
ィ領域の抵抗と、トランジスタの導通抵抗とを減少させ
るための、高いドーピングレベル及び“短い”チャネル
の形成に関する。
【0002】
【従来の技術】DMOS(二重拡散型金属酸化膜半導
体)は、N+ソース領域のドーパント(典型的には砒素
またはリン)に比べ、Pボディ領域のドーパントのより
高い拡散速度によってチャネル長が決定される電界効果
トランジスタ(FET)として当業者に良く知られてい
る。ボディ領域によって画定されるチャネルは、低濃度
にドープされたドリフト領域の上に配置されている。D
MOSトランジスタは、非常に“短い”チャネルを有
し、そのチャネル長は概ねリソグラフマスク(lithogra
phic mask)とは無関係に決定される。そのようなDM
OSトランジスタは、高濃度にドープされたPボディシ
ールド゛によって、良好なパンチスルー制御(punch-th
rough control)を有する。低濃度にドープされたドリ
フト領域は、速度を飽和させるための均一な電界を保持
することによって、チャネル領域での電圧降下を最小に
する。ドレイン領域近傍の電界はドリフト領域の電界と
等しいので、アバランシェ降伏、多重化及び酸化は従来
のMOSFETと比べ軽減される。ある形式のDMOS
トランジスタでは、“溝”がゲート構造を形成するため
に用いられている。これらのトランジスタは概ね、基層
から54.7度傾斜した側壁を備えた溝を形成するべ
く、異方性エッチングを用いて、<100>のシリコン
基層(ウエハー)上に形成されている。ドーパントの濃
度の分布は、上述されたDMOSトランジスタと等し
い。2つのチャネルがエッチングされた溝の両側に各々
配置されている。デバイスは、基層底部に配置された共
通ドレイン接触部を有する。多数のデバイスを並列に接
続することができるために、これらのトランジスタは電
力用スイッチングに適した大電流及び大電力を取り扱う
ことができる。等方性エッチングによって形成された垂
直な側壁を有する溝を備えたDMOSデバイスは当業者
には良く知られており、その溝の断面は長方形または
“U”型である。
【0003】溝全体には、不純物を添加して導電性にし
て、ゲート電極として動作させるためのポリシリコンが
充填されている。これは更に、所望のプレーナ構造、即
ち略平坦な主面を提供するものである。
【0004】図14に示された従来技術の溝を備えたD
MOSトランジスタは、N+にドープされた基層62
と、基層62の上に形成されたN−にドープされたエピ
タキシャル層61と、Pにドープされたボディ領域63
と、N+にドープされたソース領域65とを有する。ゲ
ート電極69は、ゲート酸化膜絶縁層66が内張りされ
た溝66a内に形成された導電性ポリシリコンから成
る。図14に示すように、溝66aの断面はU型または
V型である。ソース接触部67は、ボディ領域63をソ
ース領域65に短絡させ、ドレイン接触部98は基層6
2の裏側主面に形成されている。チャネル長は、Pボデ
ィ領域63aのゲート電極69に隣接した部分の長さで
ある。図14に示された構造は単なる例であり、公知の
他の構造では、溝66aにはゲート電極69が充填され
平坦な主面が形成されているものもある。
【0005】溝を備えたDMOSトランジスタは、平坦
な主面を有するFETと比べて、長所を有するが、また
いくつかの欠点をも有する。これらの欠点は、Pボディ
領域の導通抵抗及びチャネル領域の導通抵抗に関するも
のである。
【0006】プレーナー型(溝を備えていない)DMO
SFETと等しい閾値電圧を保持するために、各々の領
域65、63a、61によって形成されるN+/P−/
N−JFET(寄生トランジスタ)の面抵抗によって決
定されるデバイスの耐用年数は短くなっている。更に、
犠牲的な酸化過程(sacrificial oxidation step)が
溝を形成するための非常に高い温度で実施され、次にP
−ボディ領域を所望の深さよりも深く延在させる溝エッ
チング過程が実施されるために、U型の溝の近傍に短い
チャネルを形成することは困難である。
【0007】
【発明が解決しようとする課題】本発明の目的は、溝の
近傍に短いチャネルを形成しかつボディ領域を高濃度と
することによって、Pボディ領域の導通抵抗及びチャネ
ル領域の導通抵抗を減少させることである。
【0008】
【課題を解決するための手段】上述された目的は、第1
の導電型の基層から電界効果トランジスタを形成する方
法であって、前記基層の主面から延出する第2の導電型
のボディ領域を形成する過程と、マスクによって横方向
に画定され、かつ前記主面から前記ボディ領域よりも浅
く延出するより高いドーピング濃度を備えた第1の導電
型のソース領域を形成する過程と、前記マスクによって
横方向に画定され、かつ前記主面から前記ボディ領域よ
りも深く延出する少なくとも1つの溝を前記基層内に形
成する過程と、前記主面から前記ボディ領域よりも浅く
延出し、かつ前記溝の片側の前記基層の前記主面に沿っ
て横方向に前記ソース領域を延在させることによって、
前記ソース領域を再び形成する過程とを有することを特
徴とする電界効果トランジスタの形成方法を提供するこ
とによって達成される。
【0009】
【作用】本発明に基づけば、トランジスタのボディ領域
が“短い”チャネルを保持しながらより高濃度にまたは
より深く形成されるように、溝を備えたゲートを有する
DMOSトランジスタが基層に形成される。ボディ領域
のドーパント濃度を増加させることまたはボディ領域を
深く形成することによってボディ領域の抵抗が減少させ
られたデバイスの耐用年数が延長され、一方短いチャネ
ルによってトランジスタの導通抵抗が減少させられトラ
ンジスタの性能が向上する。
【0010】そのようなデバイスの性能を向上させるた
めには、チャネルを狭くまたは“短く”することが重要
であると考えられている。そのようなデバイスのチャネ
ル領域はPボディ拡散領域内にあるので、電子の速度を
増加させるためには、このPボディ拡散領域をできるだ
け“短く”する必要がある。Pボディ拡散領域の長さを
減少させることは、トランジスタの動作時のブレイクダ
ウン電圧に影響を及ぼすことはない。溝は、隣接するP
ボディ領域よりも少なくとも僅かに深く延在することが
重要である。従って本発明に基づけば、イオン注入及び
イオン拡散過程が溝を形成する前にPボディ領域内にN
+ソース領域の一部を形成するために用いられる。この
N+ソース領域は、後に溝のエッチングに用いられるマ
スクを用いて注入される。ある実施例では、“高濃度に
ドープされた”P+ボディ領域もまた、溝の壁と間隔を
置いて配置されかつPボディ領域内に形成される。次に
溝には酸化膜層が内張りされ、ドープされたポリシリコ
ンがゲート電極として充填される。次に、Pボディ領域
の一部に比較的浅いN+ソース領域の拡張部分が形成さ
れる。最後に、従来通り酸化膜絶縁層と金属接続層が基
層の主面の上に形成される。
【0011】比較的浅いソース領域の拡張部分を形成す
ることは2つの目的を有する。第1の目的は、このN+
の注入が、チャネル近傍のPボディ領域のドーパント濃
度を相殺することである。第2は、自己整合した短いチ
ャネルが製造過程内で形成され、かつP−ピーク濃度に
よって決定される閾値電圧を調節することができる。N
+ドーパントによる不純物濃度の相殺(dopant compems
ation)とホウ素(P型)拡散阻止効果(boron diffusi
on retardation effect)の組合せによって、この短い
チャネルが達成される。
【0012】チャネルを形成するための浅いN+ソース
領域の注入のドーズ量がより大きくなる程、拡散阻止効
果は強くなる。この効果を用いて、改善された抵抗特性
を備えた非常に短いチャネルが製造される。
【0013】第2の実施例では、Pタブ領域が基層内に
形成され、かつNソース領域がタブ領域内に形成され
る。次に溝がNソース領域を通してエッチングされ、ゲ
ート電極が溝内に形成され、かつPボディ領域が溝の片
側に形成される。次に砒素を添加されたN+ソース拡張
領域が形成される。
【0014】第3の実施例では(第2の実施例とは異な
り)、N+拡張ソース領域にはリンが注入されている。
【0015】他の実施例では、さまざまな半導体領域の
導電型は、これまで述べられた導電型と相異なるもので
あって良い。
【0016】
【実施例】図1を参照すると、N+シリコン基層(ドレ
イン領域)の上に従来通り5〜25μm(1μm=10
4Å)の深さに成長させられた第1実施例のN−エピタ
キシャル層が示されている。エピタキシャル層1は、
0.2〜5.0Ωcmの範囲の抵抗率を有する。
【0017】図2は、基層の主面を通過して実施される
ホウ素によるPボディ領域3の(マスクを用いない)注
入及び拡散が描かれている。領域3は、30〜60ke
Vのイオン加速電圧と5×1013〜2×1014/cm2
ドーズ量で注入され、5×1017〜2×1018/cm3
不純物濃度及び1.0〜2.0μmの深さの表面を有す
る比較的高濃度にドープされたPボディ領域である。
【0018】図3は、N+ソース領域の注入と溝のエッ
チングとに使用される基層の主面上に形成された従来通
りのフォトリソグラフマスク層4を示している。マスク
層4は、概ね4000〜6000Åの厚さを有する酸化
膜である。
【0019】図4では、ドーズ量3×1013〜1×10
15/cm2とイオン加速電圧60〜80keVで、マスク
層4によって画定されるように基層の主面を通して深さ
0.5〜1.0μm、最終的な表面の不純物濃度が1×
1018〜5×1019/cm3となるように注入され拡散さ
れた砒素をドープされたN+ソース領域5の第1部分が
示されている。Pボディ領域3内に形成されたN+拡散
領域5は、N+ソース領域5とN−エピタキシャル層1
との間のPボディ領域3aの一部の厚みを約0.5〜
1.5μmに減少させる。これはホウ素拡散阻止効果と
して知られている(ホウ素の拡散は、砒素が存在する場
合にはより遅くなる)。注入されたN+ソース領域には
2つの目的がある。第1の目的は、N+注入によって、
チャネル領域近傍のPボディ領域3aの不純物濃度を相
殺することである。第2の目的は、自己整合した“短
い”チャネルを製造工程内で形成し、P−ピーク濃度に
よって決定される閾値電圧の調整を可能とすることであ
る。この“短い”チャネルは、N+ソース領域5の不純
物濃度の相殺と、ソース拡散領域に注入された砒素によ
るホウ素拡散阻止効果との組合せによって形成される。
【0020】図5は、N+ソース領域層5と、Pボディ
領域の薄い部分3aとを通過し、かつN−領域1まで延
出する幅1.0〜3.0μm、深さ1.0〜6.0μm
のU型(四角形の)溝6を示している。溝6は、使用後
に除去されるマスク4を用いて、従来通りの等方性エッ
チング過程によって主面を通して形成される。マスク4
を除去した後に、溝6は厚さ500〜1000Åのゲー
ト酸化層6aを従来通り内張りされる。
【0021】次に図6には、20〜25Ω/cm2の面抵
抗を有するようにドープされたポリシリコン6bを充填
された溝6が示されている。ホウ素をドープされた高濃
度のP+ボディ領域7が、ドーズ量1×1015〜1×1
16/cm2、イオン加速電圧20〜40keVで、P領
域のマスクを用いてPボディ領域3の主面を通して注入
及び拡散され、最終的な接続深さ0.5〜1.0μm及
び最終的な表面の不純物濃度1×1019〜1×1020
cm3で形成される。P+領域7は、溝6からは1.0μ
m、N+領域5からは0.5μm隔てられて各々Pボデ
ィ領域3内に配置されている。
【0022】図7は、主面を通過するN+ソース領域5
のソース拡張領域8の、Pボディ領域3の上の溝から遠
ざかる方向及び高濃度P+ボディ領域7内での横方向へ
の、ソース拡張領域マスクを用いた浅い砒素の注入及び
拡散過程を示している。領域8は、ドーズ量5×1015
〜8×1015/cm2、イオン加速電圧60〜80keV
で注入及び拡散され、深さ0.3〜0.5μm及び幅
1.0〜2.0μmで形成される。他の実施例では、ソ
ース拡張領域8は溝のエッチング過程の前に形成され
る。
【0023】最後に、図8は、溝を備えたDMOSトラ
ンジスタを完成させるために、主面の上に酸化膜絶縁層
10と金属接続層9とを形成する様子を表している。
【0024】この実施例では、ホウ素拡散阻止効果は、
“短い”チャネルを形成するために、領域5に比べて領
域8に注入された砒素のドーズ量をより高濃度に(10
倍の濃度に)することでより強くなる。この効果を用い
ることによって、改良された抵抗特性を備えた非常に好
ましい“短い”チャネルが製造される。更に、チャネル
に接近して形成されたPボディ領域3によって、Pボデ
ィ領域3の寄生抵抗が減少され、デバイスの耐用年数が
長くなる。
【0025】平面図での溝の形は、四角形、直線状、円
形または六角形のような任意の形状でよい。
【0026】第2の実施例のための一連の製造過程が図
9〜図12に示されている。図9では、その上にN−エ
ピタキシャル層22が成長させられたN+基層20が、
酸化膜マスク層24によってマスクされ、イオン加速電
圧40〜60keV、ドーズ量1×1013〜1×1014
/cm2で、ボロンが注入かつ拡散され、深さ1〜3μ
m、最終的な表面のドーピングレベルが3×1015〜1
×1018/cm3のPタブ26が形成される。
【0027】次に図10では、Pタブ26が拡散した後
に、溝酸化膜マスク層30が従来通り形成され、砒素ま
たはリンのNソース領域32が、イオン加速電圧60〜
80keV、ドーズ量3×1013〜2×1014/cm2
注入及び拡散され、深さ0.5〜1.5μm及び最終的
な表面のドーピングレベル1×1018〜5×1018/cm
3となる。
【0028】次に図11では、溝34がマスク層30を
通して等方性エッチングされる。次に溝マスク層30が
除去され、従来通りのゲート酸化膜36が溝34の側壁
に成長させられる。次に、溝34には、ゲート電極とし
て働くドープされたポリシリコン38が充填される。
【0029】次に図12では、Pボディ領域42が、イ
オン加速電圧20〜60keV、ドーズ量3×1013
2×1014/cm2で注入かつ拡散され、深さ0.8〜
1.5μm及び最終的な表面のドーピングレベル5×1
17〜2×1018/cm3となる。次に、N+ソース拡張
領域44が、イオン加速電圧60〜80keV及びドー
ズ量8×1015〜1×1016/cm2の砒素を用いて、深
さ0.3〜0.5μm及び最終的な表面のドーピングレ
ベル4×1019〜6×1019/cm3となるように注入さ
れ、その後に拡散される場合と拡散されない場合とがあ
る。このようにして図12の実施例では、“短い”チャ
ネルが、ソース拡張領域の中程度のドーズ量のドーパン
ト(N)を用いた注入による不純物濃度の相殺と、ホウ
素(P)の拡散阻止効果との組み合わせによって形成さ
れる。この実施例では、ホウ素の拡散は、砒素が存在す
るために低速度となる。
【0030】図12とは異なり、図13の他の実施例で
は、N+ソース拡張領域50は、砒素を注入される代わ
りに、リンがイオン加速電圧60〜80keV、ドーズ
量1×1013〜1×1014/cm2で注入されかつ拡散さ
れ、深さ1.0〜1.5μm及び最終的な表面のドーピ
ングレベル1×1017〜1×1018/cm3となる。従っ
て図13は、溝の領域内に(砒素の代わりに)リン
(N)ソース拡張領域を注入した、溝を備えたDMOS
トランジスタの第3の実施例を示しており、この実施例
ではリンの拡散速度が砒素の拡散速度よりも大きいため
に、“より短い”チャネルが形成されている。
【0031】従って、図9〜図12及び図13の過程で
は、1つの実施例に対して、Pタブマスク、溝マスク、
P+拡散マスク、N+拡散マスク、接触開口部マスク、
メタルマスク、及びボンディングパット開口部マスク
(後者の3個のマスクは従来通りであり、図示されてい
ない)という7個のマスクが用いられている。
【0032】図12及び図13のトランジスタは、酸化
膜絶縁層54及び金属化層56を形成することによって
完成する。図8、図12及び図13の構造のPボディ領
域のピークドーパント濃度は、等しい閾値電圧を保つた
めに等しい値となっている。
【0033】本発明が、1つの例としての特定の実施例
に関して説明されたが、添付の請求項によって定義され
る本発明の技術的視点を逸脱することなしに、種々の変
形及び変更が実施可能なことは当業者には明かである。
【0034】
【発明の効果】本発明に基づけば、トランジスタのボデ
ィ領域が“短い”チャネルを保持しながらより高濃度に
形成されるように、溝を備えたゲートを有するDMOS
トランジスタが基層に形成される。ボディ領域のドーパ
ント濃度を増加させることによってボディ領域の抵抗が
減少させられ、即ちデバイスの耐用年数が延長され、一
方短いチャネルによってトランジスタの導通抵抗が減少
させられトランジスタの性能が向上する。
【図面の簡単な説明】
【図1】DMOSトランジスタのソース領域に注入され
たN+砒素ソース領域拡張部を備えた第1の実施例を製
造する過程を表す図。
【図2】DMOSトランジスタのソース領域に注入され
たN+砒素ソース領域拡張部を備えた第1の実施例を製
造する過程を表す図。
【図3】DMOSトランジスタのソース領域に注入され
たN+砒素ソース領域拡張部を備えた第1の実施例を製
造する過程を表す図。
【図4】DMOSトランジスタのソース領域に注入され
たN+砒素ソース領域拡張部を備えた第1の実施例を製
造する過程を表す図。
【図5】DMOSトランジスタのソース領域に注入され
たN+砒素ソース領域拡張部を備えた第1の実施例を製
造する過程を表す図。
【図6】DMOSトランジスタのソース領域に注入され
たN+砒素ソース領域拡張部を備えた第1の実施例を製
造する過程を表す図。
【図7】DMOSトランジスタのソース領域に注入され
たN+砒素ソース領域拡張部を備えた第1の実施例を製
造する過程を表す図。
【図8】DMOSトランジスタのソース領域に注入され
たN+砒素ソース領域拡張部を備えた第1の実施例を製
造する過程を表す図。
【図9】DMOSトランジスタのソース領域に注入され
たN砒素ソース領域拡張部を備えた第2の実施例の製造
過程を表す図。
【図10】DMOSトランジスタのソース領域に注入さ
れたN砒素ソース領域拡張部を備えた第2の実施例の製
造過程を表す図。
【図11】DMOSトランジスタのソース領域に注入さ
れたN砒素ソース領域拡張部を備えた第2の実施例の製
造過程を表す図。
【図12】DMOSトランジスタのソース領域に注入さ
れたN砒素ソース領域拡張部を備えた第2の実施例の製
造過程を表す図。
【図13】DMOSトランジスタのソース領域に注入さ
れたリンを備えた第3の実施例をを示す図。
【図14】従来技術による、溝を備えたDMOSトラン
ジスタを示す図。
【符号の説明】
1 エピタキシャル層 2 基層 3 Pボディ領域 3a Pボディ領域 4 マスク層 5 N+ソース領域 6 溝 6a ゲート酸化層 6b ポリシリコン 7 P+高濃度のボディ領域 8 ソース領域の延出部 9 金属接続層 10 酸化膜絶縁層 20 N+基層 22 N−エピタキシャル層 24 酸化膜マスク層 26 Pタブ 30 溝酸化膜マスク層 32 Nソース領域 36 ゲート酸化膜 38 ポリシリコン 42 Pボディ領域 44 N+ソース拡張領域 50 N+ソース拡張領域 54 酸化膜絶縁層 56 金属化層 61 エピタキシャル層 62 基層 63 ボディ領域 63a Pボディ領域 65 ソース領域 66 ゲート酸化膜絶縁層 66a 溝 67 ソース接触部 69 ゲート電極 98 ドレイン接触部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイク・エフ・チャング アメリカ合衆国カリフォルニア州95014・ サンタクララ・エスブラニーアベニュー 10343 (72)発明者 ハムザ・イルマズ アメリカ合衆国カリフォルニア州94070・ サラトガ・パセオプエブロ 18549

Claims (16)

    【特許請求の範囲】
  1. 【請求項1】 第1の導電型の基層からDMOSトラ
    ンジスタを製造する方法であって、 前記基層の主面から延出する第2の導電型のボディ領域
    を形成する過程と、 マスクによって横方向に画定され、かつ前記主面から前
    記ボディ領域よりも浅く延出するより高いドーピング濃
    度を備えた前記第1の導電型のソース領域を形成する過
    程と、 前記マスクによって横方向に画定され、かつ前記主面か
    ら前記ボディ領域よりも深く延出する少なくとも1つの
    溝を前記基層内に形成する過程と、 前記ソース領域を前記溝の片側の前記基層の前記主面に
    沿って横方向に延出させることによって、前記主面から
    前記ボディ領域よりも浅く延出ように、前記ソース領域
    を再び形成する過程とを有することを特徴とするDMO
    Sトランジスタの形成方法。
  2. 【請求項2】 前記ソース領域の延出部が、前記溝に
    隣接すた前記ソース領域の一部よりも前記主面から浅く
    延出していることを特徴とする請求項1に記載の方法。
  3. 【請求項3】 前記溝に隣接した前記ボディ領域の一
    部が、前記ボディ領域の前記溝から離れた前記ボディ領
    域の他の一部よりも前記主面から浅く延出していること
    を特徴とする請求項1に記載の方法。
  4. 【請求項4】 前記溝から間隔を置いて配置されかつ
    前記ボディ領域内に概ね配置された、前記ボディ領域よ
    りも高いドーピング濃度を備えた、前記基層の主面から
    延出する第2の導電型の高濃度のボディ領域を形成する
    過程を更に有することを特徴とする請求項1に記載の方
    法。
  5. 【請求項5】 前記ソース領域を再び形成する過程
    が、前記溝を形成する過程の前に実施され、前記ソース
    領域が前記溝が形成される位置の片側に延在することを
    特徴とする請求項1に記載の方法。
  6. 【請求項6】 DMOSトランジスタであって、 導電性のゲート電極を含む溝を画定する第1の導電型の
    基層と、 前記溝に隣接する前記基層の第1主面から前記基層内
    に、前記溝の深さよりも浅く延出する第2の導電型のボ
    ディ領域と、 前記基層内に形成された前記第1の導電型のソース領域
    とを備え、 前記溝の近傍の前記ボディ領域の部分が、前記溝から離
    れた前記ボディ領域の他の部分よりも前記主面から浅く
    延出し、かつ前記溝の近傍の前記ボディ領域とエピタキ
    シャル層との境界部分が傾斜することによって、前記溝
    の近傍の前記境界部分の一部が前記主面により接近して
    いることを特徴とするDMOSトランジスタ。
  7. 【請求項7】 前記ソース領域が前記溝に隣接する前
    記主面から前記ボディ領域の深さよりも浅く前記基層内
    に延出し、前記ソース領域が前記主面から前記溝と隣接
    する部分ではより深く延出し、前記溝から離れた部分で
    はより浅く延出することを特徴とする請求項6に記載の
    DMOSトランジスタ。
  8. 【請求項8】 前記ソース領域が、前記主面から前記
    溝に隣接した部分ではより深く延出し、前記溝から離れ
    た部分ではより浅く延出することを特徴とする請求項6
    に記載のDMOSトランジスタ。
  9. 【請求項9】 前記ボディ領域が、前記溝に隣接した
    部分では前記主面から浅く延出し、前記溝から離れた部
    分では深く延出することを特徴とする請求項6に記載の
    DMOSトランジスタ。
  10. 【請求項10】 前記溝から離れて配置され、かつ前
    記ボディ領域内に概ね形成されると共に前記基層の前記
    主面から延出する、前記ボディ領域よりも高い不純物濃
    度を備えた前記第2の導電型の高濃度ボディ領域を更に
    有することを特徴とする請求項6に記載のDMOSトラ
    ンジスタ。
  11. 【請求項11】 DMOSトランジスタであって、 導電性のゲート電極を含む溝を画定する第1の導電型の
    基層と、 前記基層内の前記溝に隣接する前記基層の主面から、前
    記溝の深さよりも浅く延出する第2の導電型のボディ領
    域と、 前記溝に隣接する前記主面から前記ボディ領域の深さよ
    りも浅く前記基層内に延出する前記基層内に形成された
    前記第1の導電型のソース領域とを有し、 前記溝に隣接する前記ボディ領域の部分が、前記溝から
    離れた前記ボディ領域の他の部分よりも前記主面から浅
    く延出し、 前記ソース領域が前記溝と隣接する部分では前記主面か
    ら深く延出し、前記溝から離れた部分では浅く延出する
    ことを特徴とするDMOSトランジスタ。
  12. 【請求項12】 前記溝を形成する前に、前記主面を
    通してマスクによって画定された前記ソース領域の一部
    を前記ボディ領域内に注入しかつ横方向に拡散すること
    によって、前記ソース領域の一部と前記基層との間の前
    記ボディ領域の一部の厚さを減少させ、前記厚さの減少
    した前記ボディ領域の前記一部が短チャネルを画定する
    ことを特徴とする請求項6に記載のDMOSトランジス
    タ。
  13. 【請求項13】 前記マスクが前記溝をエッチングす
    るために用いられることを特徴とする請求項12に記載
    のDMOSトランジスタ。
  14. 【請求項14】 前記溝が前記主面から前記ボディ領
    域よりも深く延出することを特徴とする請求項12に記
    載のDMOSトランジスタ。
  15. 【請求項15】 前記ソース領域の前記一部が、前記
    溝の片側の前記主面に沿って横方向に浅く延出し、前記
    ソース領域を形成することを特徴とする請求項12に記
    載のDMOSトランジスタ。
  16. 【請求項16】 高いドーズ量のドーパントが、注入
    かつ拡散されて前記ソース領域の前記一部の前記浅い延
    出部を形成することを特徴とする請求項15に記載のD
    MOSトランジスタ。
JP07165094A 1993-03-15 1994-03-15 Dmosトランジスタの形成方法 Expired - Lifetime JP3677304B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/031,798 1993-03-15
US08/031,798 US5341011A (en) 1993-03-15 1993-03-15 Short channel trenched DMOS transistor

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2005071113A Division JP2005167294A (ja) 1993-03-15 2005-03-14 Dmosトランジスタ及びその製造方法

Publications (2)

Publication Number Publication Date
JPH0750412A true JPH0750412A (ja) 1995-02-21
JP3677304B2 JP3677304B2 (ja) 2005-07-27

Family

ID=21861454

Family Applications (2)

Application Number Title Priority Date Filing Date
JP07165094A Expired - Lifetime JP3677304B2 (ja) 1993-03-15 1994-03-15 Dmosトランジスタの形成方法
JP2005071113A Pending JP2005167294A (ja) 1993-03-15 2005-03-14 Dmosトランジスタ及びその製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2005071113A Pending JP2005167294A (ja) 1993-03-15 2005-03-14 Dmosトランジスタ及びその製造方法

Country Status (5)

Country Link
US (2) US5341011A (ja)
EP (1) EP0616372B1 (ja)
JP (2) JP3677304B2 (ja)
DE (2) DE616372T1 (ja)
SG (1) SG52400A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103459A (ja) * 2005-09-30 2007-04-19 Denso Corp 半導体装置およびその製造方法
JP2008218711A (ja) * 2007-03-05 2008-09-18 Renesas Technology Corp 半導体装置およびその製造方法、ならびに電源装置
JP2010098326A (ja) * 2009-12-21 2010-04-30 Renesas Technology Corp 半導体装置およびその製造方法、ならびに電源装置
JP2010283368A (ja) * 2010-07-26 2010-12-16 Renesas Electronics Corp 半導体装置の製造方法

Families Citing this family (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5910669A (en) * 1992-07-24 1999-06-08 Siliconix Incorporated Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof
US5558313A (en) * 1992-07-24 1996-09-24 Siliconix Inorporated Trench field effect transistor with reduced punch-through susceptibility and low RDSon
DE69429018T2 (de) * 1993-01-12 2002-06-13 Sony Corp Ausgangsschaltung für Ladungsübertragungselement
US5410170A (en) * 1993-04-14 1995-04-25 Siliconix Incorporated DMOS power transistors with reduced number of contacts using integrated body-source connections
EP0698919B1 (en) * 1994-08-15 2002-01-16 Siliconix Incorporated Trenched DMOS transistor fabrication using seven masks
US5869864A (en) * 1994-10-04 1999-02-09 Siemens Aktiengesellschaft Field effect controlled semiconductor component
US6008520A (en) * 1994-12-30 1999-12-28 Siliconix Incorporated Trench MOSFET with heavily doped delta layer to provide low on- resistance
US5688725A (en) * 1994-12-30 1997-11-18 Siliconix Incorporated Method of making a trench mosfet with heavily doped delta layer to provide low on-resistance
US5674766A (en) * 1994-12-30 1997-10-07 Siliconix Incorporated Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer
US5597765A (en) * 1995-01-10 1997-01-28 Siliconix Incorporated Method for making termination structure for power MOSFET
EP0726603B1 (en) * 1995-02-10 1999-04-21 SILICONIX Incorporated Trenched field effect transistor with PN depletion barrier
US5567634A (en) * 1995-05-01 1996-10-22 National Semiconductor Corporation Method of fabricating self-aligned contact trench DMOS transistors
US5648670A (en) * 1995-06-07 1997-07-15 Sgs-Thomson Microelectronics, Inc. Trench MOS-gated device with a minimum number of masks
JPH0955496A (ja) * 1995-08-17 1997-02-25 Oki Electric Ind Co Ltd 高耐圧mosトランジスタ及びその製造方法
US5689128A (en) * 1995-08-21 1997-11-18 Siliconix Incorporated High density trenched DMOS transistor
EP0853818A4 (en) * 1995-08-21 1998-11-11 Siliconix Inc LOW-VOLTAGE SHORT CHANNEL DUAL DIFFUSION MOS TRANSISTOR
US5629543A (en) * 1995-08-21 1997-05-13 Siliconix Incorporated Trenched DMOS transistor with buried layer for reduced on-resistance and ruggedness
JP3279151B2 (ja) * 1995-10-23 2002-04-30 トヨタ自動車株式会社 半導体装置及びその製造方法
US5721148A (en) * 1995-12-07 1998-02-24 Fuji Electric Co. Method for manufacturing MOS type semiconductor device
US5821583A (en) * 1996-03-06 1998-10-13 Siliconix Incorporated Trenched DMOS transistor with lightly doped tub
US5872374A (en) * 1996-03-29 1999-02-16 Motorola, Inc. Vertical semiconductor device
US5904525A (en) * 1996-05-08 1999-05-18 Siliconix Incorporated Fabrication of high-density trench DMOS using sidewall spacers
JP2000515684A (ja) * 1996-07-19 2000-11-21 シリコニックス・インコーポレイテッド トレンチ底部注入領域を有する高密度トレンチdmosトランジスタ
WO1998012741A1 (en) * 1996-09-18 1998-03-26 Advanced Micro Devices, Inc. Short channel non-self aligned vmos field effect transistor
US5808340A (en) * 1996-09-18 1998-09-15 Advanced Micro Devices, Inc. Short channel self aligned VMOS field effect transistor
US5693547A (en) * 1996-10-22 1997-12-02 Advanced Micro Devices, Inc. Method of making vertical MOSFET with sub-trench source contact
KR100218260B1 (ko) * 1997-01-14 1999-09-01 김덕중 트랜치 게이트형 모스트랜지스터의 제조방법
JP3938964B2 (ja) * 1997-02-10 2007-06-27 三菱電機株式会社 高耐圧半導体装置およびその製造方法
KR100225409B1 (ko) * 1997-03-27 1999-10-15 김덕중 트렌치 디-모오스 및 그의 제조 방법
US6103635A (en) * 1997-10-28 2000-08-15 Fairchild Semiconductor Corp. Trench forming process and integrated circuit device including a trench
US6429481B1 (en) * 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
US6492232B1 (en) 1998-06-15 2002-12-10 Motorola, Inc. Method of manufacturing vertical semiconductor device
US6198127B1 (en) * 1999-05-19 2001-03-06 Intersil Corporation MOS-gated power device having extended trench and doping zone and process for forming same
US6274905B1 (en) 1999-06-30 2001-08-14 Fairchild Semiconductor Corporation Trench structure substantially filled with high-conductivity material
US6461918B1 (en) 1999-12-20 2002-10-08 Fairchild Semiconductor Corporation Power MOS device with improved gate charge performance
US7745289B2 (en) 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
JP2002110978A (ja) * 2000-10-02 2002-04-12 Toshiba Corp 電力用半導体素子
US6468870B1 (en) 2000-12-26 2002-10-22 Taiwan Semiconductor Manufacturing Company Method of fabricating a LDMOS transistor
US6818513B2 (en) 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
US6677641B2 (en) 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
US7345342B2 (en) 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US7132712B2 (en) 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US6710403B2 (en) 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
US6756273B2 (en) * 2001-03-12 2004-06-29 Semiconductor Components Industries, L.L.C. Semiconductor component and method of manufacturing
US7061066B2 (en) 2001-10-17 2006-06-13 Fairchild Semiconductor Corporation Schottky diode using charge balance structure
KR100859701B1 (ko) 2002-02-23 2008-09-23 페어차일드코리아반도체 주식회사 고전압 수평형 디모스 트랜지스터 및 그 제조 방법
US6852634B2 (en) * 2002-06-27 2005-02-08 Semiconductor Components Industries L.L.C. Low cost method of providing a semiconductor device having a high channel density
US7033891B2 (en) 2002-10-03 2006-04-25 Fairchild Semiconductor Corporation Trench gate laterally diffused MOSFET devices and methods for making such devices
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US6710418B1 (en) 2002-10-11 2004-03-23 Fairchild Semiconductor Corporation Schottky rectifier with insulation-filled trenches and method of forming the same
US6876035B2 (en) * 2003-05-06 2005-04-05 International Business Machines Corporation High voltage N-LDMOS transistors having shallow trench isolation region
US6992352B2 (en) 2003-05-15 2006-01-31 Analog Power Limited Trenched DMOS devices and methods and processes for making same
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
DE10345346B4 (de) * 2003-09-19 2010-09-16 Atmel Automotive Gmbh Verfahren zur Herstellung eines Halbleiterbauelements mit aktiven Bereichen, die durch Isolationsstrukturen voneinander getrennt sind
DE10345345A1 (de) * 2003-09-19 2005-04-14 Atmel Germany Gmbh Verfahren zur Herstellung von Halbleiterbauelementen in einem Halbleitersubstrat
JP2005101449A (ja) * 2003-09-26 2005-04-14 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
US7265415B2 (en) 2004-10-08 2007-09-04 Fairchild Semiconductor Corporation MOS-gated transistor with reduced miller capacitance
US7504306B2 (en) 2005-04-06 2009-03-17 Fairchild Semiconductor Corporation Method of forming trench gate field effect transistor with recessed mesas
US7385248B2 (en) 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric
KR101142104B1 (ko) * 2006-02-23 2012-05-03 비쉐이-실리코닉스 단채널 트렌치 mosfet 및 디바이스를 형성하는 공정
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US7843004B2 (en) * 2006-09-27 2010-11-30 Maxpower Semiconductor Inc. Power MOSFET with recessed field plate
JP5767430B2 (ja) * 2007-08-10 2015-08-19 ローム株式会社 半導体装置および半導体装置の製造方法
US8928077B2 (en) 2007-09-21 2015-01-06 Fairchild Semiconductor Corporation Superjunction structures for power devices
US9484451B2 (en) * 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US20100013009A1 (en) * 2007-12-14 2010-01-21 James Pan Structure and Method for Forming Trench Gate Transistors with Low Gate Resistance
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8432000B2 (en) 2010-06-18 2013-04-30 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
CN102637737B (zh) * 2011-02-10 2015-04-15 上海华虹宏力半导体制造有限公司 沟槽式场效应管及其制备方法
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8872278B2 (en) 2011-10-25 2014-10-28 Fairchild Semiconductor Corporation Integrated gate runner and field implant termination for trench devices
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US8816431B2 (en) 2012-03-09 2014-08-26 Fairchild Semiconductor Corporation Shielded gate MOSFET device with a funnel-shaped trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
JP2014146738A (ja) * 2013-01-30 2014-08-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
US9882044B2 (en) 2014-08-19 2018-01-30 Vishay-Siliconix Edge termination for super-junction MOSFETs
US10269951B2 (en) * 2017-05-16 2019-04-23 General Electric Company Semiconductor device layout and method for forming same
CN108520898A (zh) * 2018-04-02 2018-09-11 北京绿能芯创电子科技有限公司 具有可调变起始电压的Mosfet组件及其制造方法
CN109065628A (zh) * 2018-08-21 2018-12-21 电子科技大学 一种体区变掺杂的槽栅dmos器件
CN110024134B (zh) 2019-02-28 2020-06-26 长江存储科技有限责任公司 具有增大的击穿电压的高电压半导体器件及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4137109A (en) * 1976-04-12 1979-01-30 Texas Instruments Incorporated Selective diffusion and etching method for isolation of integrated logic circuit
US4398339A (en) * 1977-04-15 1983-08-16 Supertex, Inc. Fabrication method for high power MOS device
US4374455A (en) * 1979-10-30 1983-02-22 Rca Corporation Method for manufacturing a vertical, grooved MOSFET
US4983535A (en) * 1981-10-15 1991-01-08 Siliconix Incorporated Vertical DMOS transistor fabrication process
EP0159663A3 (en) * 1984-04-26 1987-09-23 General Electric Company High-density v-groove mos-controlled thyristors, insulated-gate transistors, and mosfets, and methods for fabrication
US5082795A (en) * 1986-12-05 1992-01-21 General Electric Company Method of fabricating a field effect semiconductor device having a self-aligned structure
US4893160A (en) * 1987-11-13 1990-01-09 Siliconix Incorporated Method for increasing the performance of trenched devices and the resulting structure
US4914058A (en) * 1987-12-29 1990-04-03 Siliconix Incorporated Grooved DMOS process with varying gate dielectric thickness
US5072266A (en) * 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US4954854A (en) * 1989-05-22 1990-09-04 International Business Machines Corporation Cross-point lightly-doped drain-source trench transistor and fabrication process therefor
JP2689606B2 (ja) * 1989-05-24 1997-12-10 富士電機株式会社 絶縁ゲート電界効果型トランジスタの製造方法
US5168331A (en) * 1991-01-31 1992-12-01 Siliconix Incorporated Power metal-oxide-semiconductor field effect transistor
WO1993003502A1 (en) * 1991-07-26 1993-02-18 Nippondenso Co., Ltd. Method of producing vertical mosfet

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103459A (ja) * 2005-09-30 2007-04-19 Denso Corp 半導体装置およびその製造方法
JP2008218711A (ja) * 2007-03-05 2008-09-18 Renesas Technology Corp 半導体装置およびその製造方法、ならびに電源装置
JP2010098326A (ja) * 2009-12-21 2010-04-30 Renesas Technology Corp 半導体装置およびその製造方法、ならびに電源装置
JP2010283368A (ja) * 2010-07-26 2010-12-16 Renesas Electronics Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
EP0616372A3 (en) 1996-08-14
DE69430768D1 (de) 2002-07-18
EP0616372B1 (en) 2002-06-12
EP0616372A2 (en) 1994-09-21
US5474943A (en) 1995-12-12
JP3677304B2 (ja) 2005-07-27
US5341011A (en) 1994-08-23
JP2005167294A (ja) 2005-06-23
DE69430768T2 (de) 2002-11-14
DE616372T1 (de) 1995-11-09
SG52400A1 (en) 1998-09-28

Similar Documents

Publication Publication Date Title
JPH0750412A (ja) Dmosトランジスタ及びその製造方法
JP3387563B2 (ja) 電界効果トランジスタ及びその製造方法
US6472678B1 (en) Trench MOSFET with double-diffused body profile
US9224855B2 (en) Trench gated power device with multiple trench width and its fabrication process
KR100869324B1 (ko) 베이스 리치-쓰루를 방지하는 측면 확장 베이스 차폐영역을 구비한 전력 반도체 소자 및 그 제조방법
EP0422940B1 (en) Method of forming a DMOS transistor
KR100562001B1 (ko) 전력 반도체 장치 제조 방법
US8592894B2 (en) Method of forming a power semiconductor device and power semiconductor device
US7019360B2 (en) High voltage power mosfet having a voltage sustaining region that includes doped columns formed by trench etching using an etchant gas that is also a doping source
US20030060013A1 (en) Method of manufacturing trench field effect transistors with trenched heavy body
US6825510B2 (en) Termination structure incorporating insulator in a trench
JPH11501458A (ja) 低減したオン抵抗と耐圧性を有する埋込層を備えたトレンチ形電界効果トランジスタ
JP4490094B2 (ja) トレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法
JP4063353B2 (ja) トレンチゲート型mos電界効果トランジスタの製造方法
EP0853818A1 (en) Low voltage short channel trench dmos transistor
US5940689A (en) Method of fabricating UMOS semiconductor devices using a self-aligned, reduced mask process
JPS58165380A (ja) 高耐圧半導体装置
WO2023149131A1 (ja) 半導体装置および半導体装置の製造方法
CN117810086A (zh) 一种宽soa的sgt器件的制造方法
JPH04142078A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040802

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040914

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20041213

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20041217

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050314

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050412

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050509

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090513

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090513

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100513

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110513

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110513

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120513

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120513

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130513

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140513

Year of fee payment: 9

EXPY Cancellation because of completion of term