JPH11501458A - 低減したオン抵抗と耐圧性を有する埋込層を備えたトレンチ形電界効果トランジスタ - Google Patents
低減したオン抵抗と耐圧性を有する埋込層を備えたトレンチ形電界効果トランジスタInfo
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Abstract
(57)【要約】
トレンチ形ＤＭＯＳトランジスタは、ドレイン領域（１４）と上部に延在するドリフト領域（１０）との間に形成され、ドリフト領域及びドレイン領域と同じドーピング型（Ｎ）を有する埋込層領域（１６）を含む。埋込層領域は、ドレイン領域（Ｎ−）或いはドリフト領域より高くドープ（Ｎ＋）され、例えば、上部に延在するドリフト領域のエピタキシャル成長の前に注入することにより形成される。埋込層領域に対する最適のドーピングプロファイルを提供することにより、なだれ降伏が、埋込層領域／基体部領域で発生するのを確実する。従って、先行技術において存在したＪＦＥＴ領域が除去されるために、ドレイン−ソース間オン抵抗が下がり、素子の耐圧性及び信頼性が向上する。
Description
【発明の詳細な説明】
低減したオン抵抗と耐圧性を有する埋込層を備えた
トレンチ形電界効果トランジスタ発明の背景 発明の属する技術分野
本発明はトランジスタに関連し、詳細には、パワートランジスタへの応用に特
に適したトレンチ形ＤＭＯＳトランジスタに関連する。関連技術の要約
ＤＭＯＳトランジスタは広く知られている。ＤＭＯＳトランジスタの中には、
第１図に示すようなトレンチ形トランジスタもある。トレンチ形トランジスタで
は、導電性ゲート電極２がドレイン領域４Ａとドリフト領域４Ｂを含んでいる基
板内のトレンチ内に形成されており、トレンチ内壁は二酸化シリコンを用いて絶
縁され、プレーナ形素子より高密度化を実現している。トレンチ形ＤＭＯＳトラ
ンジスタは、ドレイン−ソース間オン抵抗（ＲDSON）が低いという点で、プレー
ナＤＭＯＳトランジスタより優れていることが周知されている。セル密度は、ト
レンチ内にポリシリコンゲート電極２を配置し、電極の長さを短くすることによ
って、高くなる。プレーナＤＭＯＳトランジスタ構造における固有のＪＦＥＴ（
接合形電界効果トランジスタ）抵抗は、トレンチ内に形成されているゲート電極
２によって、十分に低くなる。ドレイン−ソース間オン抵抗は、素子がオン（導
通）するときのドレイン領域４Ａとソース領域６との間の抵抗で、トランジスタ
においては不要である。
しかし典型的なトレンチ形トランジスタにおいては、セル密度が高くなるとき
、徐々に新しく不要なＪＦＥＴ現象が、深いＰ＋基体部領域（body region）５
で発生することが、周知されている。深いＰ＋基体部領域５は、一般に、Ｐ基体
部領域７に接点を提供するために、半導体材
料の主面からＰ基体部領域内に延在する。これらの深い基体部領域により、トレ
ンチ底部ではなく、これらの領域内で、なだれ降伏が発生することが確実になる
。この不要なＪＦＥＴ現象は、その深い基体部領域が互いに比較的近接している
ために起こる（従来のドレイン電極８Ｂとソース基体部電極８Ａが図１にも示さ
れる）。
従ってトレンチ底部での破壊的降伏、すなわちトレンチ底部で絶縁酸化物を損
傷する降伏ではなく、なだれ降伏が発生すると同時に、不要にこの新しいＪＦＥ
Ｔ抵抗が、セル密度をより高くするときのドレイン−ソース間オン抵抗に、より
大きく寄与することになる。
トランジスタチップ表面積を最小にするために、高セル密度を実現すると同時
に、トレンチ形ＤＭＯＳトランジスタのドレイン−ソース間オン抵抗を低くする
ことが望まれる。発明の要約
本発明に従えば、トレンチ形ＤＭＯＳトランジスタは、ドレイン領域、ドレイ
ン領域上部に延在し、同じ導電型であるが、低いドーピング濃度のドリフト領域
、基体部領域の上側部分に形成されるソース領域を含む。絶縁されたトレンチ内
に形成される導電性ゲート電極は、基体部領域の主面から、基体部領域を通って
ドリフト領域内まで延びている。従来の金属配線により、基体部領域の主面とソ
ース領域が接続され、接点はドレイン領域にも形成される。
さらに本発明に従えば、ドープ埋込層がドレイン領域の上側部分で、かつドリ
フト領域に接して形成される。この埋込層は、ドレイン領域と同じドープ型とド
リフト領域より高いドーピング濃度を有し、一般に、隣接ソース領域の各組の間
に形成される基体部接触（深い基体部）領域の真下に延在ように形成される。こ
の埋込層は、ドリフト領域内に延在するＮ＋ドープ部分を形成するために、高濃
度にドープされる。この埋
込層は一般に、ドリフト領域のエピタキシャル成長より前に形成され、最適なド
ーピングプロファイルを用いることにより、埋込層／基体部領域、或いは埋込層
／基体部接触領域でなだれ降伏が発生することを確実する。従って基体部接触領
域或いは基体部領域のより下側部分と埋込層の上側部分の間の距離が降伏を決定
する。
従って従来技術において存在するＪＦＥＴ領域は除去されるために、ドレイン
−ソース間オン抵抗は下がり、同時になだれ降伏が埋込層／基体部接触領域で発
生するために、素子の耐圧性と信頼性が向上する。一般にＮチャネルＤＭＯＳ素
子では、埋込層はＮ型で、ドリフト領域、ドレイン領域、ソース領域と同様であ
る。１つの実施例においては、Ｎ＋ドープ埋込層は、より高いドーピング濃度を
有する。例えば、下部に延在するドレイン領域の３〜１０倍、ドリフト領域の１
０倍かそれ以上である。図面の簡単な説明
第１図は、従来技術によるＤＭＯＳトランジスタの断面図を示す。
第２図は、本発明に従ったＤＭＯＳトランジスタの断面図を示す。
第３Ａ図〜第３Ｆ図は、第２図のトランジスタを形成するための処理過程を示
す。本発明の好ましい実施例の説明
第２図は、本発明に従ったトレンチ形ＤＭＯＳトランジスタ構造を示す。基板
（ドレイン）領域１０は、半導体基体部の下側部分にあり、１ｍΩ〜５ｍΩの範
囲の抵抗率の抵抗率を有するように、すなわち１．５×１０19〜７．５×１０19
／ｃｍ3にＮ＋ドープ（これはＮ−チャネル実施例）される。典型的なドレイン
領域１０の厚さは、４００μｍである。ドレイン領域１０の上部に延在している
のは、３×１０19〜３×１０16／ｃｍ3のレベルにドープされたＮ−ドープドリ
フト領域１４であ
る。ドリフト領域１０とドレイン領域１４との間に形成されるのは、Ｎ＋（或い
はＮ＋＋）ドープされた埋込層領域１６である。各埋込層領域は、ドリフト領域
１４以上のドーピングレベルを有し、１つの実施例では、およそドレイン領域１
０のドーピングレベルの３〜１０倍である。典型的な埋込層領域１６は、ひ素或
いは、りん或いは、ＰＯＣｌ3ドープされる。
各埋込層領域１６は、例えば１〜２μｍの幅（処理技術に依存する）で、例え
ば０．５〜２．０μｍの範囲内の高さを有する（各寸法及びパラメータは、ここ
では例示であり、限定するものではないことは言うまでもない）。前述したよう
に、埋込層１６は、ドリフト領域１４の下側部分とドレイン領域１０の上側部分
との中に位置する。
ドリフト領域１４の上部に延在しているのは、例えば厚さ１２μｍと例えば５
×１０16／ｃｍ3のドーピング濃度を有するＰドープ基体部領域１８である。基
体部領域１８内に形成されるのは、例えば５×１０19／ｃｍ3のドーピングレベ
ルと例えば深さ０．５μｍ、例えば幅２μｍを有する従来通りのＮ＋ソース領域
２０である。またＰドープ基体部領域１８内に形成されるのは、例えば１０19／
ｃｍ3のドーピングレベルと例えば深さ１．０μｍを有するＰ＋基体部接点領域
２４である。これらのＰ＋ドープ領域２４は、上部に延在する金属配線層４４に
対して下部に延在するＰ基体部領域１８への電気的接点を提供する。Ｐ＋基体部
接点領域２４は、ドリフト領域１４内に延在する深い基体部領域として示すが、
電流経路が基体部領域１８から埋込層１６になるブレークダウンが起こる場合は
、領域２４はより浅くすることも可能であることは言うまでもない。
半導体基体部の主面から、Ｐ基体部領域１８を通って、ドリフト領域１４内に
延在するのは、従来通りのトレンチ３０Ａ，３０Ｂであり、各
トレンチは、ゲート酸化膜３４の層で囲まれており、ドープされた多結晶シリコ
ン３０Ａ、３０Ｂで埋められている。従って構造３０Ａ、３０Ｂは、従来通りの
ゲート電極である。
各ゲート電極３０Ａ、３０Ｂは、従来通りにＢＰＳＧ（ほう素りんけい酸ガラ
ス）層４０Ａ、４０Ｂで上側を覆われ、上部に延在する金属配線４４から絶縁さ
れる。
第２図は、パワートランジスタの一部のみの断面図であることは言うまでもな
い。典型的なトランジスタ素子の応答例では、第２図において２つだけ示してい
る個々のセルが数千ある。さらに第２図は、寸法は示していないため、実際を描
写した図というよりは、例示として各ドープ領域を示しているに過ぎない。
第２図の構造の上部の形状（図示せず）は従来通りであり、例えば様々な形状
の閉じたセル、すなわち正方形、長方形、六角形等、或いはゲート電極を含むト
レンチにより画定されるような線状（開いた）セルを含む。
Ｎ＋埋込層１６の幅は、処理技術に依存する。幅が狭ければ、より有利である
ことがわかる。幅を狭くすることは、以下に記載するように、Ｎ＋埋込層１６が
形成されるとき、横方向拡散を最小にすることにより実現される。目標は埋込層
領域を狭くすることである。第１図に示すように、Ｎ＋埋込層１６は、それぞれ
のＰ＋ドープ基体部接点領域２４の真下に位置し、それゆえ隣接するトレンチ２
６Ａ、２６Ｂの各組の間の中間に位置する。
従って第２図に示すような実施例では、同一のマスク（マスキング過程、すな
わちマスキング層ではなく、レチクル、すなわちマスクそれ自身）が、Ｐ＋基体
部接点領域２４とＮ＋埋込層領域１６の両方を画定するために用いられ、こうし
てレチクル作製を節約している。しかしこう
れらの両方の構造画定のために、同じレチクルを用いる必要性はない。
第２図に示すようなトランジスタ構造は、高セル密度化によるＪＦＥＴによっ
て発生する所望抵抗より高い抵抗についての問題を克服する。
第２図の構造では、基体部接点領域２４の下側部分から各Ｎ＋埋込層領域１６
の上側部分までの典型的な距離は、０．５μｍである。これはなだれ降伏が起こ
る位置であり、それにより有利なことに、そうでなければ存在していたＪＦＥＴ
領域を除去することにより、ドレイン−ソース間オン抵抗を減少させる（ＪＦＥ
Ｔ領域は、任意の２つの隣接するＰ＋基体部接点領域間に水平に、トレンチ底部
とＰ＋基体部接点領域底部との間に鉛直に存在する）。
第３Ａ図〜第３Ｆ図は、第２図の構造を形成するための処理過程を示す。
第３Ａ図に示すように始めは、Ｎ＋ドープ基板１０（一般にはシリコン）が提
供される。一般に、これは従来通りの半導体ウエハで、第３Ａ図から第３Ｆ図は
、そのウエハの断面の一部のみを示すことは言うまでもない。２つのセルの一部
のみが示される。前記のように、一般には、１つのパワートランジスタを提供す
るそのようなセルが数多くあり、１つのウエハ上には多くのパワートランジスタ
がある。
第３Ａ図に示すように、酸化膜４８は、例えば６，５００オングストロームの
厚さで、基板１０の全主面上に成長する。それからマスタを用いて、酸化膜４８
は、基板１０の主面の一部を露出するためにパターン化される。それからＮ＋（
Ｎ＋＋）埋込層領域１６を形成するために、ひ素或いは、りん或いはＰＯＣＬ3
を用いてイオン注入を行う。多数のそのような埋込層領域が等間隔に離れて形成
されることは言うまでもない。薄い酸化膜５０は、Ｎ＋埋込層領域１６のドライ
ブイン（拡散）中に、注入領域上に成長する。
それから酸化膜領域４８と薄い酸化膜領域５０は取り除かれ、Ｎ−にドープさ
れるエピタキシャル領域１４が、およそ７．０μｍの厚さに成長する。これが事
実上、領域１６を埋め込む。
それから能動領域マスク（図面外にあるものとして示さない）が、端子部分に
対する素子の能動領域を画定するために、エピタキシャル層１４の主面上に形成
される。端子部分（ここでは図示せず）は、従来通りである。
第３Ｃ図に示すように、それからトレンチマスク層５２がエピタキシャル層１
４の主面上に形成され、マスクを用いてパターン化される。トレンチ２６Ａと２
６Ｂはおよそ１．７μｍの深さに異方性エッチングされる。このエッチングは、
一般に、トレンチ２６Ａと２６Ｂの内壁表面を平らにするための（当業者には周
知の形態の）犠牲酸化過程を含む。
それから第３Ｄ図に示すように、ゲート酸化膜層３４が、トレンチ２６Ａと２
６Ｂの内壁表面上と、エピタキシャル層１４の主面上に成長する（既にトレンチ
マスク層５２は取り除かれている）。このゲート酸化膜層３４は、一般に５００
オングストロームの厚さである。
それからまた第３Ｄ図では、多結晶シリコン（ポリシリコン）が、トレンチ２
６Ａと２６Ｂ内のエピタキシャル層１４の主面上に堆積する。この多結晶シリコ
ンはそれから、トレンチ２６Ａと２６Ｂ内にそれぞれ位置する導電性ゲート電極
３０Ａと３０Ｂを画定するために、従来通りにドープされ、パターン化される。
それから最終的なドーピング濃度、例えば５×１０16／ｃｍ3を有するＰ基体
部領域１８を形成するために、Ｐ形イオン注入が行われる。基体部領域１８の深
さは、例えば１．２μｍである。これはマスクのない（全面的な）注入である。
それから第３Ｅ図に示すように、もう１つのマスク層５６が、現時点
のＰ基体部領域１８である部分の主面上に形成、パターン化される。これはソー
ス領域マスキング層である。
ソースマスキング層５６は、それから一般的な最終ドーピング濃度である１×
１０19／ｃｍ3〜１０20／ｃｍ3の範囲内にＮ＋イオン注入されるソース領域２０
を画定するために用いられる。Ｎ＋ソース領域の一般的な深さは、０．５μｍで
ある。トレンチ２６Ａと２６Ｂの典型的な幅は、１〜２μｍである。このソース
マスキング層は、その後取り除かれる。
それから埋込層領域１６を画定するために以前に用いたのと同じマスク（レチ
クル）を用いて、深い基体部接点マスキング層（図示せず）が、深い基体部接点
領域２４を画定するために形成、パターン化され、その後Ｐ＋イオン注入される
。この基体部接点マスク層は、その後取り除かれる。
トランジスタ構造は、それぞれ導電性ゲート電極３０Ａと３０Ｂに関連するＢ
ＰＳＧ領域４０Ａと４０Ｂを画定するためのマスク（図示せず）を用いて、主面
上にＢＰＳＧ層を形成し、ＢＰＳＧ層をパターン化することにより、第３Ｆ図に
おいて従来通りに完成する。従来通りのドレイン接点層４６が、ドレイン領域１
０上、すなわち基板の裏面上に形成される。パッドマスク過程（図示せず）もま
たパッド接点を画定するために用いられる。
ここでは、Ｎ形素子について記述したが、すべてのドーピング形を反対にした
相補的なＰ形素子でも本発明に従って実現可能である。
上記記述は例示であって、限定されるものではない。さらに変形例は当業者に
は明白になり、請求の範囲内に含まれるであろう。
【手続補正書】特許法第１８４条の４第４項
【提出日】１９９６年１０月２４日
【補正内容】請求の範囲
１．トランジスタであって、
第１の導電型にドープされた基板領域と、
前記基板領域上に延在し、前記基板より低濃度に、前記第１の導電型にドープ
されるドリフト領域と、
前記ドリフト領域上に延在し、第２の導電型にドープされる基体部領域と、
前記基体部領域の主面から、前記基体部領域を通って埋め込まれている導電性
ゲート電極と、
前記第２の導電型にドープされ、前記基体部領域内に形成され、前記主面まで
延在するソース領域と、
前記基板領域より高濃度で前記第１の導電型にドープされ、少なくとも前記ド
リフト領域内の一部に、前記基板領域と隣接して延在する埋込層領域とを有する
ことを特徴とするトランジスタ。
２．前記第２の導電型に前記基体部領域より高濃度にドープされ、前記基板領域
内に形成され、前記主面に延在する基体部接点領域を含むことを更なる特徴とす
る請求項１に記載のトランジスタ。
３．前記埋込層領域が、前記基体部接点領域の０．５μｍ以内に延在することを
特徴する請求項２に記載のトランジスタ。
４．前記埋込層領域のドーピング濃度が、１０18／ｃｍ3より高いことを特徴と
する請求項１に記載のトランジスタ。
５．前記埋込層領域のドーピング濃度が、少なくとも前記ドリフト領域の５倍あ
ることを特徴とする請求項１に記載のトランジスタ。
６．前記埋込層領域の幅が、１〜２μｍの範囲内にあることを特徴とする請求項
１に記載のトランジスタ。
７．前記埋込層領域の厚さが、０．５〜２μｍの範囲内にあることを特
徴する請求項１に記載のトランジスタ。
８．トランジスタを形成するための方法であって、
第１の導電型にドープされる基板を提供する過程と、
前記基板の主面上に形成されるマスク層をパターン化する過程と、
前記基板内とマスク層により画定される部分の中に、前記第１の導電型の埋込
層領域を注入する過程と、
前記基板の主面上に、前記第１の導電型であり、前記埋込層領域より低濃度で
ドープされるエピタキシャル層を成長させる過程と、
前記基板の主面から、少なくとも前記エピタキシャル層内まで埋め込まれる絶
縁された導電性ゲート電極を形成する過程と、
前記エピタキシャル層内に、第２の導電型にドープされ、主面まで延在する基
体部領域を形成する過程と、
前記エピタキシャル層内に、前記第１の導電型にドープされ、前記主面まで延
在するソース領域を形成する過程とを有することを特徴とするトランジスタ形成
方法。
９．前記基体部領域内に、前記第２の導電型にドープされ、前記基体部領域より
高濃度であり、前記主面まで延在する基体部接点領域を形成する過程を有するこ
とを更なる特徴とする請求項８に記載の方法。
１０．基体部接点領域を形成する前記過程が、マスク層をパターン化する前記過
程と同じレチクルを用いることを特徴する請求項９に記載の方法。
１１．前記埋込層領域が、前記基体部接点領域の０．５μｍ以内に延在すること
を特徴する請求項９に記載の方法。
１２．前記埋込層領域のドーピング濃度が、１０18／ｃｍ3より高いことを特徴
とする請求項８に記載の方法。
１３．前記埋込層領域のドーピング濃度が、エピタキシャル層の少なく
とも５倍あることを特徴とする請求項８に記載の方法。
１４．前記埋込層領域の幅が、１〜２μｍの範囲内にあることを特徴とする請求
項８に記載の方法。
１５．前記埋込層領域の高さが、０．５〜２μｍの範囲内にあることを特徴とす
る請求項８に記載の方法。
１６．前記埋込層領域の前記ドーピング濃度が、前記基板領域のドーピング濃度
の少なくとも３倍であることを特徴とする請求項１に記載のトランジスタ。
１７．前記埋込層領域が、前記基板領域より、前記基体部領域に近接して延在す
ることを特徴とする請求項１に記載のトランジスタ。
１８．前記埋込層領域が、前記基板領域より、前記基体部領域に少なくとも０．
５μｍだけ近接して延在することを特徴とする請求項１に記載のトランジスタ。
１９．トランジスタであって、
第１の導電型にドープされる基板領域と、
前記基板領域上に延在し、前記基板より低濃度で前記第１の導電型にドープさ
れるドリフト領域と、
前記ドリフト領域上に延在し、第２の導電型にドープされる基体部領域と、
前記基体部領域の主面から前記基体部領域を通って埋め込まれている導電性ゲ
ート電極と、
前記第１の導電型にドープされ、前記基体部領域内に形成され、前記主面まで
延在するソース領域と、
前記ドリフト領域より高濃度で第１の導電型にドープされ、少なくとも前記ド
リフト領域内の一部に、前記基板領域と隣接して延在し、前記基体部領域の０．
５μｍ以内に延在する埋込層領域とを有することを特
徴とするトランジスタ。
２０．トランジスタであって、
第１の導電型でドープされる基板領域と、
前記基板領域上に延在し、前記基板より低濃度で前記第１の導電型にドープさ
れるドリフト領域と、
前記ドリフト領域上に延在し、第２の導電型にドープされる基体部領域と、
前記基体部領域の主面から、前記基体部領域を通って埋め込まれている導電性
ゲート電極と、
前記第１の導電型にドープされ、前記基体部領域内に形成され、前記主面上ま
で延在するソース領域と、
前記ドリフト領域より高濃度で前記第１の導電型にドープされ、少なくとも前
記ドリフト領域内の一部に、前記基板領域と隣接して延在し、幅が１〜２μｍの
範囲内にある埋込層領域とを有することを特徴するトランジスタ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 チング、リー−イング
アメリカ合衆国カリフォルニア州95014・
クーペルティーノ・ノーススカイスクエア
10951
(72)発明者 ヒム、スツェ
アメリカ合衆国カリフォルニア州94086・
サニーベイル・＃1238・アスターアベニュ
ー 1035
(72)発明者 クック、ウィリアム
アメリカ合衆国カリフォルニア州94555・
フリモント・ウィレットプレイス 3317
Claims (1)
- 【特許請求の範囲】 １．トランジスタであって、 第１の導電型にドープされた基板領域と、 前記基板領域上に延在し、前記基板より低濃度に、前記第１の導電型にドープ されたドリフト領域と、 前記ドリフト領域上に延在し、第２の導電型にドープされた基体部領域と、 前記基体部領域の主面から、前記基体部領域を通って埋め込まれている導電性 ゲート電極と、 前記第２の導電型にドープされ、前記基体部領域内に形成され、前記主面まで 延在するソース領域と、 ドリフト領域より高濃度で前記第１の導電型にドープされ、少なくとも前記ド リフト領域内の一部に、前記基板領域と隣接して延在する埋込層領域とを有する ことを特徴とするトランジスタ。 ２．前記第２の導電型に前記基体部領域より高濃度にドープされ、前記基板領域 内に形成され、前記主面に延在する基体部接点領域を含むことを更なる特徴とす る請求項１に記載のトランジスタ。 ３．前記埋込層領域が、前記基体部接点領域の０．５μｍ以内に延在することを 特徴する請求項２に記載のトランジスタ。 ４．前記埋込層領域のドーピング濃度が、１０18／ｃｍ3より高いことを特徴と する請求項１に記載のトランジスタ。 ５．前記埋込層領域のドーピング濃度が、少なくとも前記ドリフト領域の５倍あ ることを特徴とする請求項１に記載のトランジスタ。 ６．前記埋込層領域の幅が、１〜２μｍの範囲内にあることを特徴とする請求項 １に記載のトランジスタ。 ７．前記埋込層領域の厚さが、０．５〜２μｍの範囲内にあることを特 徴する請求項１に記載のトランジスタ。 ８．トランジスタを形成するための方法であって、 第１の導電型にドープされる基板を提供する過程と、 前記基板の主面上に形成されるマスク層をパターン化する過程と、 前記基板内とマスク層により画定される部分の中に、前記第１の導電型の埋込 層領域を注入する過程と、 前記基板の主面上に、前記第１の導電型であり、前記埋込層領域より低濃度で ドープされるエピタキシャル層を成長させる過程と、 前記基板の主面から、少なくとも前記エピタキシャル層内まで埋め込まれる絶 縁された導電性ゲート電極を形成する過程と、 前記エピタキシャル層内に、第２の導電型にドープされ、主面まで延在する基 体部領域を形成する過程と、 前記エピタキシャル層内に、前記第１の導電型にドープされ、前記主面まで延 在するソース領域を形成する過程とを有することを特徴とするトランジスタ形成 方法。 ９．前記基体部領域内に、前記第２の導電型にドープされ、前記基体部領域より 高濃度であり、前記主面まで延在する基体部接点領域を形成する過程を有するこ とを更なる特徴とする請求項８に記載の方法。 １０．基体部接点領域を形成する前記過程が、マスク層をパターン化する前記過 程と同じレチクルを用いることを特徴する請求項９に記載の方法。 １１．前記埋込層領域が、前記基体部接点領域の０．５μｍ以内に延在すること を特徴する請求項９に記載の方法。 １２．前記埋込層領域のドーピング濃度が、１０18／ｃｍ3より高いことを特徴 とする請求項８に記載の方法。 １３．前記埋込層領域のドーピング濃度が、エピタキシャル層の少なく とも５倍あることを特徴とする請求項８に記載の方法。 １４．前記埋込層領域の幅が、１〜２μｍの範囲内にあることを特徴とする請求 項８に記載の方法。 １５．前記埋込層領域の高さが、０．５〜２μｍの範囲内にあることを特徴とす る請求項８に記載の方法。
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