CN109065628A - 一种体区变掺杂的槽栅dmos器件 - Google Patents
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Abstract
本发明提供一种体区变掺杂的槽栅DMOS器件，在传统槽栅DMOS器件结构基础上，本发明具有变掺杂浓度的P型体区，保持N型源区下方的P型体区的掺杂浓度不变，提高P型接触区下方的P型体区的掺杂浓度，较高浓度的P型体区与N‑漂移区交界处的电场强度更大更易发生击穿，同时较高浓度的P型体区可以形成导通电阻更低的电流通路，以上因素均会引导雪崩击穿电流避开N型源区下方的P型体区，直接从P型接触区流走，从而防止了寄生BJT的开启，本发明通过阻断寄生BJT的开启，提高了器件的UIS耐量，进而提升了器件的抗UIS失效能力，同时由于靠近栅氧化层的P型体区的掺杂浓度不变，因此器件的导通特性和阈值电压不会受到负面影响。
Description
技术领域
本发明涉及功率半导体技术，特别涉及一种体区变掺杂的槽栅DMOS器件。
背景技术
功率MOSFET因其开关速度快、损耗小、输入阻抗高、驱动功率小、频率特性好等优点，在功率变换领域起到重要作用。不断提高的系统性能要求功率MOSFET在具有更低功率损耗的同时，在高电应力下也应具有更高的可靠性。当系统回路中存在非箝位电感负载时，导通状态下存储在电感中的能量会在关断时全部由MOSFET释放，高电压和大电流将同时施加在功率MOSFET上，极易造成器件失效。因此，非箝位感性负载下的开关过程(UnclampedInductive Switching，UIS)通常被认为是功率MOSFET在应用中所能面临的最极端的电应力情况。因此器件的抗UIS失效能力常被用于评定功率DMOS的可靠性，而UIS耐量是衡量功率DMOS的抗UIS失效能力的重要参数。
寄生BJT(Bipolar Junction Transistor，双极型晶体管)的开启是引起UIS失效的重要原因之一。UIS的失效通常被认为是器件“主动”模式，这是由于在源漏间的寄生BJT在UIS雪崩时的导通，导通后流过体内的大电流将使器件迅速升温，损坏器件。功率MOSFET的N+源区作为寄生BJT的发射区，N-漂移区构成寄生BJT的集电极区，而P-body区作为体区。当上述功率DMOS器件发生雪崩击穿时，雪崩电流经由N+源区下方的P-body区到达P+接触区，而雪崩电流流经寄生BJT的体区时，由于P-body区本身存在电阻必然会产生正向压降，当压降大于寄生BJT的正向导通压降时，寄生BJT的发射极正偏，进入正向放大工作区，放大雪崩电流，造成器件的热烧毁。
目前，业内用以提高功率DMOS器件的抗UIS失效能力的方式主要是通过减小寄生BJT的体区电阻来抑制其开启。然而，这种方法并不能杜绝寄生BJT的开启，也就无法避免雪崩击穿所引起的器件UIS主动失效模式；另外，通过高能量的硼注入或深扩散来仅仅只能在一定限度上减小体区电阻，并不能无限降低寄生BJT的体区电阻，否则会增加器件的阈值电压。
发明内容
针对上述问题，本发明所要解决的问题是：提供一种能够防止寄生BJT开启，提高UIS耐量的槽栅DMOS器件。
为实现上述发明目的，本发明技术方案如下：
一种体区变掺杂的槽栅DMOS器件，包括从下至上依次层叠设置的金属化漏极、N+衬底、N-漂移区、金属化源极；所述N+衬底的下表面与金属化漏极的上表面接触，所述N-漂移区的下表面与N+衬底的上表面接触，所述N-漂移区的上部具有槽型栅电极，所述槽型栅电极的侧面和底部被栅氧化层包围，所述槽型栅电极的两侧都具有重掺杂N型源区和重掺杂P型接触区，所述重掺杂N型源区与槽型栅电极通过栅氧化层隔离，所述重掺杂N型源区和重掺杂P型接触区的上表面与金属化源极的下表面相接触，所述N-漂移区的上部还具有P型体区，所述P型体区位于槽型栅电极的两侧，所述P型体区具有第一体区和第二体区，所述第一体区位于重掺杂N型源区的正下方，第一体区和第二体区的侧面接触，所述第一体区和第二体区的结深一样，所述第一体区的掺杂浓度低于第二体区的掺杂浓度。
本发明的构思具体如下：在传统槽栅DMOS器件结构的基础上，本发明结构的具有变掺杂浓度的P型体区。保持N型源区下方的P型体区的掺杂浓度不变，提高P型接触区下方的P型体区的掺杂浓度，较高浓度的P型体区与N-漂移区交界处的电场强度更大更易发生击穿，同时较高浓度的P型体区可以形成导通电阻更低的电流通路，以上因素均会引导雪崩击穿电流避开N型源区下方的P型体区，直接从P型接触区流走，从而防止了寄生BJT的开启。因此，本发明通过阻断寄生BJT的开启，提高了器件的UIS耐量，进而提升了器件的抗UIS失效能力。同时由于靠近栅氧化层的P型体区的掺杂浓度不变，因此器件的导通特性和阈值电压不会受到负面影响。
作为优选方式，将P型体区划分为至少3个体区，依次为第一体区、第二体区……第n体区，从靠近槽栅一侧至远离槽栅一侧，掺杂浓度逐渐提高。
作为优选方式，器件中的硅材料替换为碳化硅、砷化镓、磷化铟或锗硅半导体材料。
本发明的有益效果为：本发明提供的槽栅DMOS器件能够有效防止寄生BJT的开启，提高槽栅DMOS器件的UIS耐量。
附图说明
图1是普通槽栅DMOS器件结构及其雪崩击穿电流路径的示意图；
图2是本发明实例1提供的一种体区变掺杂的槽栅DMOS器件结构示意图；
图3是本发明实例1提供的一种体区变掺杂的槽栅DMOS器件结构的雪崩击穿电流路径的示意图；
图4是本发明实例2提供的一种体区变掺杂的槽栅DMOS器件结构示意图；
其中，1为金属化漏极，2为N+衬底，3为N-漂移区，4为槽型栅电极，5为栅氧化层，61为第一体区，62为第二体区，7为重掺杂N型源区，8为重掺杂P型接触区，9为金属化源极。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
一种体区变掺杂的槽栅DMOS器件，包括从下至上依次层叠设置的金属化漏极1、N+衬底2、N-漂移区3、金属化源极9；所述N+衬底2的下表面与金属化漏极1的上表面接触，所述N-漂移区3的下表面与N+衬底2的上表面接触，所述N-漂移区3的上部具有槽型栅电极4，所述槽型栅电极4的侧面和底部被栅氧化层5包围，所述槽型栅电极4的两侧都具有重掺杂N型源区7和重掺杂P型接触区8，所述重掺杂N型源区7与槽型栅电极4通过栅氧化层5隔离，所述重掺杂N型源区7和重掺杂P型接触区8的上表面与金属化源极9的下表面相接触，所述N-漂移区3的上部还具有P型体区，所述P型体区位于槽型栅电极4的两侧，所述P型体区具有第一体区61和第二体区62，所述第一体区61位于重掺杂N型源区7的正下方，第一体区61和第二体区62的侧面接触，所述第一体区61和第二体区62的结深一样，所述第一体区61的掺杂浓度低于第二体区62的掺杂浓度。
本发明的构思具体如下：在传统槽栅DMOS器件结构的基础上，本发明结构的具有变掺杂浓度的P型体区。保持N型源区下方的P型体区的掺杂浓度不变，提高P型接触区下方的P型体区的掺杂浓度，较高浓度的P型体区与N-漂移区交界处的电场强度更大更易发生击穿，同时较高浓度的P型体区可以形成导通电阻更低的电流通路，以上因素均会引导雪崩击穿电流避开N型源区下方的P型体区，直接从P型接触区流走，从而防止了寄生BJT的开启。因此，本发明通过阻断寄生BJT的开启，提高了器件的UIS耐量，进而提升了器件的抗UIS失效能力。同时由于靠近栅氧化层的P型体区的掺杂浓度不变，因此器件的导通特性和阈值电压不会受到负面影响。
作为优选方式，器件中的硅材料替换为碳化硅、砷化镓、磷化铟或锗硅半导体材料。
本实施例具体的工作原理详述如下：
正向导通模式下，实施例1中器件的电极连接方式为：金属化源极9接低电位，金属化漏极1接高电位，槽型栅电极4接高电位。当施加于槽型栅电极4的正偏电压达到阈值电压时，第一体区61中靠近槽型栅电极4的侧壁形成反型沟道，多子电子从重掺杂N型源区7经由第一体区61中的反型沟道注入N-漂移区3，形成正向导通电流；
反向阻断模式下，实施例1中器件的电极连接方式为：金属化源极9接低电位，金属化漏极1接高电位，槽型栅电极4接低电位，第一体区61和第二体区62的电位与金属化源极9的电位相同。当器件处于阻断状态时，第一体区61和第二体区62与N-漂移区3形成的PN结分别耗尽，主要由N-漂移区3承担反向耐压。
本实施例1提供的槽栅DMOS器件，在UIS过程中，如若器件发生雪崩击穿，由于掺杂浓度较高的第二体区62具有较低的导通电阻，而载流子总会选择电阻最小的路径，同时掺杂浓度较高的第二体区62与N-漂移区3处的电场强度更大更易击穿，因此，雪崩击穿点能够被固定在第二体区62与N-漂移区3的交界处，雪崩电流经由重掺杂P型接触区8下方的第二体区62自重掺杂P型接触区8流走，而不会经过重掺杂N型源区下方的第一体区61，如图3所示，因此杜绝了寄生BJT的开启，提高了器件的抗UIS失效能力。
实施例2
如图4所示，将P型体区划分为至少3个体区，依次为第一体区61、第二体区62……第n体区6n，从靠近槽栅一侧至远离槽栅一侧，掺杂浓度逐渐提高。使得远离槽栅的体区与N-漂移区3交界处的击穿电压更低，将击穿点限定在重掺杂P型接触区8下方的体区与N-漂移区3交界处，同时掺杂浓度较高的体区具有更低的导通电阻，以上因素均会引导空穴经过重掺杂P型接触区8流入金属化源极9，提高器件的雪崩耐量。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (3)
1.一种体区变掺杂的槽栅DMOS器件，其特征在于：包括从下至上依次层叠设置的金属化漏极(1)、N+衬底(2)、N-漂移区(3)、金属化源极(9)；所述N+衬底(2)的下表面与金属化漏极(1)的上表面接触，所述N-漂移区(3)的下表面与N+衬底(2)的上表面接触，所述N-漂移区(3)的上部具有槽型栅电极(4)，所述槽型栅电极(4)的侧面和底部被栅氧化层(5)包围，所述槽型栅电极(4)的两侧都具有重掺杂N型源区(7)和重掺杂P型接触区(8)，所述重掺杂N型源区(7)与槽型栅电极(4)通过栅氧化层(5)隔离，所述重掺杂N型源区(7)和重掺杂P型接触区(8)的上表面与金属化源极(9)的下表面相接触，所述N-漂移区(3)的上部还具有P型体区，所述P型体区位于槽型栅电极(4)的两侧，所述P型体区具有第一体区(61)和第二体区(62)，所述第一体区(61)位于重掺杂N型源区(7)的正下方，第一体区(61)和第二体区(62)的侧面接触，所述第一体区(61)和第二体区(62)的结深一样，所述第一体区(61)的掺杂浓度低于第二体区(62)的掺杂浓度。
2.根据权利要求1所述的一种体区变掺杂的槽栅DMOS器件，其特征在于：将P型体区划分为至少3个体区，依次为第一体区(61)、第二体区(62)……第n体区(6n)，从靠近槽栅一侧至远离槽栅一侧，掺杂浓度逐渐提高。
3.根据权利要求1所述的一种体区变掺杂的槽栅DMOS器件，其特征在于：器件中的硅材料替换为碳化硅、砷化镓、磷化铟或锗硅半导体材料。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20181221 |