CN115954377A - 半导体结构及其制备方法 - Google Patents

Abstract

本发明涉及一种半导体结构及其制备方法。半导体结构包括：衬底；外延层，位于衬底之上；阱区，位于外延层内；第一导电区，位于阱区的顶部，其中，第一导电区与阱区的导电类型相同，且第一导电区的离子掺杂浓度大于阱区的离子掺杂浓度；源区，位于第一导电区的顶部，与第一导电区所在区域以外的阱区间隔设置；栅极结构，位于外延层之上，且覆盖阱区、第一导电区的表面以及覆盖源区的部分表面。采用本发明的半导体结构能够降低导通电阻。

Description

半导体结构及其制备方法

技术领域

本申请涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。

背景技术

随着半导体技术的发展，出现了功率垂直双扩散金属-氧化物半导体（VerticalDouble-diffused Metal Oxide Semiconductor，VDMOS）器件。对于VDMOS器件而言，其导通电阻越小，则VDMOS器件可望输出的功率越大。因此，如何降低功率VDMOS器件的导通电阻，始终是设计和制造功率VDMOS器件的努力方向。

发明内容

基于此，有必要提供一种能够降低导通电阻的半导体结构及其制备方法。

为了实现上述目的，一方面，本发明提供了一种半导体结构，包括：

衬底；

外延层，位于所述衬底之上；

阱区，位于所述外延层内；

第一导电区，位于所述阱区的顶部，其中，所述第一导电区与所述阱区的导电类型相同，且所述第一导电区的离子掺杂浓度大于所述阱区的离子掺杂浓度；

源区，位于所述第一导电区的顶部，与所述第一导电区所在区域以外的所述阱区间隔设置；

栅极结构，位于所述外延层之上，且覆盖所述阱区、所述第一导电区的表面以及覆盖所述源区的部分表面。

上述半导体结构，包括：衬底、外延层、阱区、第一导电区、源区以及栅极结构；其中，外延层位于所述衬底之上，阱区位于所述外延层内，第一导电区位于所述阱区的顶部，其中，所述第一导电区与所述阱区的导电类型相同，且所述第一导电区的离子掺杂浓度大于所述阱区的离子掺杂浓度，源区位于所述第一导电区的顶部，与所述第一导电区所在区域以外的所述阱区间隔设置，栅极结构位于所述外延层之上，且覆盖所述阱区、所述第一导电区的表面以及覆盖所述源区的部分表面。由于第一导电区与阱区之间的离子掺杂浓度的差异，从而能够构建内建电场以使沟道电流增大，从而能够降低导通电阻。

在其中一个实施例中，所述半导体结构还包括：

第二导电区，所述第二导电区位于所述阱区的顶部，所述第一导电区位于所述第二导电区的顶部；其中，所述第一导电区、所述第二导电区及所述阱区的导电类型均相同，且所述第一导电区的离子掺杂浓度大于所述第二导电区的离子掺杂浓度，所述第二导电区的离子掺杂浓度大于所述阱区的离子掺杂浓度。

在其中一个实施例中，所述第一导电区包括多个子导电区；其中，多个所述子导电区在由所述源区指向预设阱区的方向上依次排布，其中，在由所述源区指向所述预设阱区的方向上，各所述子导电区的离子掺杂浓度具有逐渐变低的趋势；所述预设阱区为除所述第一导电区所在区域以外的所述阱区。

在其中一个实施例中，所述栅极结构包括：

栅氧化层，位于所述外延层之上；

栅极材料层，位于所述栅氧化层之上；

栅绝缘层，位于所述栅极材料层之上以及所述栅极材料层的侧壁。

另一方面，本发明还提供了一种半导体结构的制备方法，包括：

提供衬底；

于所述衬底之上形成外延层；

于所述外延层的顶部形成阱区；

于所述阱区的顶部形成第一导电区，并于所述第一导电区的顶部形成源区，其中，所述第一导电区与所述阱区的导电类型相同，且所述第一导电区的离子掺杂浓度大于所述阱区的离子掺杂浓度；所述源区与所述第一导电区所在区域以外的所述阱区间隔设置；

于所述外延层之上形成栅极结构，所述栅极结构覆盖所述阱区、所述第一导电区的表面以及覆盖所述源区的部分表面。

上述半导体结构的制备方法，通过于所述衬底之上形成外延层；于所述外延层的顶部形成阱区；于所述阱区的顶部形成第一导电区，并于所述第一导电区的顶部形成源区，其中，所述第一导电区与所述阱区的导电类型相同，且所述第一导电区的离子掺杂浓度大于所述阱区的离子掺杂浓度；所述源区与所述第一导电区所在区域以外的所述阱区间隔设置；于所述外延层之上形成栅极结构，所述栅极结构覆盖所述阱区、所述第一导电区的表面以及覆盖所述源区的部分表面。由于第一导电区与阱区之间的离子掺杂浓度的差异，从而能够构建内建电场以使沟道电流增大，从而能够降低导通电阻。

在其中一个实施例中，所述于所述阱区的顶部形成第一导电区，包括：

于所述阱区的顶部形成第二导电区；

于所述第二导电区的顶部形成第一导电区；其中，所述第一导电区、所述第二导电区及所述阱区的导电类型均相同，且所述第一导电区的离子掺杂浓度大于所述第二导电区的离子掺杂浓度，所述第二导电区的离子掺杂浓度大于所述阱区的离子掺杂浓度。

在其中一个实施例中，所述于所述阱区的顶部形成第一导电区，包括：

于所述阱区内形成多个子导电区，并使多个所述子导电区在由所述源区指向预设阱区的方向上依次排布，其中，在由所述源区指向所述预设阱区的方向上，各所述子导电区的离子掺杂浓度具有逐渐变低的趋势；所述预设阱区为除所述第一导电区所在区域以外的所述阱区。

在其中一个实施例中，所述于所述外延层的顶部形成阱区，包括：

于所述外延层之上形成图形化硬掩膜层，所述图形化硬掩膜层的一侧具有第一开口，所述第一开口暴露出所述外延层的表面；

基于所述第一开口对所述外延层进行第一离子注入以形成所述阱区，所述第一开口定义出所述阱区的形状与位置。

在其中一个实施例中，所述于所述阱区的顶部形成第一导电区，并于所述第一导电区的顶部形成源区，包括：

于所述图形化硬掩膜层的侧壁形成第一侧墙，以使所述第一开口的尺寸缩小而形成第二开口；

基于所述第二开口对所述阱区进行第二离子注入以形成初始第一导电区，所述第二开口定义出所述初始第一导电区的形状与位置；

于所述第一侧墙的侧壁形成第二侧墙，以使所述第二开口的尺寸缩小而形成第三开口；

基于所述第三开口对所述第一导电区进行第三离子注入以形成所述源区，并使所述初始第一导电区的范围缩减而形成所述第一导电区。

在其中一个实施例中，所述于所述外延层之上形成栅极结构，包括：

去除所述图形化硬掩膜层、所述第一侧墙以及所述第二侧墙；

于所述外延层之上形成栅氧化层；

于所述栅氧化层之上形成栅极材料层；

于所述栅极材料层之上以及所述栅极材料层的侧壁形成栅绝缘层；所述栅氧化层、所述栅极材料层以及所述栅绝缘层共同构成所述栅极结构。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一实施例中提供的半导体结构的制备方法的流程图；

图2为一实施例中提供的半导体结构的制备方法中步骤S102所得结构的截面结构示意图；

图3为一实施例中提供的半导体结构的制备方法中步骤S103所得结构的截面结构示意图；

图4为一实施例中提供的半导体结构的制备方法中步骤S104所得结构的截面结构示意图；

图5为一实施例中提供的半导体结构的制备方法中步骤S105所得结构的截面结构示意图；

图6为一实施例中提供的半导体结构的制备方法中步骤S104的步骤流程图；

图7为一实施例中提供的半导体结构的制备方法中步骤S602所得结构的截面结构示意图；

图8为另一实施例中提供的半导体结构的制备方法中步骤S104所得结构的截面结构示意图；

图9为一实施例中提供的半导体结构的制备方法中步骤S103的步骤流程图；

图10为一实施例中提供的半导体结构的制备方法中步骤S1031所得结构的截面结构示意图；

图11为一实施例中提供的半导体结构的制备方法中步骤S1032所得结构的截面结构示意图；

图12为又一实施例中提供的半导体结构的制备方法中步骤S104的步骤流程图；

图13为一实施例中提供的半导体结构的制备方法中步骤S1041所得结构的截面结构示意图；

图14为一实施例中提供的半导体结构的制备方法中步骤S1042所得结构的截面结构示意图；

图15为一实施例中提供的半导体结构的制备方法中步骤S1043所得结构的截面结构示意图；

图16为一实施例中提供的半导体结构的制备方法中步骤S1044所得结构的截面结构示意图；

图17为一实施例中提供的半导体结构的制备方法中步骤S105的步骤流程图；

图18为一实施例中提供的半导体结构的制备方法中步骤S1054所得结构的截面结构示意图；

图19为一实施例中提供的半导体结构的截面结构示意图。

附图标记说明：10-衬底，20-外延层，101-阱区，102-第一导电区，1021-子导电区，1022-初始第一导电区，103-源区，104-第二导电区，30-栅极结构，301-栅氧化层，302-栅极材料层，303-栅绝缘层，40-图形化硬掩膜层，401-第一开口，402-第二开口，403-第三开口，50-第一侧墙，60-第二侧墙，70-漏极金属，80-源极金属。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。

请参阅图1，本发明提供一种半导体结构的制备方法，包括如下步骤：

S101：提供衬底。

如图2所示，其中，衬底10的材料可以为本领域公知的任意合适的衬底材料，例如可以为以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、红磷、锗硅(SiGe)、碳化硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅 (SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅 (S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)，或者还可以为双面抛光硅片(Double Side PolishedWafers，DSP)，也可为氧化铝等的陶瓷衬底、石英或玻璃衬底等，本实施例在此不作限制。

S102：于衬底之上形成外延层。

如图2所示，其中，外延层20的材料可以为本领域公知的任意合适的外延层20材料，例如可以包括碳化硅（SiC），氮化镓（GaN）、氮化铝（AlN）、氮化铝镓（AlGaN）、氮化铟镓（InGaN）中的一种或者多种的组合，本实施例在此不作限制。

S103：于外延层内形成阱区。

如图3所示，其中，阱区101的导电类型可以为P型，也可以为N型，本实施例在此不做限制。

S104：于阱区的顶部形成第一导电区，并于第一导电区的顶部形成源区，其中，第一导电区与阱区的导电类型相同，且第一导电区的离子掺杂浓度大于阱区的离子掺杂浓度；源区与第一导电区所在区域以外的阱区间隔设置。

如图4所示，其中，第一导电区102的导电类型可以为P型，也可以为N型，本实施例在此不做限制。以第一导电区102的导电类型为P型，阱区101的导电类型为P型为例，由于第一导电区102的离子掺杂浓度大于阱区101的离子掺杂浓度，因此在图4中，位于沟道左侧的离子掺杂浓度较高的第一导电区102内的空穴向位于沟道右侧的离子掺杂浓度较低的阱区101内扩散，从而在第一导电区102内留下负电荷，而在阱区101内留下正电荷，从而能够构成由沟道右侧指向左侧的正向内建电场。当器件导通漏极接正电压时，这个内建电场可以叠加在源漏电场之上，从而起到加速沟道内载流子移动的作用，从而能够使得沟道电流增大，使得导通电阻可以相应地降低。

可以理解的是，当第一导电区102以及阱区101的导电类型均为N型时，也可以参照上述类似的原理使得沟道电流增大，从而能够降低导通电阻。

S105：于外延层之上形成栅极结构，栅极结构覆盖阱区、第一导电区的表面以及覆盖源区的部分表面。

如图5所示，其中，阱区101位于栅极结构30的一侧，且栅极结构30覆盖阱区101、第一导电区102的表面以及覆盖源区103的部分表面以保证器件的正常工作。

上述半导体结构的制备方法，通过于衬底之上形成外延层；于外延层的顶部形成阱区；于阱区的顶部形成第一导电区，并于第一导电区的顶部形成源区，其中，第一导电区与阱区的导电类型相同，且第一导电区的离子掺杂浓度大于阱区的离子掺杂浓度；源区与第一导电区所在区域以外的阱区间隔设置；于外延层之上形成栅极结构，栅极结构覆盖阱区、第一导电区的表面以及覆盖源区的部分表面。由于第一导电区与阱区之间的离子掺杂浓度的差异，从而能够构建内建电场以使沟道电流增大，从而能够降低导通电阻。

另外，本实施例中的半导体结构优选为功率垂直双扩散金属-氧化物半导体（Vertical Double-diffused Metal Oxide Semiconductor，VDMOS）器件。

在一个实施例中，如图6所示，上述步骤S104中的于阱区的顶部形成第一导电区，包括：

S601：于阱区101的顶部形成第二导电区104，如图7所示。

S602：于第二导电区104的顶部形成第一导电区102；其中，第一导电区102、第二导电区104及阱区101的导电类型均相同，且第一导电区102的离子掺杂浓度大于第二导电区104的离子掺杂浓度，第二导电区104的离子掺杂浓度大于阱区101的离子掺杂浓度，如图7所示。

如图7所示，由于第一导电区102的离子掺杂浓度大于第二导电区104的离子掺杂浓度，因此在器件导通时能够在第一导电区102与第二导电区104的边界处形成一个内建电场，此内建电场叠加在源漏电场之上，从而能够加速沟道内的载流子的移动；同时，由于第二导电区104的离子掺杂浓度大于阱区101的离子掺杂浓度，因此在器件导通时能够在第二导电区104与阱区101的边界处再形成一个内建电场，此内建电场也可以叠加在源漏电场之上，从而能够进一步地加速沟道内的载流子的移动。从而本实施例中通过第一导电区102、第二导电区104以及阱区101的离子掺杂浓度的差异构建两个内建电场，从而能够进一步地增大沟道电流，从而能够进一步地降低导通电阻。

在一个实施例中，如图8所示，上述步骤S104中的于阱区的顶部形成第一导电区，包括：

于阱区101内形成多个子导电区1021，并使多个子导电区1021在由源区103指向预设阱区101的方向上依次排布，其中，在由源区103指向预设阱区101的方向上，各子导电区1021的离子掺杂浓度具有逐渐变低的趋势；预设阱区101为除第一导电区102所在区域以外的阱区101。

如图8所示，通过各相邻子导电区1021之间的离子掺杂浓度的差异可以构建出多个内建电场，这些内建电场均可以叠加在源漏电场之上，从而能够进一步地加速沟道内的载流子的移动，从而能够进一步地增大沟道电流，从而能够进一步地降低导通电阻。

另外，子导电区1021的数量可以根据实际的应用场景而确定，例如，可以综合沟道的实际长度，各内建电场的宽度等等来确定具体的子导电区1021的数量，本实施例在此不作限制。

在一个实施例中，如图9所示，上述步骤S103，包括：

S1031：于外延层20之上形成图形化硬掩膜层40，图形化硬掩膜层40的一侧具有第一开口401，第一开口401暴露出外延层20的表面，如图10所示。

其中，可以先于外延层20之上形成硬掩膜层，硬掩膜层将外延层20的表面全部覆盖，再于硬掩膜层上形成光刻胶层，然后经过曝光、刻蚀等步骤以去除部分的硬掩膜层而形成图形化硬掩膜层40。图形化硬掩膜层40的形成工艺较为通用，在此不再详述。其中，图形化硬掩膜层40的材料可以包括氮化钛（TiN）、氮化硅(SiN)、二氧化硅（SiO₂）中的一种或多种的组合，本实施例在此不作限制。

S1032：基于第一开口401对外延层20进行第一离子注入以形成阱区101，第一开口401定义出阱区101的形状与位置，如图11所示。

其中，在第一离子注入的过程中，由于图形化硬掩膜层40将部分的外延层20表面覆盖，因此这部分被覆盖的外延层20内将不会被注入掺杂离子，而由于第一开口401将另一部分的外延层20表面所暴露，因此第一开口401对应位置的外延层20内将形成阱区101，且第一开口401定义出阱区101的形状与位置。另外，第一离子注入所形成的阱区101深度可以根据具体的制备工艺而确定，本实施例在此不作限制。

在上述实施例的基础上，在一个实施例中，如图12所示，上述步骤S104，包括：

S1041：于图形化硬掩膜层40的侧壁形成第一侧墙50，以使第一开口401的尺寸缩小而形成第二开口402，如图13所示。

其中，第一侧墙50的材料可以包括氮化钛（TiN）、氮化硅(SiN)、二氧化硅（SiO2）中的一种或多种的组合，本实施例在此不作限制。

S1042：基于第二开口402对阱区101进行第二离子注入以形成初始第一导电区1022，第二开口402定义出初始第一导电区1022的形状与位置，如图14所示。

S1043：于第一侧墙50的侧壁形成第二侧墙60，以使第二开口402的尺寸缩小而形成第三开口403，如图15所示。

其中，第二侧墙60的材料可以包括氮化钛（TiN）、氮化硅(SiN)、二氧化硅（SiO2）中的一种或多种的组合，本实施例在此不作限制。第一侧墙50与第二侧墙60的形成工艺可以相同或类似。

S1044：基于第三开口403对第一导电区102进行第三离子注入以形成源区103，并使初始第一导电区1022的范围缩减而形成第一导电区102，如图16所示。

其中，进行第二离子注入以及第三离子注入的过程均与第一离子注入的过程（即图8）类似，在此不再赘述。另外，第一离子注入、第二离子注入及第三离子注入的掺杂离子、离子注入深度以及离子注入浓度等参数均可以基于实际的器件设计角度进行确定，在此不做限制。

在一个实施例中，在上述实施例的基础上，在一个实施例中，如图17所示，上述步骤S105，包括：

S1051：去除图形化硬掩膜层40、第一侧墙50以及第二侧墙60，如图4所示。

S1052：于外延层20之上形成栅氧化层301，如图18所示。其中，栅氧化层301的组成材料可以包括氧化硅。

S1053：于栅氧化层301之上形成栅极材料层302，如图18所示。

其中，栅极材料层302的材料可以为本领域公知的任意合适的栅极材料，例如可以为多晶硅，也可以为其他合适的金属栅极材料等，本实施例在此不做限制。进一步地，多晶硅的导电类型可以为P型，也可以为N型，本实施例在此不作限制。

S1054：于栅极材料层302之上以及栅极材料层302的侧壁形成栅绝缘层303；栅氧化层301、栅极材料层302以及栅绝缘层303共同构成栅极结构30，如图18所示。

其中，栅绝缘层303的组成材料可以与栅氧化层301的组成材料相同，例如可以均为氧化硅。或者，栅绝缘层303由其他绝缘材料组成，例如：氮化硅、氮氧化硅、硼硅玻璃或磷硅玻璃中的一种或者多种的组合，本实施例在此不做限制。

在上述实施例的基础上，在一个实施例中，在步骤S105之后，半导体结构的制备方法还可以包括如下步骤：

S106：于衬底10的下表面形成漏极金属70，如图19所示。

S107：于源区103之上形成源极金属80，如图19所示。

本发明还提供了一种半导体结构，如图5所示，半导体结构包括：衬底10、外延层20、阱区101、第一导电区102、源区103以及栅极结构30；其中，外延层20位于衬底10之上，阱区101位于外延层20内，第一导电区102位于阱区101的顶部，其中，第一导电区102与阱区101的导电类型相同，且第一导电区102的离子掺杂浓度大于阱区101的离子掺杂浓度，源区103位于第一导电区102的顶部，与第一导电区102所在区域以外的阱区101间隔设置，栅极结构30位于外延层20之上，且覆盖阱区101、第一导电区102的表面以及覆盖源区103的部分表面。

其中，衬底10的材料可以为本领域公知的任意合适的衬底材料，例如可以为以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、红磷、锗硅(SiGe)、碳化硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅 (SOI)、绝缘体上层叠硅 (SSOI)、绝缘体上层叠锗化硅 (S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)，或者还可以为双面抛光硅片(Double Side PolishedWafers，DSP)，也可为氧化铝等的陶瓷衬底、石英或玻璃衬底等，本实施例在此不作限制。

其中，外延层20的材料可以为本领域公知的任意合适的外延层材料，例如可以包括碳化硅（SiC），氮化镓（GaN）、氮化铝（AlN）、氮化铝镓（AlGaN）、氮化铟镓（InGaN）中的一种或者多种的组合，本实施例在此不作限制。

其中，阱区101的导电类型可以为P型，也可以为N型，本实施例在此不做限制；第一导电区102的导电类型可以为P型，也可以为N型，本实施例在此不做限制。

以第一导电区102的导电类型为P型，阱区101的导电类型为P型为例，由于第一导电区102的离子掺杂浓度大于阱区101的离子掺杂浓度，因此在图4中，位于沟道左侧的离子掺杂浓度较高的第一导电区102内的空穴向位于沟道右侧的离子掺杂浓度较低的阱区101内扩散，从而在第一导电区102内留下负电荷，而在阱区101内留下正电荷，从而能够构成由沟道右侧指向左侧的正向内建电场。当器件导通漏极接正电压时，这个内建电场可以叠加在源漏电场之上，从而起到加速沟道内载流子移动的作用，从而能够使得沟道电流增大，使得导通电阻可以相应地降低。

可以理解的是，当第一导电区102以及阱区101的导电类型均为N型时，也可以参照上述类似的原理使得沟道电流增大，从而能够降低导通电阻。

另外，本实施例中的半导体结构优选为功率垂直双扩散金属-氧化物半导体（Vertical Double-diffused Metal Oxide Semiconductor，VDMOS）器件。

上述半导体结构，包括：衬底10、外延层20、阱区101、第一导电区102、源区103以及栅极结构30；其中，外延层20位于衬底10之上，阱区101位于外延层20内，第一导电区102位于阱区101的顶部，其中，第一导电区102与阱区101的导电类型相同，且第一导电区102的离子掺杂浓度大于阱区101的离子掺杂浓度，源区103位于第一导电区102的顶部，与第一导电区102所在区域以外的阱区101间隔设置，栅极结构30位于外延层20之上，且覆盖阱区101、第一导电区102的表面以及覆盖源区103的部分表面。由于第一导电区102与阱区101之间的离子掺杂浓度的差异，从而能够构建内建电场以使沟道电流增大，从而能够降低导通电阻。

在一个实施例中，如图7所示，半导体结构还包括第二导电区104，第二导电区104位于阱区101的顶部，第一导电区102位于第二导电区104的顶部；其中，第一导电区102、第二导电区104及阱区101的导电类型均相同，且第一导电区102的离子掺杂浓度大于第二导电区104的离子掺杂浓度，第二导电区104的离子掺杂浓度大于阱区101的离子掺杂浓度。

如图7所示，由于第一导电区102的离子掺杂浓度大于第二导电区104的离子掺杂浓度，因此在器件导通时能够在第一导电区102与第二导电区104的边界处形成一个内建电场，此内建电场叠加在源漏电场之上，从而能够加速沟道内的载流子的移动；同时，由于第二导电区104的离子掺杂浓度大于阱区101的离子掺杂浓度，因此在器件导通时能够在第二导电区104与阱区101的边界处再形成一个内建电场，此内建电场也可以叠加在源漏电场之上，从而能够进一步地加速沟道内的载流子的移动。从而本实施例中通过第一导电区102、第二导电区104以及阱区101的离子掺杂浓度的差异构建两个内建电场，从而能够进一步地增大沟道电流，从而能够进一步地降低导通电阻。

在一个实施例中，如图8所示，第一导电区102包括多个子导电区1021；其中，多个子导电区1021在由源区103指向预设阱区101的方向上依次排布，其中，在由源区103指向预设阱区101的方向上，各子导电区1021的离子掺杂浓度具有逐渐变低的趋势；预设阱区101为除第一导电区102所在区域以外的阱区101。

如图8所示，通过各相邻子导电区1021之间的离子掺杂浓度的差异可以构建出多个内建电场，这些内建电场均可以叠加在源漏电场之上，从而能够进一步地加速沟道内的载流子的移动，从而能够进一步地增大沟道电流，从而能够进一步地降低导通电阻。

另外，子导电区1021的数量可以根据实际的应用场景而确定，例如，可以综合沟道的实际长度，各内建电场的宽度等等来确定具体的子导电区1021的数量，本实施例在此不作限制。

在一个实施例中，如图18所示，栅极结构30包括：栅氧化层301、栅极材料层302以及栅绝缘层303。其中，栅氧化层301位于外延层20之上，栅极材料层302位于栅氧化层301之上，栅绝缘层303位于栅极材料层302之上以及栅极材料层302的侧壁。

其中，栅氧化层301的组成材料可以包括氧化硅。栅极材料层302的材料可以为本领域公知的任意合适的栅极材料，例如可以为多晶硅，也可以为其他合适的金属栅极材料等，本实施例在此不做限制。进一步地，多晶硅的导电类型可以为P型，也可以为N型，本实施例在此不作限制。

其中，栅绝缘层303的组成材料可以与栅氧化层301的组成材料相同，例如可以均为氧化硅。或者，栅绝缘层303由其他绝缘材料组成，例如：氮化硅、氮氧化硅、硼硅玻璃或磷硅玻璃中的一种或者多种的组合，本实施例在此不做限制。

在一个实施例中，如图19所示，半导体结构还包括：漏极金属70以及源极金属80，其中，漏极金属70位于衬底10的下表面；源极金属80位于源区103之上。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体结构，其特征在于，包括：

衬底；

外延层，位于所述衬底之上；

阱区，位于所述外延层内；

第一导电区，位于所述阱区的顶部，其中，所述第一导电区与所述阱区的导电类型相同，且所述第一导电区的离子掺杂浓度大于所述阱区的离子掺杂浓度；

源区，位于所述第一导电区的顶部，与所述第一导电区所在区域以外的所述阱区间隔设置；

栅极结构，位于所述外延层之上，且覆盖所述阱区、所述第一导电区的表面以及覆盖所述源区的部分表面。

2.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：

第二导电区，所述第二导电区位于所述阱区的顶部，所述第一导电区位于所述第二导电区的顶部；其中，所述第一导电区、所述第二导电区及所述阱区的导电类型均相同，且所述第一导电区的离子掺杂浓度大于所述第二导电区的离子掺杂浓度，所述第二导电区的离子掺杂浓度大于所述阱区的离子掺杂浓度。

3.根据权利要求1所述的半导体结构，其特征在于，所述第一导电区包括多个子导电区；其中，多个所述子导电区在由所述源区指向预设阱区的方向上依次排布，其中，在由所述源区指向所述预设阱区的方向上，各所述子导电区的离子掺杂浓度具有逐渐变低的趋势；所述预设阱区为除所述第一导电区所在区域以外的所述阱区。

4.根据权利要求1所述的半导体结构，其特征在于，所述栅极结构包括：

栅氧化层，位于所述外延层之上；

栅极材料层，位于所述栅氧化层之上；

栅绝缘层，位于所述栅极材料层之上以及所述栅极材料层的侧壁。

5.一种半导体结构的制备方法，其特征在于，包括：

提供衬底；

于所述衬底之上形成外延层；

于所述外延层的顶部形成阱区；

于所述阱区的顶部形成第一导电区，并于所述第一导电区的顶部形成源区，其中，所述第一导电区与所述阱区的导电类型相同，且所述第一导电区的离子掺杂浓度大于所述阱区的离子掺杂浓度；所述源区与所述第一导电区所在区域以外的所述阱区间隔设置；

于所述外延层之上形成栅极结构，所述栅极结构覆盖所述阱区、所述第一导电区的表面以及覆盖所述源区的部分表面。

6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述于所述阱区的顶部形成第一导电区，包括：

于所述阱区的顶部形成第二导电区；

于所述第二导电区的顶部形成第一导电区；其中，所述第一导电区、所述第二导电区及所述阱区的导电类型均相同，且所述第一导电区的离子掺杂浓度大于所述第二导电区的离子掺杂浓度，所述第二导电区的离子掺杂浓度大于所述阱区的离子掺杂浓度。

7.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述于所述阱区的顶部形成第一导电区，包括：

于所述阱区内形成多个子导电区，并使多个所述子导电区在由所述源区指向预设阱区的方向上依次排布，其中，在由所述源区指向所述预设阱区的方向上，各所述子导电区的离子掺杂浓度具有逐渐变低的趋势；所述预设阱区为除所述第一导电区所在区域以外的所述阱区。

8.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述于所述外延层的顶部形成阱区，包括：

于所述外延层之上形成图形化硬掩膜层，所述图形化硬掩膜层的一侧具有第一开口，所述第一开口暴露出所述外延层的表面；

基于所述第一开口对所述外延层进行第一离子注入以形成所述阱区，所述第一开口定义出所述阱区的形状与位置。

9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述于所述阱区的顶部形成第一导电区，并于所述第一导电区的顶部形成源区，包括：

于所述图形化硬掩膜层的侧壁形成第一侧墙，以使所述第一开口的尺寸缩小而形成第二开口；

基于所述第二开口对所述阱区进行第二离子注入以形成初始第一导电区，所述第二开口定义出所述初始第一导电区的形状与位置；

于所述第一侧墙的侧壁形成第二侧墙，以使所述第二开口的尺寸缩小而形成第三开口；

基于所述第三开口对所述第一导电区进行第三离子注入以形成所述源区，并使所述初始第一导电区的范围缩减而形成所述第一导电区。

10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述于所述外延层之上形成栅极结构，包括：

去除所述图形化硬掩膜层、所述第一侧墙以及所述第二侧墙；

于所述外延层之上形成栅氧化层；

于所述栅氧化层之上形成栅极材料层；

于所述栅极材料层之上以及所述栅极材料层的侧壁形成栅绝缘层；所述栅氧化层、所述栅极材料层以及所述栅绝缘层共同构成所述栅极结构。

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