CN115939178A - 半导体结构及其制备方法 - Google Patents
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Abstract
本发明涉及一种半导体结构及其制备方法。半导体结构包括：衬底；外延层，位于衬底之上；阱区，位于外延层内；第一导电区，位于阱区内，且位于阱区的顶部；其中，阱区内具有沟道区，第一导电区与沟道区沿第一方向排布，第一导电区包括浅结区域，浅结区域位于第一导电区靠近沟道区的一侧，且浅结区域沿衬底厚度方向的深度小于第一导电区沿衬底厚度方向的深度；第二导电区，位于浅结区域的下方，其中，第二导电区沿衬底厚度方向的深度等于第一导电区沿衬底厚度方向的深度；第二导电区的导电类型与阱区的导电类型相同，且第二导电区的离子掺杂浓度大于阱区的离子掺杂浓度。采用本发明的半导体结构能够避免芯片性能的稳定性降低。
Description
技术领域
本申请涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
随着半导体技术的发展，出现了垂直双扩散金属-氧化物半导体（VerticalDouble-diffused Metal Oxide Semiconductor，VDMOS）器件。对于VDMOS器件而言，其导通电阻越小，则其电流越大，从而VDMOS器件可望输出的功率越大。
对于VDMOS器件而言，其导通电阻与沟道区的尺寸成正比，即沟道区尺寸越短，导通电阻越小。传统技术中，在对VDMOS器件进行设计时，通常可以通过不断缩短沟道区尺寸的方式以获得较小的导通电阻。然而，当沟道区的尺寸缩短到一定程度时，容易出现短沟道效应而导致芯片的阈值电压等电性能下降，从而导致芯片性能的稳定性降低。具体来说，当沟道区的尺寸过短时，沟道区下面的电荷将不再完全受栅极的控制，其中有一部分电荷将受到源漏极的控制，从而产生耗尽区电荷共享（又称电荷共享效应）。并且，当沟道持续缩短时，受栅极控制的耗尽区电荷将不断减小，从而只需要较少的栅电荷即可达到反型，从而致使器件的阈值电压降低。同时，当漏极电压增大时，由于沟道区过短，从而源漏极之间的耗尽层扩展后相连通，致使源漏极穿通（又称沟道穿通效应）。因此，由于短沟道效应的存在，导致传统技术在缩短沟道区尺寸后，无法保证芯片性能的稳定性。
发明内容
基于此，有必要针对传统技术中的芯片性能的稳定性较低的问题提供一种半导体结构及其制备方法。
为了实现上述目的，一方面，本发明提供了一种半导体结构，包括：
衬底；
外延层，位于所述衬底之上；
阱区，位于所述外延层内；
第一导电区，位于所述阱区内，且位于所述阱区的顶部；其中，所述阱区内具有沟道区，所述第一导电区与所述沟道区沿第一方向排布，所述第一导电区包括浅结区域，所述浅结区域位于所述第一导电区靠近所述沟道区的一侧，且所述浅结区域沿所述衬底厚度方向的深度小于所述第一导电区沿所述衬底厚度方向的深度；
第二导电区，位于所述浅结区域的下方，其中，所述第二导电区沿所述衬底厚度方向的深度等于所述第一导电区沿所述衬底厚度方向的深度；所述第二导电区的导电类型与所述阱区的导电类型相同，且所述第二导电区的离子掺杂浓度大于所述阱区的离子掺杂浓度；
栅极结构，位于所述外延层之上，且覆盖所述沟道区。
上述半导体结构，包括：衬底；外延层，位于所述衬底之上；阱区，位于所述外延层内；第一导电区，位于所述阱区内，且位于所述阱区的顶部；其中，所述阱区内具有沟道区，所述第一导电区与所述沟道区沿第一方向排布，所述第一导电区包括浅结区域，所述浅结区域位于所述第一导电区靠近所述沟道区的一侧，且所述浅结区域沿所述衬底厚度方向的深度小于所述第一导电区沿所述衬底厚度方向的深度；第二导电区，位于所述浅结区域的下方，其中，所述第二导电区沿所述衬底厚度方向的深度等于所述第一导电区沿所述衬底厚度方向的深度；所述第二导电区的导电类型与所述阱区的导电类型相同，且所述第二导电区的离子掺杂浓度大于所述阱区的离子掺杂浓度；栅极结构，位于所述外延层之上，且覆盖所述沟道区。由于浅结区域以及第二导电区的存在，芯片的阈值电压等电参数不会受短沟道效应的影响，从而能够在缩短沟道区的尺寸的前提下避免芯片性能的稳定性降低。
在其中一个实施例中，所述第二导电区位于所述浅结区域以及所述第一导电区的下方，所述第二导电区沿所述衬底厚度方向的深度大于所述第一导电区沿所述衬底厚度方向的深度。
在其中一个实施例中，所述阱区包括第一阱区以及第二阱区，所述第一阱区对应位于所述沟道区以及所述第二导电区的下方，所述第二阱区对应位于所述第一导电区的下方，所述第一阱区沿所述衬底厚度方向的深度小于所述第二阱区沿所述衬底厚度方向的深度。
在其中一个实施例中，所述栅极结构包括：
栅氧化层，位于所述外延层之上；
栅极材料层，位于所述栅氧化层之上；
栅绝缘层，位于所述栅极材料层之上以及所述栅极材料层的侧壁。
另一方面，本发明还提供了一种半导体结构的制备方法，其特征在于，包括：
提供衬底；
于所述衬底之上形成外延层；
于所述外延层内形成阱区；
于所述阱区内形成第一导电区，并于所述阱区内形成第二导电区；所述第一导电区位于所述阱区的顶部；所述阱区内具有沟道区，所述第一导电区与所述沟道区沿第一方向排布；所述第一导电区包括浅结区域，所述浅结区域位于所述第一导电区靠近所述沟道区的一侧，且所述浅结区域沿所述衬底厚度方向的深度低于所述第一导电区沿所述衬底厚度方向的深度；所述第二导电区位于所述浅结区域的下方；其中，所述第二导电区的导电类型与所述阱区的导电类型相同，且所述第二导电区的离子掺杂浓度大于所述阱区的离子掺杂浓度；
于所述外延层之上形成栅极结构，所述栅极结构覆盖所述沟道区。
上述半导体结构的制备方法，通过于所述衬底之上形成外延层；于所述外延层内形成阱区；于所述阱区内形成第一导电区，并于所述阱区内形成第二导电区；所述第一导电区位于所述阱区的顶部；所述阱区内具有沟道区，所述第一导电区与所述沟道区沿第一方向排布；所述第一导电区包括浅结区域，所述浅结区域位于所述第一导电区靠近所述沟道区的一侧，且所述浅结区域沿所述衬底厚度方向的深度低于所述第一导电区沿所述衬底厚度方向的深度；所述第二导电区位于所述浅结区域的下方；其中，所述第二导电区的导电类型与所述阱区的导电类型相同，且所述第二导电区的离子掺杂浓度大于所述阱区的离子掺杂浓度；于所述外延层之上形成栅极结构，所述栅极结构覆盖所述沟道区。由于浅结区域以及第二导电区的存在，芯片的阈值电压等电参数不会受短沟道效应的影响，从而能够在缩短沟道区的尺寸的前提下避免芯片性能的稳定性降低。
在其中一个实施例中，所述于所述外延层内形成阱区，包括：
于所述外延层之上形成图形化硬掩膜层，所述图形化硬掩膜层的两侧具有第一开口，所述第一开口暴露出所述外延层的表面；
基于所述第一开口对所述外延层进行第一离子注入以形成所述阱区，所述第一开口定义出所述阱区的形状与位置。
在其中一个实施例中，所述于所述阱区内形成第一导电区，并于所述阱区内形成第二导电区，包括：
于所述图形化硬掩膜层的侧壁形成第一侧墙，以使所述第一开口的尺寸缩小而形成第二开口；
基于所述第二开口对所述阱区进行第二离子注入以形成初始第二导电区，所述第二开口定义出所述初始第二导电区的形状与位置；
基于所述第二开口对所述阱区进行第三离子注入以形成初始第一导电区，所述第一导电区沿所述衬底厚度方向的深度小于所述初始第二导电区沿所述衬底厚度方向的深度；
于所述第一侧墙的侧壁形成第二侧墙，以使所述第二开口的尺寸缩小而形成第三开口；
基于所述第三开口对所述阱区进行第四离子注入，以使部分所述初始第一导电区的范围沿所述衬底厚度方向进行扩张而形成所述第一导电区，并使部分所述初始第二导电区的范围沿所述衬底厚度方向进行缩减而形成所述第二导电区；其中，所述第二导电区沿所述衬底厚度方向的深度等于所述第一导电区沿所述衬底厚度方向的深度；位于所述第二导电区上方的部分未扩张的所述初始第一导电区作为所述浅结区域。
在其中一个实施例中，基于所述第三开口对所述阱区进行第四离子注入后所形成的所述第二导电区位于所述浅结区域以及所述第一导电区的下方，且所述第二导电区沿所述衬底厚度方向的深度大于所述第一导电区沿所述衬底厚度方向的深度。
在其中一个实施例中，所述基于所述第一开口对所述外延层进行第一离子注入以形成所述阱区，包括：
基于所述第一开口对所述外延层进行第一离子注入以形成第一阱区，所述第一开口定义出所述第一阱区的形状与位置；
于所述第一侧墙的侧壁形成第二侧墙之后，基于所述第三开口对所述阱区进行第四离子注入之前，还包括：
基于所述第三开口对所述外延层进行第五离子注入以形成第二阱区，所述第三开口定义出所述第二阱区的形状与位置；其中，所述第一阱区与所述第二阱区共同构成所述阱区，所述第一阱区沿所述衬底厚度方向的深度小于所述第二阱区沿所述衬底厚度方向的深度。
在其中一个实施例中，所述于所述外延层之上形成栅极结构，包括：
去除所述图形化硬掩膜层、所述第一侧墙以及所述第二侧墙；
于所述外延层之上形成栅氧化层；
于所述栅氧化层之上形成栅极材料层；
于所述栅极材料层之上以及所述栅极材料层的侧壁形成栅绝缘层；所述栅氧化层、所述栅极材料层以及所述栅绝缘层共同构成所述栅极结构。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体结构的制备方法的流程图；
图2为一实施例中提供的半导体结构的制备方法中步骤S102所得结构的截面结构示意图；
图3为一实施例中提供的半导体结构的制备方法中步骤S103所得结构的截面结构示意图；
图4为一实施例中提供的半导体结构的制备方法中步骤S104所得结构的截面结构示意图；
图5为一实施例中提供的半导体结构的制备方法中步骤S105所得结构的截面结构示意图；
图6为一实施例中提供的半导体结构的制备方法中步骤S103的步骤流程图；
图7为一实施例中提供的半导体结构的制备方法中步骤S1031所得结构的截面结构示意图；
图8为一实施例中提供的半导体结构的制备方法中步骤S1032所得结构的截面结构示意图；
图9为一实施例中提供的半导体结构的制备方法中步骤S104的步骤流程图；
图10为一实施例中提供的半导体结构的制备方法中步骤S1041所得结构的截面结构示意图；
图11为一实施例中提供的半导体结构的制备方法中步骤S1042所得结构的截面结构示意图；
图12为一实施例中提供的半导体结构的制备方法中步骤S1043所得结构的截面结构示意图；
图13为一实施例中提供的半导体结构的制备方法中步骤S1044所得结构的截面结构示意图；
图14为一实施例中提供的半导体结构的制备方法中步骤S1045所得结构的截面结构示意图；
图15为又一实施例中提供的半导体结构的制备方法中步骤S1045所得结构的截面结构示意图；
图16为另一实施例中提供的半导体结构的制备方法中步骤S1045所得结构的截面结构示意图；
图17为一实施例中提供的半导体结构的制备方法所制备的半导体结构的截面结构示意图；
图18为一实施例中提供的半导体结构的制备方法中步骤S105的步骤流程图；
图19为一实施例中提供的半导体结构的制备方法中步骤S1054所得结构的截面结构示意图；
图20为一实施例中提供的半导体结构的制备方法中步骤S105之后所包括的步骤的流程示意图；
图21为一实施例中提供的半导体结构的制备方法中步骤S107所得结构的截面结构示意图。
附图标记说明：10-衬底，20-外延层，101-阱区，1011-第一阱区，1012-第二阱区，102-第一导电区，1021-初始第一导电区，103-第二导电区，1031-初始第二导电区，104-浅结区域，105-沟道区，30-栅极结构，301-栅氧化层，302-栅极材料层，303-栅绝缘层，40-图形化硬掩膜层，401-第一开口，402-第二开口，403-第三开口，50-第一侧墙，60-第二侧墙，70-漏极金属，80-源极金属。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
请参阅图1，本发明提供一种半导体结构的制备方法，包括如下步骤：
S101：提供衬底。
如图2所示，其中，衬底10的材料可以为本领域公知的任意合适的衬底材料，例如可以为以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、红磷、锗硅(SiGe)、碳化硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅 (SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅 (S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)，或者还可以为双面抛光硅片(Double Side PolishedWafers，DSP)，也可为氧化铝等的陶瓷衬底10、石英或玻璃衬底10等，本实施例在此不作限制。
S102：于衬底之上形成外延层。
如图2所示，其中，外延层20的材料可以为本领域公知的任意合适的外延层20材料，例如可以包括碳化硅（SiC），氮化镓（GaN）、氮化铝（AlN）、氮化铝镓（AlGaN）、氮化铟镓（InGaN）中的一种或者多种的组合，本实施例在此不作限制。
S103：于外延层内形成阱区。
如图3所示，其中，阱区101的导电类型可以为P型，也可以为N型，本实施例在此不做限制。
S104：于阱区内形成第一导电区，并于阱区内形成第二导电区；第一导电区位于阱区的顶部；阱区内具有沟道区，第一导电区与沟道区沿第一方向排布；第一导电区包括浅结区域，浅结区域位于第一导电区靠近沟道区的一侧，且浅结区域沿衬底厚度方向的深度低于第一导电区沿衬底厚度方向的深度；第二导电区位于浅结区域的下方；其中，第二导电区的导电类型与阱区的导电类型相同，且第二导电区的离子掺杂浓度大于阱区的离子掺杂浓度。
如图4所示，为了便于理解本方案，第一方向可以为图4中的水平方向，衬底10厚度方向可以为图4中的竖直方向，即，第一方向与衬底10厚度方向相互垂直。当然，在其他合适的应用场景中，第一方向以及衬底10厚度方向还可以为其他合适的方向，本实施例在此不做限制。
通过浅结区域104能够防止产生短沟道效应，避免阈值电压降低（roll off）。这是由于阈值电压与沟道长度以及源漏结深之间的相对关系有关，当沟道长度远大于源漏结深时，阈值电压与沟道长度无关，即对于沟道较长的情况，沟道的长度并不会影响到阈值电压；但在沟道长度小于源漏结深时，随着沟道长度的缩短，阈值电压也随即降低。也就是说，对于短沟道的情况，可以通过减小源漏结深的方式使得沟道长度依旧大于源漏结深，从而避免阈值电压降低。而本实施例中，通过设置浅结区域104，从而使得源漏结深的深度缩短，从而使得沟道长度大于源漏结深，从而避免了短沟道效应导致的阈值电压的降低，从而提高芯片性能的稳定性。
另外，为了避免沟道穿通效应的发生，本实施例中设置了第二导电区，且使第二导电区的导电类型与阱区的导电类型相同，且第二导电区的离子掺杂浓度大于阱区的离子掺杂浓度。这是由于耗尽层的宽度和离子掺杂浓度成反比，即离子掺杂浓度越高，耗尽层相应越窄。本实施例中通过设置一个离子掺杂浓度高于阱区的第二导电区，从而使得阱区一侧的耗尽层的宽度变窄，从而能够有效阻止阱区一侧的耗尽层向源区方向扩展，从而避免了沟道穿通效应的发生。
示例性地，第二导电区103与阱区101的导电类型可以同为P型，且第二导电区103的离子掺杂浓度为阱区101的离子掺杂浓度的两倍，或第二导电区103的离子掺杂浓度为阱区101的离子掺杂浓度的两倍以上，不受例举限制。
S105：于外延层之上形成栅极结构，栅极结构覆盖沟道区。
如图5所示，其中，阱区101位于栅极结构30的两侧，且栅极结构30将沟道区105全部覆盖以保证器件的正常工作。
本实施例中的半导体结构的制备方法，通过于衬底之上形成外延层；于外延层内形成阱区；于阱区内形成第一导电区，并于阱区内形成第二导电区；第一导电区位于阱区的顶部；阱区内具有沟道区，第一导电区与沟道区沿第一方向排布；第一导电区包括浅结区域，浅结区域位于第一导电区靠近沟道区的一侧，且浅结区域沿衬底厚度方向的深度低于第一导电区沿衬底厚度方向的深度；第二导电区位于浅结区域的下方；其中，第二导电区的导电类型与阱区的导电类型相同，且第二导电区的离子掺杂浓度大于阱区的离子掺杂浓度；于外延层之上形成栅极结构，栅极结构覆盖沟道区。由于浅结区域以及第二导电区的存在，芯片的阈值电压等电参数不会受短沟道效应的影响，从而能够在缩短沟道区的尺寸的前提下避免芯片性能的稳定性降低。
可选的，第一导电区102与第二导电区103的导电类型不同。示例性地，第一导电区102的导电类型可以为N型，第二导电区103的导电类型可以为P型，不受例举限制。
在一个实施例中，如图6所示，上述步骤S103，包括：
S1031：于外延层20之上形成图形化硬掩膜层40，图形化硬掩膜层40的两侧具有第一开口401，第一开口401暴露出外延层20的表面，如图7所示。
其中，可以先于外延层20之上形成硬掩膜层，硬掩膜层将外延层20的表面全部覆盖，再于硬掩膜层上形成光刻胶层，然后经过曝光、刻蚀等步骤以去除部分的硬掩膜层而形成图形化硬掩膜层40。图形化硬掩膜层40的形成工艺较为通用，在此不再详述。其中，图形化硬掩膜层40的材料可以包括氮化钛（TiN）、氮化硅(SiN)、二氧化硅（SiO2）中的一种或多种的组合，本实施例在此不作限制。
S1032：基于第一开口401对外延层20进行第一离子注入以形成阱区101，第一开口401定义出阱区101的形状与位置，如图8所示。
其中，在第一离子注入的过程中，由于图形化硬掩膜层40将部分的外延层20表面覆盖，因此这部分被覆盖的外延层20内将不会被注入掺杂离子，而由于第一开口401将另一部分的外延层20表面所暴露，因此第一开口401对应位置的外延层20内将形成阱区101，且第一开口401定义出阱区101的形状与位置。另外，第一离子注入所形成的阱区101深度可以根据具体的制备工艺而确定，本实施例在此不作限制。
在上述实施例的基础上，在一个实施例中，如图9所示，上述步骤S104，包括：
S1041：于图形化硬掩膜层40的侧壁形成第一侧墙50，以使第一开口401的尺寸缩小而形成第二开口402，如图10所示。
其中，第一侧墙50的材料可以包括氮化钛（TiN）、氮化硅(SiN)、二氧化硅（SiO2）中的一种或多种的组合，本实施例在此不作限制。
S1042：基于第二开口402对阱区101进行第二离子注入以形成初始第二导电区1031，第二开口402定义出初始第二导电区1031的形状与位置，如图11所示。
S1043：基于第二开口402对阱区101进行第三离子注入以形成初始第一导电区1021，第一导电区102沿衬底10厚度方向的深度小于初始第二导电区1031沿衬底10厚度方向的深度，如图12所示。
S1044：于第一侧墙50的侧壁形成第二侧墙60，以使第二开口402的尺寸缩小而形成第三开口403，如图13所示。
其中，第二侧墙60的材料可以包括氮化钛（TiN）、氮化硅(SiN)、二氧化硅（SiO2）中的一种或多种的组合，本实施例在此不作限制。第一侧墙50与第二侧墙60的形成工艺可以相同或类似。
S1045：基于第三开口403对阱区101进行第四离子注入，以使部分初始第一导电区1021的范围沿衬底10厚度方向进行扩张而形成第一导电区102，并使部分初始第二导电区1031的范围沿衬底10厚度方向进行缩减而形成第二导电区103；其中，第二导电区103沿衬底10厚度方向的深度等于第一导电区102沿衬底10厚度方向的深度，位于第二导电区103上方的部分未扩张的初始第一导电区1021作为浅结区域104，如图14所示。
其中，进行第二离子注入、第三离子注入及第四离子注入的过程均与第一离子注入的过程（即图8）类似，在此不再赘述。另外，第一离子注入、第二离子注入、第三离子注入及第四离子注入的掺杂离子、离子注入深度以及离子注入浓度等参数均可以基于实际的器件设计角度进行确定，在此不做限制。
在上述实施例的基础上，在一个实施例中，如图15所示，在上述步骤S1045中所形成的第二导电区103位于浅结区域104以及第一导电区102的下方，且第二导电区103沿衬底10厚度方向的深度大于第一导电区102沿衬底10厚度方向的深度。
相对于图14中的结构，图15中的结构的第二导电区103沿衬底10厚度方向向下延伸了一部分，从而能够避免阱区101一侧的耗尽层向上扩展而引起的沟道穿通效应，从而能够进一步避免芯片性能的稳定性下降。
在上述实施例的基础上，如图16所示，在一个实施例中，上述步骤S1032包括：基于第一开口401对外延层20进行第一离子注入以形成第一阱区1011，第一开口401定义出第一阱区1011的形状与位置。
在上述步骤S1044之后，上述步骤S1045之前，半导体结构的制备方法还包括：基于第三开口403对外延层20进行第五离子注入以形成第二阱区1012，第三开口403定义出第二阱区1012的形状与位置；其中，第一阱区1011与第二阱区1012共同构成阱区101，第一阱区1011沿衬底10厚度方向的深度小于第二阱区1012沿衬底10厚度方向的深度。
相对于图14中的结构，图16中的阱区101可以视为将图14中的浅结区域104以及沟道区105下方对应的阱区101的深度进行缩减后而形成的，通过减小浅结区域104以及沟道区105下方对应的阱区101的深度，从而能够改善耗尽层的电场分布，从而能够避免击穿，从而能够进一步地避免芯片性能的稳定性下降。
另外，在图16中形成第二阱区1012时，由于注入离子的掺杂浓度以及导电类型不同，因此可能还需要再次采用至少一次离子注入以对第一导电区102以及第二导电区103的离子掺杂范围进行补齐。例如，如图17所示，在形成第二阱区1012后，可以采用至少一次离子注入对第一导电区102以及第二导电区103的离子掺杂范围进行补齐，以最终形成如图17所示的结构。或者，还可以在形成第一阱区1011时，先采用类似上述步骤S1031~S1032以及上述步骤S1041~S1045的方式于图形化硬掩膜层40的侧壁形成第三侧墙，第三侧墙的尺寸可以等于第一侧墙50和第二侧墙60的尺寸，然后基于第三侧墙对外延层20直接进行离子注入以形成如图17中所示的第二阱区1012，并使第二阱区1012沿衬底10的厚度方向的深度大于第一阱区1011沿衬底10的厚度方向的深度。其后，再去除第三侧墙，并继续执行步骤S1041~S1045。上述两种实施方式均可以最终形成如图17中所示的半导体结构，当然，还可以有其他合适的方式形成如图17中所示的结构，本实施例在此不作限制。
在上述实施例的基础上，在一个实施例中，如图18所示，上述步骤S105，包括：
S1051：去除图形化硬掩膜层40、第一侧墙50以及第二侧墙60，如图4所示。
S1052：于外延层20之上形成栅氧化层301，如图19所示。其中，栅氧化层301的组成材料可以包括氧化硅。
S1053：于栅氧化层301之上形成栅极材料层302，如图19所示。
其中，栅极材料层302的材料可以为本领域公知的任意合适的栅极材料，例如可以为多晶硅，也可以为其他合适的金属栅极材料等，本实施例在此不做限制。进一步地，多晶硅的导电类型可以为P型，也可以为N型，本实施例在此不作限制。
S1054：于栅极材料层302之上以及栅极材料层302的侧壁形成栅绝缘层303；栅氧化层301、栅极材料层302以及栅绝缘层303共同构成栅极结构30，如图19所示。
其中，栅绝缘层303的组成材料可以与栅介质层的组成材料相同，例如可以均为氧化硅。或者，栅绝缘层303由其他绝缘材料组成，例如：氮化硅、氮氧化硅、硼硅玻璃或磷硅玻璃中的一种或者多种的组合，本实施例在此不做限制。
在上述实施例的基础上，在一个实施例中，如图20所示，在步骤S105之后，半导体结构的制备方法还可以包括如下步骤：
S106：于衬底10的下表面形成漏极金属70，如图21所示。
S107：于第一导电区102之上形成源极金属80，如图21所示。
应该理解的是，虽然如上所述的各实施例所涉及的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，如上所述的各实施例所涉及的流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
本发明还提供了一种半导体结构，如图5所示，半导体结构包括：衬底10、外延层20、第一导电区102、第二导电区103以及栅极结构30。其中，外延层20位于衬底10之上；阱区101位于外延层20内，第一导电区102位于阱区101内，且位于阱区101的顶部；其中，阱区101内具有沟道区105，第一导电区102与沟道区105沿第一方向排布，第一导电区102包括浅结区域104，浅结区域104位于第一导电区102靠近沟道区105的一侧，且浅结区域104沿衬底10厚度方向的深度小于第一导电区102沿衬底10厚度方向的深度；第二导电区103位于浅结区域104的下方，其中，第二导电区103沿衬底10厚度方向的深度等于第一导电区102沿衬底10厚度方向的深度；第二导电区103的导电类型与阱区101的导电类型相同。且第二导电区103的离子掺杂浓度大于阱区101的离子掺杂浓度；栅极结构30位于外延层20之上，且覆盖沟道区105。
其中，衬底10的材料可以为本领域公知的任意合适的衬底材料，例如可以为以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、红磷、锗硅(SiGe)、碳化硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅 (SOI)、绝缘体上层叠硅 (SSOI)、绝缘体上层叠锗化硅 (S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)，或者还可以为双面抛光硅片(Double Side PolishedWafers，DSP)，也可为氧化铝等的陶瓷衬底、石英或玻璃衬底等，本实施例在此不作限制。
其中，外延层20的材料可以为本领域公知的任意合适的外延层材料，例如可以包括碳化硅（SiC），氮化镓（GaN）、氮化铝（AlN）、氮化铝镓（AlGaN）、氮化铟镓（InGaN）中的一种或者多种的组合，本实施例在此不作限制。
其中，阱区101的导电类型可以为P型，也可以为N型，本实施例在此不做限制。为了便于理解本方案，第一方向可以为图4中的水平方向，衬底10厚度方向可以为图4中的竖直方向，即，第一方向与衬底10厚度方向相互垂直。当然，在其他合适的应用场景中，第一方向以及衬底10厚度方向还可以为其他合适的方向，本实施例在此不做限制。阱区101位于栅极结构30的两侧，且栅极结构30将沟道区105全部覆盖以保证器件的正常工作。
通过浅结区域104能够防止产生短沟道效应，避免阈值电压降低（roll off）。这是由于阈值电压与沟道长度以及源漏结深之间的相对关系有关，当沟道长度远大于源漏结深时，阈值电压与沟道长度无关，即对于沟道较长的情况，沟道的长度并不会影响到阈值电压；但在沟道长度小于源漏结深时，随着沟道长度的缩短，阈值电压也随即降低。也就是说，对于短沟道的情况，可以通过减小源漏结深的方式使得沟道长度依旧大于源漏结深，从而避免阈值电压降低。而本实施例中，通过设置浅结区域104，从而使得源漏结深的深度缩短，从而使得沟道长度大于源漏结深，从而避免了短沟道效应导致的阈值电压的降低，从而提高芯片性能的稳定性。
另外，为了避免沟道穿通效应的发生，本实施例中设置了第二导电区，且使第二导电区的导电类型与阱区的导电类型相同，且第二导电区的离子掺杂浓度大于阱区的离子掺杂浓度。这是由于耗尽层的宽度和离子掺杂浓度成反比，即离子掺杂浓度越高，耗尽层相应越窄。本实施例中通过设置一个离子掺杂浓度高于阱区的第二导电区，从而使得阱区一侧的耗尽层的宽度变窄，从而能够有效阻止阱区一侧的耗尽层向源区方向扩展，从而避免了沟道穿通效应的发生。
示例性地，第二导电区103与阱区101的导电类型可以同为P型，且第二导电区103的离子掺杂浓度为阱区101的离子掺杂浓度的两倍，或第二导电区103的离子掺杂浓度为阱区101的离子掺杂浓度的两倍以上，不受例举限制。
本实施例中的半导体结构，包括：衬底10；外延层20，位于衬底10之上；沟道区105，位于阱区101内；第一导电区102，位于阱区101内，且位于阱区101的顶部；其中，第一导电区102与沟道区105沿第一方向排布，第一导电区102包括浅结区域104，浅结区域104位于第一导电区102靠近沟道区105的一侧，且浅结区域104沿衬底10厚度方向的深度小于第一导电区102沿衬底10厚度方向的深度。由于浅结区域104以及第二导电区103的存在，芯片的阈值电压等电参数不会受短沟道效应的影响，从而能够在缩短沟道区105的尺寸的前提下避免芯片性能的稳定性降低。
在一个实施例中，第一导电区102与第二导电区103的导电类型不同。示例性地，第一导电区102的导电类型可以为N型，第二导电区103的导电类型可以为P型，不受例举限制。
在一个实施例中，如图15所示，第二导电区103位于浅结区域104以及第一导电区102的下方，第二导电区103沿衬底10厚度方向的深度大于第一导电区102沿衬底10厚度方向的深度。
相对于图14中的结构，图15中的结构的第二导电区103沿衬底10厚度方向向下延伸了一部分，从而能够避免阱区101一侧的耗尽层向上扩展而引起的沟道穿通效应，从而能够进一步避免芯片性能的稳定性下降。
在一个实施例中，如图16所示，阱区101包括第一阱区1011以及第二阱区1012，第一阱区1011对应位于沟道区105以及第二导电区103的下方，第二阱区1012对应位于第一导电区102的下方，第一阱区1011沿衬底10厚度方向的深度小于第二阱区1012沿衬底10厚度方向的深度。
相对于图14中的结构，图16中的阱区101可以视为将图14中的浅结区域104以及沟道区105下方对应的阱区101的深度进行缩减后而形成的，通过减小浅结区域104以及沟道区105下方对应的阱区101的深度，从而能够改善耗尽层的电场分布，从而能够避免击穿，从而能够进一步地避免芯片性能的稳定性下降。
另外，在图16中形成第二阱区1012时，由于注入离子的掺杂浓度以及导电类型不同，因此可能还需要再次采用至少一次离子注入以对第一导电区102以及第二导电区103的离子掺杂范围进行补齐。例如，如图17所示，在形成第二阱区1012后，可以采用至少一次离子注入对第一导电区102以及第二导电区103的离子掺杂范围进行补齐，以最终形成如图17所示的结构。或者，还可以在形成第一阱区1011时，先采用类似上述步骤S1031~S1032以及上述步骤S1041~S1045的方式于图形化硬掩膜层40的侧壁形成第三侧墙，第三侧墙的尺寸可以等于第一侧墙50和第二侧墙60的尺寸，然后基于第三侧墙对外延层20直接进行离子注入以形成如图17中所示的第二阱区1012，并使第二阱区1012沿衬底10的厚度方向的深度大于第一阱区1011沿衬底10的厚度方向的深度。其后，再去除第三侧墙，并继续执行步骤S1041~S1045。上述两种实施方式均可以最终形成如图17中所示的半导体结构，当然，还可以有其他合适的方式形成如图17中所示的结构，本实施例在此不作限制。
在一个实施例中，如图19所示，栅极结构30包括：栅氧化层301、栅极材料层302以及栅绝缘层303。其中，栅氧化层301位于外延层20之上；栅极材料层302位于栅氧化层301之上；栅绝缘层303位于栅极材料层302之上以及栅极材料层302的侧壁。
其中，栅氧化层301的组成材料可以包括氧化硅。栅绝缘层303的组成材料可以与栅介质层的组成材料相同，例如可以均为氧化硅。或者，栅绝缘层303由其他绝缘材料组成，例如：氮化硅、氮氧化硅、硼硅玻璃或磷硅玻璃中的一种或者多种的组合，本实施例在此不做限制。
其中，栅极材料层302的材料可以为本领域公知的任意合适的栅极材料，例如可以为多晶硅，也可以为其他合适的金属栅极材料等，本实施例在此不做限制。进一步地，多晶硅的导电类型可以为P型，也可以为N型，本实施例在此不作限制
在一个实施例中，如图21所示，半导体结构还包括：漏极金属70以及源极金属80，其中，漏极金属70位于衬底10的下表面；源极金属80位于第一导电区102之上。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体结构，其特征在于，包括：
衬底；
外延层，位于所述衬底之上；
阱区，位于所述外延层内；
第一导电区，位于所述阱区内，且位于所述阱区的顶部；其中，所述阱区内具有沟道区，所述第一导电区与所述沟道区沿第一方向排布，所述第一导电区包括浅结区域，所述浅结区域位于所述第一导电区靠近所述沟道区的一侧，且所述浅结区域沿所述衬底厚度方向的深度小于所述第一导电区沿所述衬底厚度方向的深度；
第二导电区，位于所述浅结区域的下方，其中，所述第二导电区沿所述衬底厚度方向的深度等于所述第一导电区沿所述衬底厚度方向的深度；所述第二导电区的导电类型与所述阱区的导电类型相同，且所述第二导电区的离子掺杂浓度大于所述阱区的离子掺杂浓度；
栅极结构，位于所述外延层之上，且覆盖所述沟道区。
2.根据权利要求1所述的半导体结构，其特征在于，所述第二导电区位于所述浅结区域以及所述第一导电区的下方，所述第二导电区沿所述衬底厚度方向的深度大于所述第一导电区沿所述衬底厚度方向的深度。
3.根据权利要求1所述的半导体结构，其特征在于，所述阱区包括第一阱区以及第二阱区，所述第一阱区对应位于所述沟道区以及所述第二导电区的下方，所述第二阱区对应位于所述第一导电区的下方，所述第一阱区沿所述衬底厚度方向的深度小于所述第二阱区沿所述衬底厚度方向的深度。
4.根据权利要求1所述的半导体结构，其特征在于，所述栅极结构包括：
栅氧化层，位于所述外延层之上；
栅极材料层，位于所述栅氧化层之上；
栅绝缘层，位于所述栅极材料层之上以及所述栅极材料层的侧壁。
5.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；
于所述衬底之上形成外延层；
于所述外延层内形成阱区；
于所述阱区内形成第一导电区，并于所述阱区内形成第二导电区；所述第一导电区位于所述阱区的顶部；所述阱区内具有沟道区，所述第一导电区与所述沟道区沿第一方向排布；所述第一导电区包括浅结区域，所述浅结区域位于所述第一导电区靠近所述沟道区的一侧，且所述浅结区域沿所述衬底厚度方向的深度低于所述第一导电区沿所述衬底厚度方向的深度；所述第二导电区位于所述浅结区域的下方；其中，所述第二导电区的导电类型与所述阱区的导电类型相同，且所述第二导电区的离子掺杂浓度大于所述阱区的离子掺杂浓度；
于所述外延层之上形成栅极结构，所述栅极结构覆盖所述沟道区。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述于所述外延层内形成阱区，包括：
于所述外延层之上形成图形化硬掩膜层，所述图形化硬掩膜层的两侧具有第一开口，所述第一开口暴露出所述外延层的表面；
基于所述第一开口对所述外延层进行第一离子注入以形成所述阱区，所述第一开口定义出所述阱区的形状与位置。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述于所述阱区内形成第一导电区，并于所述阱区内形成第二导电区，包括：
于所述图形化硬掩膜层的侧壁形成第一侧墙，以使所述第一开口的尺寸缩小而形成第二开口；
基于所述第二开口对所述阱区进行第二离子注入以形成初始第二导电区，所述第二开口定义出所述初始第二导电区的形状与位置；
基于所述第二开口对所述阱区进行第三离子注入以形成初始第一导电区，所述第一导电区沿所述衬底厚度方向的深度小于所述初始第二导电区沿所述衬底厚度方向的深度；
于所述第一侧墙的侧壁形成第二侧墙，以使所述第二开口的尺寸缩小而形成第三开口；
基于所述第三开口对所述阱区进行第四离子注入，以使部分所述初始第一导电区的范围沿所述衬底厚度方向进行扩张而形成所述第一导电区，并使部分所述初始第二导电区的范围沿所述衬底厚度方向进行缩减而形成所述第二导电区；其中，所述第二导电区沿所述衬底厚度方向的深度等于所述第一导电区沿所述衬底厚度方向的深度；位于所述第二导电区上方的部分未扩张的所述初始第一导电区作为所述浅结区域。
8.根据权利要求7所述的半导体结构的制备方法，其特征在于，基于所述第三开口对所述阱区进行第四离子注入后所形成的所述第二导电区位于所述浅结区域以及所述第一导电区的下方，且所述第二导电区沿所述衬底厚度方向的深度大于所述第一导电区沿所述衬底厚度方向的深度。
9.根据权利要求7所述的半导体结构的制备方法，其特征在于，
所述基于所述第一开口对所述外延层进行第一离子注入以形成所述阱区，包括：
基于所述第一开口对所述外延层进行第一离子注入以形成第一阱区，所述第一开口定义出所述第一阱区的形状与位置；
于所述第一侧墙的侧壁形成第二侧墙之后，基于所述第三开口对所述阱区进行第四离子注入之前，还包括：
基于所述第三开口对所述外延层进行第五离子注入以形成第二阱区，所述第三开口定义出所述第二阱区的形状与位置；其中，所述第一阱区与所述第二阱区共同构成所述阱区，所述第一阱区沿所述衬底厚度方向的深度小于所述第二阱区沿所述衬底厚度方向的深度。
10.根据权利要求7所述的半导体结构的制备方法，其特征在于，所述于所述外延层之上形成栅极结构，包括：
去除所述图形化硬掩膜层、所述第一侧墙以及所述第二侧墙；
于所述外延层之上形成栅氧化层；
于所述栅氧化层之上形成栅极材料层；
于所述栅极材料层之上以及所述栅极材料层的侧壁形成栅绝缘层；所述栅氧化层、所述栅极材料层以及所述栅绝缘层共同构成所述栅极结构。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310225458.6A CN115939178A (zh) | 2023-03-10 | 2023-03-10 | 半导体结构及其制备方法 |
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2023
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