CN101536194A - 包括整流结分流器的功率开关半导体器件 - Google Patents

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Abstract

一种半导体器件，包含具有第一导电类型的漂移层以及邻近漂移层的体区。该体区具有与第一导电类型相反的第二导电类型并与漂移层形成p－n结。该器件还包括在体区中并具有第一导电类型的接触器区，以及从接触器区延伸通过体区到达漂移层的分流器沟道区。该分流器沟道区具有第一导电类型。该器件还包括与体区和接触器区电接触的第一端子，以及与漂移层电接触的第二端子。

Description

包括整流结分流器的功率开关半导体器件
政府利益声明
至少部分地在美国海军研究办公室的支持下做出了本发明，合同号为05-C-0202。政府对本发明具有一定的权利。
技术领域
本发明涉及功率半导体器件以及形成功率半导体器件的方法，尤其涉及功率开关半导体器件以及形成功率开关半导体器件的方法。
背景技术
功率半导体器件广泛用于承载大电流和支持高电压。一种广泛使用的功率器件是功率金属氧化物半导体场效应晶体管(MOSFET)。在功率MOSFET中，控制信号被提供给栅电极，通过插入绝缘体该栅电极与半导体表面隔开，该插入绝缘体可以是但不限于二氧化硅。电流传导经由多数载流子的传输而发生，而不存在用于双极型晶体管操作的少数载流子注入。功率MOSFET可提供良好的安全操作区域，且可以单位单元结构并联(paralleled)。
如本领域技术人员公知的，MOSFET器件一般可具有横向结构或垂直结构。在横向结构中，漏端子、栅端子和源端子在衬底的相同表面上。相反，在垂直结构中，源和漏在衬底的相反表面上。
尽管大部分功率器件以硅形成，最近的研制工作也包括研究将碳化硅(SiC)器件用于功率器件。碳化硅(SiC)的电性质和物理性质的组合使得它成为用于高温、高压、高频和/或高功率电子器件的具有吸引力的半导体材料。这些性质包括3.0eV带隙、4MV/cm电场击穿、4.9W/cm-K热导率以及2.0×107cm/s电子漂移速度。
与传统的硅基功率器件相比，这些性质可允许碳化硅功率器件在更高的温度、更高的功率电平操作和/或具有更低的比导通电阻。在题为“Power MOSFET in Silicon Carbide”并且转让给本发明的受让人的授予Palmour的美国专利NO.5,506,421中描述了以碳化硅制造的功率MOSFET。
在图1中示出了传统的垂直功率MOSFET结构10。该结构包括n+衬底22，其上形成有n-漂移层24。P型体区16通过例如离子注入形成在n-漂移层中。N型源区20形成在体区16中并与p+体接触区18相邻。栅绝缘体28形成在漂移层24的表面上且在源区20和漂移层24之间的体区16的表面上延伸。栅接触26形成在栅绝缘体28上。源接触30形成在源区20上，而漏接触32形成衬底22上。当足够的电压施加到栅接触26时，在源区20和漏区24之间的体区16中在器件10的表面处感应出沟道，将该器件置于导通状态。
在截止状态(即当不存在足以感应出沟道的栅电压时)，功率MOSFET结构10等价于由p+体区16、n型漂移层24和n+衬底22形成的PIN二极管。当该结构被反向偏置时，耗尽区主要在体区16和漂移层24之间的结J1的漂移层一侧朝衬底22延伸，阻断(block)了漏电压。
然而，当器件10处于导通状态时，漂移层24提供源24和漏20之间的通路。因此，漂移层24的电阻对器件10的漏-源电阻RDSon做出贡献。
n-漂移层24的厚度和掺杂水平影响晶体管器件10的RDSon和击穿电压。漂移层24越厚且其掺杂水平越低，器件10的击穿电压越高。相反，漂移层24越薄且其掺杂水平越高，RDSon越低(以及因此器件10的传导损耗越低)。因此，在功率MOSFET器件的额定电压及其导通状态电阻之间存在折衷。
诸如绝缘栅双极型晶体管(IGBT)和/或功率MOSFET的开关功率器件的典型应用可受益于用于借助于内部和/或外部二极管的整流和/或箝位的反向传导。因为功率MOSFET在结构内具有固有的PIN二极管，该内部二极管可用于整流和箝位，或可以被外部二极管旁路。因为功率MOSFET的固有内部PIN二极管可引起跨越漏-体结J1的少数载流子注入，该器件可能由于少数载流子的复合而具有慢反向恢复时间。此外，跨越漏-体结J1的少数载流子注入可有助于形成漂移层24的SiC晶体的退化(degradation)。
功率开关半导体器件还包括高压碳化硅肖特基二极管和PIN二极管，其可具有在例如大约600V和大约10kV或更大之间的额定阻断电压。这种二极管可处理高达大约100A或更多的正向电流，这取决于它们的有源区设计。
作为少数载流子器件的PIN器件一般呈现出相对较差的开关速度。相比之下，肖特基器件理论上能够具有高得多的开关速度。另外，碳化硅器件可能能够处理比硅器件更高的电流密度。
传统的SiC肖特基二极管结构具有n型SiC衬底，其上形成有用作漂移区的n-外延层。该器件一般包括直接形成在n-层上的肖特基接触。通常形成诸如保护环和/或p型JTE(结终端延展)区的结终端区以包围肖特基结有源区域。结终端区的目的是减少或防止在肖特基结的边缘处的电场聚集并阻止耗尽区与器件表面相互作用。表面效应会导致耗尽区不均匀扩展，这将不利地影响器件的击穿电压。
不管使用的终端类型如何，如果足够大的反向电压被施加到该结，肖特基二极管将击穿。这种击穿通常是毁灭性的，会损害或破坏该器件。而且，甚至在结失效之前，肖特基二极管可能经历大的反向泄漏电流。为了减少这种泄漏电流，开发了结势垒肖特基(JBS)二极管。JBS二极管有时被称为合并PIN-肖特基(MPS)二极管以反映可能的操作模式，包括来自JBS结构中的固有PIN二极管的少数载流子注入。
图2示出了传统JBS二极管50。如图中所示，传统JBS二极管50包括其上形成有n-漂移层54的n型衬底52。通常借助于离子注入在n-漂移层54的表面中形成多个p+区56。金属阳极接触58形成在n-漂移层54的表面上并与n-漂移层54和p+区56两者接触。阳极接触58与p+区56之间的漂移层54的暴露部分形成肖特基结，且可与p+区56形成欧姆接触。在衬底52上形成阴极接触60。例如在美国专利No.6,104,043和6,524,900中描述了碳化硅基JBS二极管。
在正向操作中，与p+区56和漂移层54之间的结J2相比，阳极接触58和漂移层54之间的结J3在较低的电压导通。因此，该器件在低正向电压呈现出肖特基二极管行为。也就是说，该器件中的电流传输由在低正向电压跨越肖特基结J3注入的多数载流子(电子)支配。由于在正常操作电压下该器件中可能不存在少数载流子注入(因此没有少数电荷存储)，JBS二极管可具有肖特基二极管的快速开关速度特性。
然而在反向偏置条件下，由p+区56和漂移层54之间的PN结J2形成的耗尽区扩展以阻断反向电流通过器件50，从而保护了肖特基结J3并限制了器件50中的反向泄漏电流。因此，在反向偏置中，JBS二极管50接近PIN二极管的电压阻断行为。器件50的电压阻断能力通常由漂移层54的掺杂和厚度以及边缘终端的设计确定。
发明内容
根据本发明的一些实施例的半导体器件包括具有第一导电类型的漂移层和邻近该漂移层的第一体区。该第一体区可具有与第一导电类型相反的第二导电类型并可与漂移层形成p-n结。具有第二导电类型的第二体区在第一体层上。该器件还包括在体区中的具有第一导电类型的第一接触器区，以及在第一和第二体区之间从接触器区到漂移层延伸的分流器沟道区。该分流器沟道区可具有第一导电类型。该器件还包括与第一和第二体区以及第一接触器区电接触的第一端子，以及与漂移层电接触的第二端子。
该分流器沟道区可具有选择的长度、厚度和掺杂浓度，使得当零电压施加在第一和第二端子上时该沟道区完全耗尽。特别地，该沟道区可具有从大约1E15到大约5E17cm-3的掺杂浓度并可具有大约0.05μm到大约1μm的厚度。
在一些实施例中，可选择分流器沟道区的长度、厚度和掺杂浓度使得当第一体区和漂移层之间的p-n结被反向偏置时该分流器沟道区不导电。
可选择分流器沟道区的长度、厚度和掺杂浓度以及第一和第二体区的掺杂浓度使得当小于体区和漂移层之间的p-n结的内建电势的电压施加到第一端子时在分流器沟道区中形成导电沟道。该第一和第二体区可具有从大约1E16到大约1E20cm-3的掺杂浓度。
该半导体器件还包括具有第一导电类型且具有比漂移层的掺杂剂浓度大的掺杂剂浓度的衬底，该漂移层在衬底上且第二端子在衬底上。
体区可包括漂移层中的注入区，并且分流器沟道区可包括在漂移层和第一体区上的外延层。第二体区可包括在分流器沟道区上的外延层。接触器区可延伸通过第二体区并进入第一体区。
接触器区可包括第一接触器区，且半导体器件还可包括具有第二导电类型并延伸通过第一接触器区进入第一体区的第二接触器区。
第一端子可与第二接触器区电接触。
在一些实施例中，第一导电类型可为n型而第二导电类型可为p型。在其他实施例中，第一导电类型可为p型而第二导电类型可为n型。
对于第一导电类型为n型的情况第一端子可包括阳极端子而第二端子可包括阴极端子，而对于第一导电类型为p型的情况端子被反转。
该半导体器件还包括在接触器区和漂移层之间的第二体区的表面上的栅绝缘体层，以及在栅绝缘体层上的栅接触。第一端子可包括源端子，而第二端子可包括漏端子。在第一接触器被掩蔽的区域中第二体区可与第二接触器电接触和/或与第一端子电接触。
该半导体器件还可包括在第二体区上的阈值调整层。该阈值调整层可选择掺杂浓度以调整半导体器件的阈值电压。
该半导体器件还可包括邻近第一和第二体区的颈注入区。该颈注入区可具有第一导电类型，并且该分流器沟道区可在接触器区和颈注入区之间延伸。
接触器区可包括从半导体器件的表面延伸进入第一体区的垂直接触器区以及与该垂直接触器区接触并从垂直接触器区延伸到分流器沟道区的水平接触器区。
该半导体器件还可包括在第二体区内的凹槽以及在该凹槽中的导电材料，并且接触器区可包括与该凹槽中的导电材料接触并从凹槽延伸到沟道区的水平接触器区。
本发明的一些实施例提供一种包括半导体器件的电子电路，该半导体器件包括与外部二极管并联的整流结-分流器，该外部二极管具有连接到该半导体器件的第一端子的第一端子以及连接到该半导体器件的第二端子的第二端子。
根据本发明的一些实施例的MOSFET包括具有第一导电类型的漂移层，和邻近漂移层的体区，该体区具有与第一导电类型相反的第二导电类型并与漂移层形成p-n结。该MOSFET还包括在体区中的具有第一导电类型的源区，以及在体区上并从源区延伸到漂移层的分流器沟道区。该分流沟道区可具有第一导电类型。该MOSFET还包括在源区和漂移层之间的分流器沟道区上的栅绝缘层，在栅绝缘层上的栅接触，与体区和接触器区电接触的源接触，以及与漂移层电接触的漏接触。
分流器沟道区可具有选择的长度、厚度和掺杂浓度使得在施加到第一端子和第二端子的零电压处以及在小于MOSFET的阈值电压的栅电压处沟道区完全耗尽。特别地，沟道区可具有从大约1E15到大约5E17cm-3的掺杂浓度且可具有大约0.05μm到大约1μm的厚度。
可选择分流器沟道区的长度厚度和掺杂浓度以及体区的掺杂浓度使得当施加到第一端子的电压小于体区和漂移层之间的p-n结的内建电势时导电沟道形成在沟道区中。该体区可具有从大约1E16到大约1E20cm-3的掺杂浓度。
该MOSFET还可包括在漂移层中邻近体区且具有第一导电类型的颈注入区，并且分流器沟道区可接触颈注入区。
该MOSFET还可包括具有第一导电类型并具有比漂移层的掺杂剂浓度大的掺杂剂浓度的衬底。漂移层可以在该衬底上并且漏接触可以在该衬底上。
本发明的一些实施例提供形成电子器件的方法。该方法可包括形成具有第一导电类型的漂移层，在该漂移层中形成第一体区，该第一体区具有与第一导电类型相反的第二导电类型并与漂移层形成p-n结，在第一体区上形成具有第二导电类型的第二体区，并在体区中形成分流器沟道层，该分流器沟道区具有第一导电类型并在第一和第二体区之间延伸到漂移层。分流器沟道区可具有选择的长度、厚度和掺杂浓度使得当零电压施加到其时该沟道区完全耗尽。该方法还可包括在第一体区中形成接触器区，该接触器区接触该沟道层并具有第一导电类型。
接触器区可包括第一接触器区，并且该方法还可包括形成具有第一导电类型且延伸穿过第一接触器区并进入第一体区的第二接触器区。
形成分流器沟道层可包括在漂移层和第一体区上形成沟道外延层，且形成第二体区可包括在沟道外延层上形成体外延层。在一些实施例中，形成沟道层可包含在体区中注入掩埋沟道层。
该方法还可包括形成与第二体区和接触器区电接触的第一端子，以及形成与漂移层电接触的第二端子。
形成第一体区可包含将第二导电类型的杂质选择性地注入漂移层。
该方法还可包括在接触器区和漂移层之间的第二体区上形成栅绝缘体层；以及在栅绝缘体层上形成栅接触。该方法还可包括在第二体区上形成阈值调整层。
形成阈值调整层可包含在第二体区上形成阈值调整外延层，且形成接触器区可包含将第一导电类型的杂质选择性地注入通过阈值调整外延层并进入第二体区。
该方法还可包括形成邻近第一和第二体区的颈注入区。分流器沟道层可在第一和第二体区之间从接触器区延伸并延伸到颈注入区。颈注入区可具有第一导电类型。
根据本发明的一些实施例的功率MOSFET器件包括具有第一导电类型的漂移层，和在漂移层中的体区。该体区可具有与第一导电类型相反的第二导电类型并可与漂移层形成p-n结。该MOSFET还包括在体区中的具有第一导电类型的源区，邻近漂移层的漏区，以及从源区延伸到漂移层的静电感应整流器(SIR)沟道。该SIR沟道区被配置为在零漏-源电压处完全耗尽且在小于体区和漂移层之间的p-n结的内建电势的源-漏电压处在源区和漂移层之间形成导电沟道
本发明的一些实施例提供包括具有第一导电类型的漂移层和在漂移层中的体区的PIN或JBS二极管。该体区具有与第一导电类型相反的第二导电类型并与漂移层形成p-n结。该器件还包括在体区中的接触器区，该接触器区具有第一导电类型，以及从接触器区延伸到漂移层的静电感应整流器(SIR)沟道区。所述SIR沟道区被配置为在体区到漂移区p-n结上的零电压处完全耗尽且在小于体区和漂移层之间的p-n结的内建电势的施加电压处在接触器区和漂移层之间形成导电沟道。
附图说明
附图被包括以提供本发明的进一步理解并合并在本说明书中并组成本说明书的一部分，附图示出了本发明的某些实施例。在附图中：
图1是传统功率MOSFET的横截面图。
图2是传统JBS肖特基二极管的横截面图。
图3A是根据本发明的一些实施例的包括整流结-分流器的PIN二极管结构的部分横截面图。
图3B是图3A的PIN二极管结构的等效电路的示意图。
图4A是根据本发明的一些实施例的包括整流结-分流器的功率MOSFET结构的部分横截面图。
图4B是图4A的功率MOSFET结构的等效电路的示意图。
图4C是示出根据本发明的一些实施例的包括整流结-分流器的功率MOSFET结构的一些方面的可能掩模轮廓的平面图。
图5是根据本发明的另外实施例的包括整流结-分流器的功率MOSFET结构的部分横截面图。
图6A是根据本发明的一些实施例的包括整流结-分流器的功率MOSFET的测量的漏电流与漏-源电压的曲线图。
图6B是根据本发明的一些实施例的包括整流结-分流器的功率MOSFET的测量的漏电流和漏电压与时间的曲线图。
图6C是在0V的栅源电压处对于各种温度的根据本发明的一些实施例的包括整流结-分流器的功率MOSFET的测量的漏电流和漏电压与时间的曲线图。
图6D是在-20V的栅源电压处对于各种温度的根据本发明的一些实施例的包括整流结-分流器的功率MOSFET的测量的漏电流和漏电压与时间的曲线图。
图7和8是根据本发明的另外实施例的包括整流结-分流器的功率MOSFET结构的部分横截面图。
图9A-9D是示出根据本发明的一些实施例的包括整流结-分流器的PIN二极管结构的形成的部分横截面图。
图10A-10D是示出根据本发明的一些实施例的包括整流结-分流器的功率MOSFET结构的形成的部分横截面图。
图11A-11B是示出根据本发明的另外实施例的包括整流结-分流器的功率MOSFET结构的形成的部分横截面图。
具体实施方式
在下文中将参考附图更充分地描述本发明，在附图中示出了本发明的优选实施例。然而本发明可以以许多不同形式实施且不应解释为限制于本文阐述的实施例；相反，提供这些实施例以便本公开充分且完整，并且向本领域技术人员充分传达本发明的范围。在附图中，为了清楚起见，层和区的厚度被放大。在所有附图中相同的数字表示相同的元件。
正如本文所用，术语“和/或”包括一个或多个相关联的所列项的任意和所有组合。可以理解的是，尽管术语第一、第二、第三等可在本文中用于描述各种元件、部件、区、材料、层和/或部分，这些元件、部件、区、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、部件、区、层、材料或部分与另一元件、部件、区、层、材料或部分区分开。因此，在不脱离本发明的教导的情况下，下面讨论的第一元件、部件、区、层、材料或部分可被称为第二元件、部件、区、层、材料或部分。
本文使用的术语仅用于描述特定实施例且不打算限制本发明。正如本文所用，单数形式“一”、“一个”以及“该”也打算包括复数形式，除非另有明确指示。可以进一步理解的是术语“包括”、“包含”当用在本说明书中时说明所声明的特征、整数、步骤、操作、元件和/或部件的存在，但不排除存在或增加一个或多个其他特征、整数、步骤、操作、元件、部件和/或它们的组。
本文中参考截面图描述本发明的实施例，该截面图为本发明的理想化实施例(以及中间结构)的示意性示图。为了清楚起见可能放大附图中层和区的厚度。此外，可以预期例如作为制造技术和/或公差的结果的所示形状的变化。因此本发明的实施例不应解释为限制于本文所说明的各区的特定形状，而是包括例如由制造导致的形状上的偏差。例如，示为矩形的注入区域通常具有圆形或弯曲的特征和/或在其边缘处的注入浓度的梯度，而不是从注入区到非注入区的离散变化。同样，由注入形成的掩埋区可导致在通过其进行注入的表面和掩埋区之间的区中的一些注入。因此，在附图中所示出的各区实质上为示意性的且它们的形状不打算示出器件的区的实际形状且不打算限制本发明的范围。
参考半导体层和/或区来描述本发明的一些实施例，该半导体层和/或区被表征为具有诸如n型或p型的导电类型，其指的是层和/或区中的多数载流子浓度。因此n型材料具有荷负电的电子的多数平衡浓度，而p型材料具有荷正电的空穴的多数平衡浓度。一些材料可以用“+”或“-”(如n+、n-、p+、p-、n++、n--、p++、p--之类)标示以指示与另一层或区相比具有相对较大(“+”)或较小(“-”)的多数载流子浓度。然而，该记号并不意味着在层或区中存在特定浓度的多数或少数载流子。而且，正如本领域技术人员所理解的，在某些情况下电子器件的半导体层的导电类型可反转。
可以理解的是当诸如层、区或衬底的元件被称为在另一元件“上”或延伸到另一元件“上”时，它可以直接在该另一元件上或在该另一元件上延伸或者也可以存在插入元件。相反，当元件被称作“直接在另一元件上”或“直接延伸到另一元件”时，不存在插入元件。还可以理解的是当元件被称作“连接”或“耦合”到另一元件时，其可以直接连接到或耦合到该另一元件或可以存在插入元件。相反，当元件被称作“直接连接”或“直接耦合”到另一元件时，不存在插入元件。
除非另外定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域普通技术人员一般理解相同的含义。还可以理解的是诸如在一般使用的词典中定义的那些术语应被解释为具有与它们在本说明书的上下文及相关技术中的含义一致的含义，而不应以理想的或过于正式的意义解释，除非本文明确地如此定义。
如上所述，开关功率器件的典型应用可受益于用于借助于内部和/或外部二极管的整流和/或箝位的反向导电。因为功率MOSFET在结构中具有固有的PIN二极管，该内部二极管可用于整流和箝位，或者可被外部二极管旁路。因为功率MOSFET的固有PIN二极管会导致跨越漏-体结(即在体-漂移层界面处的PN结)的少数载流子注入，它可能具有慢反向恢复时间和/或经历由少数载流子注入引起的SiC晶体退化。
本发明的一些实施例提供反向导电的静电感应整流器(SIR)结分流器，其可以旁路功率MOSFET器件的固有PIN结。SIR结分流器可通过以下提供益处：1)旁路来自MOSFET的固有内部漏-体结的电流，从而降低少数载流子的注入并减少器件的反向恢复时间，和/或2)对于低于漏-体结的内建电势(对于SiC大约为3V)的电压使反向电流流动。因此根据本发明的一些实施例的包括SIR结分流器的器件在较低电流条件会经历较低的导通状态损耗。此外，少数载流子注入的减少可能降低SiC基器件中的晶体SiC材料的物理退化。
本发明的一些实施例还提供分立的SIR二极管，与传统JBS和/或PIN二极管相比其具有如下所述的优势。
与结合用于箝位或整流的外部二极管的功率MOSFET相比，包括集成的SIR漏-体结分流器的功率MOSFET具有优势，因为内部SIR分流器在阻止固有PIN二极管变成正向偏置方面比外部二极管更有效。例如，如果使用外部反并联(anti-parallel)二极管，外部二极管上的整个电压将出现在MOSFET内部漏-体PN结上直到内部PN结开始注入少数载流子。
相比之下，内部SIR漏-体结分流器可在低电压(大约1V)开始导电，并且器件中的压降可以分布在内部SIR沟道和漂移层上。因此，MOSFET上的源漏电压可大于漏-体PN结的内建电势同时仍降低少数载流子注入。
此外，外部PIN、JBS或SIR二极管可与具有集成的SIR漏-体结分流器的功率MOSFET并联，以在MOSFET漏-体二极管结开始注入少数载流子前提供更高的总二极管电流能力。在该情况下，集成的SIR漏-体结分流器可允许外部二极管具有更大的正向压降而不会导致跨越漏-体结的少数载流子注入。因此，针对速度而不是导通状态电压优化的较小面积(以及因此较低电容)的JBS或SIR二极管或PIN二极管可被用作外部二极管。这也允许JBS或SIR外部二极管被用于代替外部PIN二极管。
在图3A的部分横截面图中示出了SIR二极管结构100。在图3B中示意性地示出了图3A中的SIR二极管结构100的等效电路。参考图3A，SIR二极管结构100包括其上形成有n-漂移层112的n+衬底110。该衬底可包括例如4H或6H多型的离轴碳化硅衬底，且可以以大约1E17到大约1E20cm-3的浓度用n型掺杂剂掺杂。n-漂移层112可以以大约1E14到大约1E18cm-3的浓度用n型掺杂剂掺杂，且可具有大约1μm到大约200μm的厚度。如上所述，可以选择漂移层112的厚度和掺杂以提供可接受的电压阻断特性以及可接受等水平的导通电阻。
例如通过诸如铝和/或硼的p型杂质的注入在漂移层112中形成p+体注入区114。p+体注入区114可具有大约1E16到大约1E20cm-3的掺杂浓度，且可延伸到大约1μm的深度进入漂移层112。p+体注入区114与漂移层112形成p+-n结J4。相应地，p+体注入114、漂移层112和衬底110形成PIN结构。
如下面更充分解释的，n+外延层116形成在包括p+体注入区114的漂移层112上并形成用于器件100的SIR沟道层116。SIR沟道层116可以以大约1E15到大约5E17cm-3的浓度用n型掺杂剂掺杂，且可具有大约0.05μm到大约1μm的厚度。SIR沟道层116形成如图3A所示的长度为L的SIR沟道115。
p+体外延层118形成在SIR沟道层116上。p+体外延层118具有选择的厚度和掺杂使得SIR沟道115在零施加阳极-阴极电压处完全耗尽。在一些实施例中，p+体外延层118可以以大约1E16到大约1E20cm-3的浓度用p型掺杂剂掺杂，且可以具有大约0.2μm到大约1.5μm的厚度。
例如通过诸如氮和/或磷的n型杂质的离子注入，n++SIR接触器区120形成在该器件的表面且在p+体注入区114内，且从该器件的表面延伸通过p+体外延层118和n+SIR沟道115并进入p+体注入区114。n++SIR接触器区120可以以大约1E18到大约1E21cm-3的浓度用n型掺杂剂掺杂。
例如通过诸如铝和/或硼的p型杂质的离子注入，p++体接触器区122形成在该器件的表面且邻近n++SIR接触器区120，且从该器件的表面延伸通过n++SIR接触器区120并进入p+体注入区114。p++体接触器区122可以以大约1E18到大约1E21cm-3的浓度用p型掺杂剂掺杂。
例如铝、钛和/或镍的阳极接触124形成在p+体外延层118的表面上并与n++SIR接触器区120和p++体接触器区122形成欧姆接触。例如铝、钛和/或镍的阴极接触126在衬底110上形成欧姆接触。
作为可选方案，可以执行通过p+体外延层118的凹槽蚀刻以使得能够接触p+体区114和/或SIR沟道115。
如图3B的等效电路中所示，SIR沟道115形成与p+体区114和n-漂移层112之间的PN结J4并联的分流器。如虚线152所示，漂移层112的电阻由来自PN结J4的少数载流子注入来调制。
在图3A的结构中100中，选择n+SIR沟道115的长度、掺杂剂密度、和厚度使得SIR沟道层115在零施加阳极-阴极电压处完全耗尽。参考图3A和3B，当阴极126端子比阳极端子124更阳性(positive)时，SIR沟道115保持耗尽且由于存在延伸进入厚的低掺杂漂移层112的耗尽区该器件100阻断电压。相反，当阴极端子电压被降低到显著低于阳极端子电压(降低的量在本文中称作“SIR阈值”)，SIR沟道115中的耗尽区的宽度被减小且在SIR沟道115中形成空间电荷中性(space-charge-neutral)导电沟道，使得电流在n++SIR接触器区120和n-漂移层112之间流动。分流器沟道也可降低由体形成的势垒，使得多数载流子能够从SIR沟道注入SIR接触器。其中电流主要流过SIR沟道115的操作模式在本文中被称作“SIR模式”。SIR阈值主要由SIR沟道115的掺杂剂密度和厚度确定，而且可以被设计为例如大约1V。随着阴极端子126上的电压进一步降低，电阻性压降发生在SIR沟道115和漂移层112上。
如上所述，PIN二极管由体-漂移层结J4形成。当该结被正向偏置超过该结的内建电势(对于SiC大约3V)时，过量的少数载流子被注入到漂移层112，导致电导率调制。该注入的过量载流子电荷导致慢的开关速度，因为在器件停止导电之前电荷必须衰减(即漂移区中的过量少数载流子必须复合)。过量的载流子电荷还可引起SiC材料的退化。SIR沟道115的目的是将电流从体-漂移层结J4分流，这可防止结J4将少数载流子注入漂移层112。SIR沟道115还在小于3V的电压处提供电流，并且从而在低电流条件下提供比PIN二极管更低的整流器导通状态损耗。
当流过该器件的电流被增加到本文称作“PIN过渡电流阈值”的值之上时，体-漂移层结J4的结电压变得大于该结的导通电压(例如大约3V)，且体-漂移层结J4开始将少数载流子注入漂移层112，类似于PIN二极管操作。
PIN过渡电流阈值是温度的函数，主要是由于随着温度的增加SIR沟道115的迁移率减小。SIR沟道115的有效沟道宽度、沟道长度和掺杂剂密度影响过渡电流，在该电流器件100进入PIN模式，其中通过该器件的电流由跨越体-漂移层结J4的少数载流子注入支配。
SIR模式可具有某些优点。例如，在SIR模式中，器件100可对于小于3V的电压传导电流，可具有很少或没有反向恢复电荷，和/或不经受作为少数载流子注入的结果的晶体退化。对于非常高的电流密度和/或高温，PIN模式可用于提供电导率调制和/或较低的导通电阻。可通过设计SIR沟道115来制作组合SIR-PIN器件，使得在PIN模式有益的电流电平处该SIR沟道电压达到体-漂移层结J4的导通电压(即大约3V)。
根据本发明的实施例的包括SIR沟道115的二极管与传统PIN二极管相比可提供某些益处。例如，根据本发明实施例的包括SIR沟道115的器件可提供旁路体-漂移层结J4，从而降低和/或防止体-漂移层结J4在低电流密度下注入多数载流子，并且因此潜在地减少了低电流密度下的反向恢复时间和/或晶体退化。此外，根据本发明实施例的包括SIR沟道115的器件可允许电流对于低于漏-体结J4的内建电势的电压流动，从而在低电流密度下经历比传统PIN二极管低的导通状态损耗。
与传统的结势垒肖特基(JBS)二极管相比SIR器件也具有优点，因为SIR二极管可能不具有需要屏蔽的肖特基势垒，因此用于导通的SIR阈值可以小于JBS二极管所需要的肖特基势垒高度。而且，可以使得SIR二极管的漂移层112的掺杂剂密度更高，从而潜在地导致更低的比导通电阻。PIN-SIR器件(即在预定电流密度下从SIR模式跨越到PIN模式的器件)与合并PIN-肖特基相比，在发生到PIN模式的过渡的电流密度的选择性方面也具有优点。
包括SIR沟道分流器的功率MOSFET结构200在图4A的部分横截面图中示出。在图4B中示意性地示出图4A的SIR MOSFET结构200的等效电路。参考图4A，SIR MOSFET结构200包括其上形成有n-漂移层212的n+衬底210。该衬底可包括例如4H或6H多型的离轴碳化硅衬底，且可以以大约1E17到大约1E20cm-3的浓度用n型掺杂剂掺杂。n-漂移层212可以以大约1E14到大约1E18cm-3的浓度用n型掺杂剂掺杂，且可具有大约1μm到大约200μm的厚度。如上所述，可以选择漂移层212的厚度和掺杂以提供可接受的电压阻断特性以及可接受等水平的导通电阻。
例如通过诸如铝和/或硼的p型杂质的注入在漂移层212中形成p+体注入区214。p+体注入区214可具有大约1E16到大约1E20cm-3的掺杂浓度，且可延伸大约1μm的深度进入漂移层212。p+体注入214与漂移层212形成p+-n结J5。相应地，p+体注入区214、漂移层212和衬底210形成MOSFET器件200中的固有PIN结构。
n+外延层216形成在包括p+体注入区214的漂移层212上并形成器件200的SIR沟道层216。SIR沟道层216可以以大约1E15到大约5E17cm-3的浓度用n型掺杂剂掺杂，且可具有大约0.05μm到大约1μm的厚度。SIR沟道层216形成如图4A所示的长度为L的SIR沟道215。
p+体外延层218形成在SIR沟道层216上。p+体外延层具有选择的厚度和掺杂使得SIR沟道215在零施加电压处完全耗尽。在一些实施例中，p+体外延层218可以以大约1E16到大约1E20cm-3的浓度用p型掺杂剂掺杂，且可以具有大约0.2μm到大约1.5μm的厚度。
n+沟道阈值调整层230可形成在p+体外延层218上或p+体外延层218中。n+沟道阈值调整层230可以以大约1E15到大约5E17cm-3的浓度用n型掺杂剂掺杂，且可具有大约0.05μm到大约1μm的厚度。
例如通过诸如氮和/或磷的n型杂质的离子注入，n++源/SIR接触器区220形成在该器件的表面且邻近p+体注入区214，且从该器件的表面延伸通过p+体外延层218和SIR沟道215并进入p+体注入区214。n++SIR接触器区220可以以大约1E18到大约1E21cm-3的浓度用n型掺杂剂掺杂。
例如通过诸如铝和/或硼的p型杂质的离子注入，p++体接触器区222形成在该器件的表面且在n++SIR接触器区220中，且从该器件的表面延伸通过n++SIR接触器区220并进入p+体注入区214。p++体接触器区222可以以大约1E18到大约1E21cm-3的浓度用p型掺杂剂掺杂。
n+颈注入区236可邻近p+体区214形成。n+颈注入区236从该器件表面延伸进入漂移层212。如图4A所示，n+颈注入区236可形成在一对邻近体区214之间并与该一对邻近体区214接触。
栅绝缘体234和栅接触232形成在n++源/SIR接触器区220和n+颈注入区236之间的p+体外延层218和n+沟道阈值调整层230上。该栅绝缘体234例如可以是诸如二氧化硅的氧化物。
例如铝、钛和/或镍的源接触224形成在外延层的暴露表面上并与n++源/SIR接触器区220和p++体接触器区222形成欧姆接触。如图4C的平面图所示，n++源/SIR注入220可以被掩蔽以提供从p+体外延层218到p++体接触器区222和/或源接触224的电接触。例如铝、钛和/或镍的漏接触226在衬底210上形成欧姆接触。
如图4B的等效电路中所示，SIR沟道215形成与p+体区214和n-漂移层212之间的固有PN结J5并行的分流器。该SIR沟道215允许电流沿从源到漏的方向(即沿功率MOSFET器件中电流流动的正常方向的反方向)流动。
参考图4A和4B，MOSFET Q1形成在栅232和栅绝缘体234之下的体区218的表面处，其中n+沟道阈值调整层230位于该处。由体-漂移层结J5(本文中被称作漏-体结J5)形成固有PIN二极管。当漏-体结J5被正向偏置超过该结的内建电势(对于SiC大约3V)时，少数载流子注入到漂移层212。SIR沟道215的目的是从漏-体结J5分流电流。这可防止漏-体结J5将少数载流子注入到漂移层212，和/或对于小于漏-体结J5的导通电压(例如，对于SiC大约3V)的电压可提供从器件200的源224到漏226的二极管电流。SIR沟道层216可以利用通过功率MOSFET的体区形成薄n+沟道的任何方法形成，包括薄外延层的生长和/或离子注入。在一些实施例中，正如将在下面更充分解释的，SIR沟道层216可以与n+阈值调整层230合并。
在图3A所示的结构200中，可以选择n+SIR沟道215的长度、掺杂剂密度和厚度使得SIR沟道215可以在零施加漏-源电压处完全耗尽。当漏端子226比源端子224更阳性时，SIR沟道215保持耗尽且该器件阻断由漂移层212的掺杂剂密度和厚度确定的电压。相反，当漏电压降低到显著低于源电压时，SIR沟道215中的耗尽区的宽度减小，且SIR沟道215变得导电，从而使得电流能够在n++SIR接触器220和n-漂移层212之间流动。随着漏电压进一步降低，电阻性压降发生在SIR沟道215和漂移层212上。
在PIN过渡电流阈值之上，漏-体结J5上的电压变得大于结J5的导通电压，且漏-体结J5开始将少数载流子注入到漂移层212。PIN过渡电流阈值是温度的函数，主要是由于随着温度的增加SIR沟道215的迁移率减小。SIR有效沟道宽度、沟道长度和/或掺杂剂密度可以确定PIN过渡电流阈值。
在功率MOSFET器件中，SIR模式可具有超过传统MOSFET器件的某些优点。例如，SIR MOSFET可在小于3V的源-漏电压处传导反向电流，具有很少或没有反向恢复电荷，且不经受作为少数载流子注入漂移层212的结果的晶体退化。对于高电流密度和/或高温，PIN模式可提供电导率调制和/或较低的导通电阻。如果需要，可通过设计SIR沟道115电导来制作组合SIR-PIN器件，使得在PIN模式有益的电流处该SIR沟道电压达到漏-体结J5的导通电压。
在一些实施例中，可提供外部PIN、JBS或SIR二极管260以改进高电流传导，在该情况下可使内部PIN二极管不注入。因此，可避免MOSFET中的正向偏置退化而同时可以对于速度和/或正向偏置退化免除来设计外部二极管260。
现在参考图5，也可以设计阈值电压调整层(诸如图4A中所示的n+沟道阈值调整层230)以形成SIR沟道，其提供反向传导漏-体结分流器，同时还保留用于MOSFET正向偏置操作的希望的阈值电压调整性质。例如，在图5示出的器件300中，组合的阈值调整层/SIR沟道层316被提供在n+源/SIR接触器区220和n+颈注入区236之间。SIR沟道层316形成图5中所示的长度为L的SIR沟道315。
对于MOSFET正向漏电压操作，可以设计阈值电压调整/SIR沟道层(或多层)316的每单位面积总电荷，使得当栅电压小于或等于零且漏电压大于零(以为正向电压阻断防止泄漏)时SIR沟道315由p+体区214完全耗尽。此外，可以设计合并的阈值电压调整/SIR沟道层316使得对于整个操作温度范围MOSFET沟道阈值-电压高于零(以提供常闭操作)。因此，也可以设计用于阈值调整的相同层或多层以对于接近零的栅电压具有在反向方向的充分SIR沟道传导，从而对于一电流和温度范围防止漏体PN结J5注入。
在一些实施例中，合并的阈值电压调整/SIR沟道层316可以以大约1E15到大约5E17cm-3的浓度用n型掺杂剂掺杂，且可具有大约0.05μm到大约1μm的厚度。
包括合并的SIR沟道/阈值调整层316的SIR MOSFET300与具有分开的SIR沟道的SIR MOSFET相比具有一些优点，因为它可能需要更少的处理步骤来产生和连接SIR沟道。然而，合并结构的缺点在于存在对于MOSFET沟道调整功能和反向传导SIR功能的要求之间的折衷。该折衷将限制器件获得高PIN-过渡-电流的能力。合并的SIR沟道/阈值调整层的附加缺点是对于低于零的栅电压栅电压将降低SIR沟道电导。相应地，可以设计栅驱动电路以在MOSFET截止状态期间将栅切换到零电压，而不是负电压。
可以利用具有SIR漏-体结分流器的功率MOSFET证明反向传导SIR沟道的操作，正如在图5的实施例中，该SIR漏-体结分流器与阈值调整层合并，因为MOSFET栅电压可用于示出在SIR沟道导电以及不导电的情况下漏-体PN结行为。此外，MOSFET沟道可用于提供对漂移层的电阻的参考。图6A和6B示出了在125℃下对于各种偏置条件、包括与阈值调整层合并的SIR漏-体结分流器的0.15cm2、10kVSiC功率MOSFET的静态和动态性能。
尤其地，图6A是包括与阈值调整层合并的SIR漏-体结分流器的功率MOSFET的测量的漏电流相对于漏-源电压的曲线图，而图6B是图6A中的功率MOSFET的测量的漏电流和漏电压相对于时间的曲线图。图6A中所示的静态特性是对于+20V、0V和-20V的栅-源电压(Vgs)的。
如曲线352所示，+20V的Vgs导致形成与漂移层电阻串联的低电阻MOSFET沟道。因此在+20V的栅-源电压Vgs，该器件类似于传统功率MOSFET操作。感应的MOSFET沟道还分流漏-体PN结J5，以防止少数载流子注入。然而，这种操作模式并不能容易地用于反向偏置整流，因为它会要求栅电压与反向传导事件的同步(诸如在同步整流器中)。
图6A中的0V曲线(曲线354)表明0V的栅-源电压Vgs导致反向传导SIR沟道，其在大约-1.25V的漏电压处开始导电。随着漏电压进一步降低，SIR沟道上的电压达到大约2V且漂移层电阻上的压降与+20V曲线352的压降相同(即这两个曲线平行，具有2V的偏移)。
对于-20V的栅-源电压Vgs(由曲线356示出)，MOSFET沟道和SIR沟道都没有形成，并且正如3V内建电势和漏电流的指数形状所指示的，漏-体结J5传导所有电流。
图6B是图6A的功率SIR MOSFET的测量的漏电流和漏电压相对于时间的曲线图，示出了根据本发明的一些实施例的SIR MOSFET的反向恢复特性。曲线360示出了漏电流而曲线362示出了在大约-20V的恒定栅-源电压处(在该电压不形成SIR沟道)该器件的漏电压。曲线370示出了漏电流而曲线372示出了在0V的恒定栅-源电压处(在该电压形成SIR沟道)该器件的漏电压。
如图6B所示，反向恢复电荷(即图6B中的曲线360和370的低于零电流的区域)对于-20V曲线(曲线360)要大得多，因为漏-体PN结J5将少数载流子注入漂移层，所述少数载流子在反向恢复事件期间必须衰减。漏电压曲线362和372的比较示出了当形成SIR沟道时该器件更快地切换到阻断状态。
正如图6C中所示，对于小于125℃的温度，0V的栅-源电压Vgs的反向恢复时间类似，因为反向恢复时间可由漏-体结电容确定而不是由少数载流子电荷的注入确定。相反，如图6D所示，对于-20V的栅-源电压Vgs的情况反向恢复时间将从25℃到200℃持续增加，因为反向恢复时间受少数载流子注入和过量载流子衰减时间影响，该过量载流子衰减时间随温度增加。
应该注意的是，由于漂移层的低寿命和/或在漏-体结的注入损坏，图6A和6B的MOSFET器件中的PIN二极管可具有相对低的过量载流子注入。与具有更多过量载流子注入的典型PIN二极管相比，这可导致相对更快的速度但更低的导电能力。然而，即使具有相对低的过量少数载流子注入，反向传导的SIR漏-体结分流器的开关损耗低得多，对于高频(例如20kHz)开关这将导致相当大的效率和/或冷却益处。
例如，在图6A的曲线354中示出的SIR模式导致在5A处的传导损耗为50W，而在曲线356中示出的PIN模式导致在5A处的传导损耗为42W，或者对于50％占空比的0.15cm2的器件有源区传导损耗分别为167W/cm2和140W/cm2。开关能量损耗(在二极管中的开关能量损耗加上由于二极管反向恢复在互补MOSFET中感应的开关能量损耗)基本上等于二极管反向恢复电荷乘以器件操作电压。对于图6B的5A电流波形以及对于10kV器件设计的典型5kV操作电压，该例子的开关能量对于SIR模式大约为10mJ/cm2而对于PIN模式为40mJ/cm2。将该开关能量损耗乘以20kHz导致对于SIR模式为200W/cm2而对于PIN二极管模式为800W/cm2。应该注意的是在此例子中PIN二极管模式的867W/cm2的总损耗远远超过典型功率器件封装的冷却能力，而具有反向传导SIR漏-体分流器的MOSFET将适合于电流接近30A/cm2的典型功率器件封装冷却能力。
在图7和8中示出了SIR MOSFET的一些附加实施例。例如，图7中所示的SIR MOSFET400包括横向n++SIR连接器区420，其从垂直n++接触器区424横向延伸到SIR沟道415。附加的注入区可提供与体内其他区的电接触。例如，p++注入区422可提供与下部体区214的接触，p++注入区426可提供与上部体区218的接触，且n++注入区428可形成MOSFET沟道的源接触。
图8示出了SIR MOSFET结构500，其类似于图7的SIR MOSFET结构400，除了结构500包括可穿透上部体区218和/或横向SIR接触器520的凹槽530。源接触金属224延伸进入凹槽530并接触横向n++SIR接触器区520，和/或体区214和/或218。相应地，可避免形成分离的垂直n++接触器区424，该p++上部体接触器426可以制作得更小或消除掉，该p++下部体接触器222可以制作得更小或消除掉，和/或可以改进器件的封装密度。
在图9A-9D示出了根据本发明的一些实施例的SIR二极管的形成。参考图9A，提供了n+衬底110，并且n-漂移层112例如通过外延生长形成在该衬底上。该衬底可包括例如4H或6H多型的离轴碳化硅衬底，且可以大约1E17到大约1E20cm-3的浓度用n-型掺杂剂掺杂。n-漂移层112可以以大约1E14到1E18cm-3的浓度用n型掺杂剂掺杂，且可具有大约1μm到大约200μm的厚度。如上所述，可选择漂移层112的厚度和掺杂以提供可接受的电压阻断特性以及可接受等水平的导通电阻。
例如通过选择性地注入诸如铝和/或硼的p型杂质，P+体注入区114形成在漂移层112中。p+体注入区114可具有大约1E16到大约1E20cm-3的掺杂浓度，且可延伸大约1μm的深度进入漂移层112。在特定实施例中，p+体注入区114可通过以大约360keV的注入能量和大约4E14离子/cm2的剂量注入Al离子而形成。
参考图9B，n+外延层116形成在包括p+体注入区114的漂移层112上以形成器件100的SIR沟道层。SIR沟道层116可以以大约1E15到大约5E17cm-3的浓度用n型掺杂剂掺杂，且可具有大约0.05μm到大约1μm的厚度。
p+体外延层118形成在SIR沟道层116上。p+体外延层118具有选择的厚度和掺杂使得SIR沟道层116在零施加电压处完全耗尽。在一些实施例中，p+体外延层118可以以大约1E16到大约1E20cm-3的浓度用p型掺杂剂掺杂，且可具有大约0.2到大约1.5μm的厚度。
在一些实施例中，SIR沟道层116可通过将n型杂质注入到p+体注入区114以形成掩埋n+区而形成，其可消除对p+体外延层118的需要。在该实施例中，对于部分漂移层112在与金属接触124接触的表面处形成肖特基结。
参考图9C，例如通过诸如氮和/或磷的n型杂质的离子注入，n++SIR接触器区120形成在该器件的表面处并在p+体注入区114的区域内，并从该器件的表面延伸通过n+SIR沟道116并进入p+体注入区114。n++SIR接触器区120可以以大约1E18到大约1E21cm-3的浓度用n型掺杂剂掺杂。在特定实施例中，可以通过以大约100keV的注入能量和大约1E15离子/cm2的剂量注入N离子来形成n++SIR接触器区122。
例如通过诸如铝和/或硼的p型杂质的离子注入，P++体接触器区122形成在该器件的表面处且在n++SIR接触器区120内，并从该器件的表面延伸通过n++SIR接触器区120并进入p+体注入区114。p++体接触器区122可以以大约1E18到大约1E21cm-3的浓度用p型掺杂剂掺杂。在特定实施例中，可以通过以大约180keV的注入能量和大约1E15离子/cm2的剂量注入Al离子来形成p++体接触器区122。
参考图9D，例如铝、钛和/或镍的阳极接触124形成在p+体外延层118的表面上并与n++SIR接触器区120以及p++体接触器区122形成欧姆接触。例如铝、钛和/或镍的阴极接触126在衬底110上形成欧姆接触。
在图10A-10D中示出了根据本发明的一些实施例的SIR功率MOSFET的形成。
参考图10A，提供了n+衬底210，且n-漂移层212形成在衬底210上。形成MOSFET的漏区的衬底210可包括例如4H或6H多型的离轴碳化硅衬底，且可以以大约1E17到大约1E20cm-3的浓度用n型掺杂剂掺杂。n-漂移层212可以以大约1E14到大约1E18cm-3的浓度用n型掺杂剂掺杂，且可具有大约1到大约200μm的厚度。如上所述，可以选择漂移层212的厚度和掺杂以提供可接受的电压阻断特性以及可接受等水平的导通电阻。
例如通过注入诸如铝和/或硼的p型杂质，P+体注入区214形成在漂移层212中。p+体注入区214可具有大约1E16到大约1E20cm-3的掺杂浓度，且可延伸大约1μm的深度进入漂移层212。在特定实施例中，p+体注入区214可通过以大约360keV的注入能量和大约4E14离子/cm2的剂量注入Al离子而形成。
参考图10B，n+外延层216形成在包括p+体注入区214的漂移层212上并形成器件200的SIR沟道层216。SIR沟道层216可以以大约1E15到大约5E17cm-3的浓度用n型掺杂剂掺杂，且可具有大约0.05μm到大约1μm的厚度。
p+体外延层218形成在SIR沟道层216上。p+体外延层具有选择的厚度和掺杂使得SIR沟道层216在零施加电压处完全耗尽。在一些实施例中，p+体外延层218可以以大约1E16到大约1E20cm-3的浓度用p型掺杂剂掺杂，且可具有大约0.2到大约1μm的厚度。
在一些实施例中，SIR沟道层216可通过将n型杂质注入到p+体注入区214以形成掩埋n+区而形成，其可消除对p+体外延层218的需要。
n+沟道阈值调整层230可形成在p+体外延层218上。n+沟道阈值调整层230可以以大约1E15到大约5E17cm-3的浓度用n型掺杂剂掺杂，且可具有大约0.05μm到大约1μm的厚度。n+沟道阈值调整层230可通过注入和/或外延生长形成。
参考图10C，例如通过诸如氮和/或磷的n型杂质的离子注入，n++源/SIR接触器区220形成在该器件的表面处并在p+体注入区214内，并从该器件的表面延伸通过SIR沟道216并进入p+体注入区214。n++源SIR接触器区220可以以大约1E18到大约1E21cm-3的浓度用n型掺杂剂掺杂。在特定实施例中，可以通过以大约100keV的注入能量和大约1E15离子/cm2的剂量注入N离子来形成n++源SIR接触器区122。
例如通过诸如铝和/或硼的p型杂质的离子注入，P++体接触器区222形成在该器件的表面处且在n++SIR接触器区220内，并从该器件的表面延伸通过n++SIR接触器区220并进入p+体注入区214。p++体接触器区222可以以大约1E18到大约1E21cm-3的浓度用p型掺杂剂掺杂。在特定实施例中，可以通过以大约360keV的注入能量和大约4E14离子/cm2的剂量注入A1离子来形成p++体接触器区222。
n+颈注入区236可邻近p+体区214形成。n+颈注入区236从该器件的表面延伸进入漂移层212。如图4A所示，n+颈注入区236可形成在一对邻近体区214之间并与该一对体区214接触。在特定实施例中，可以通过以大约360keV的注入能量和大约5E11离子/cm2的剂量注入N离子来形成n+颈注入区236。
参考图10D，栅绝缘体234和栅接触232形成在n++源/SIR接触器区220和n+颈注入区236之间的p+体外延层218和n+沟道阈值调整层230上方。栅绝缘体234可包括热氧化物，且栅电极可包括多晶硅和/或难熔金属，诸如Mo。
例如铝、钛和/或镍的源接触224形成在外延层的暴露表面上并与n++源/SIR接触器区220和p++体接触器区222形成欧姆接触。在n++源/SIR接触器区220注入被掩蔽的区中，p+体外延层218可以与源接触224电接触和/或与p++体接触器区222电接触。例如铝、钛和/或镍的漏接触226在衬底210上形成欧姆接触。
在图11A-11B中示出了根据本发明的一些实施例的包括合并的SIR沟道和阈值调整层的SIR功率MOSFET的形成。包括合并的SIR沟道和阈值调整层的SIR功率MOSFET的形成类似于上述参考图10A-10D的过程，除了合并的阈值电压调整/SIR沟道层316形成在漂移层212上。合并的阈值电压调整/SIR沟道层316可以以大约1E15到大约5E17cm-3的浓度用n型掺杂剂掺杂，且可具有大约0.05μm到大约1μm的厚度。
在附图和说明书中，公开了本发明的典型实施例且，尽管采用特定术语，它们仅用于一般和描述性的意思而不用于限制，在下列权利要求书中阐述本发明的范围。

Claims (39)

1.一种半导体器件，包含：
具有第一导电类型的漂移层；
邻近该漂移层的第一体区，该第一体区具有与所述第一导电类型相反的第二导电类型并与该漂移层形成p-n结；
在该第一体区上的具有所述第二导电类型的第二体区；
邻近该第一和第二体区的接触器区，该接触器区具有所述第一导电类型；
从该接触器区到漂移层在第一和第二体区之间延伸的分流器沟道区，该分流器沟道区具有所述第一导电类型；
与该第一和第二体区以及该接触器区电接触的第一端子；以及
与该漂移层电接触的第二端子。
2.权利要求1所述的半导体器件，其中分流器沟道区具有选择的长度、厚度和掺杂浓度使得当零电压被施加在第一和第二端子上时该分流器沟道区完全耗尽。
3.权利要求2所述的半导体器件，其中沟道区具有从大约1E15到大约5E17cm-3的掺杂浓度并具有从大约0.05μm到大约1μm的厚度。
4.权利要求2所述的半导体器件，其中选择分流器沟道区的长度厚度和掺杂浓度以及第一体区和第二体区的掺杂浓度使得当小于第一体区和漂移层之间的p-n结的内建电势的电压施加到第一端子时在分流器沟道区中形成导电沟道。
5.权利要求4所述的半导体器件，其中体区具有从大约1E16到大约1E20cm-3的掺杂浓度。
6.权利要求1所述的半导体器件，进一步包含：
具有第一导电类型且具有比漂移层的掺杂剂浓度大的掺杂剂浓度的衬底，其中漂移层在衬底上且其中第二端子在衬底上。
7.权利要求1所述的半导体器件，其中第一体区包含漂移层中的注入区，并且其中分流器沟道区包含在漂移层上的外延层，并且其中第二体区包含在沟道区上的体外延层。
8.权利要求7所述的半导体器件，其中接触器区延伸通过第二体区并进入第一体区。
9.权利要求1所述的半导体器件，其中接触器区包含第一接触器区，且该半导体器件还包含具有第二导电类型且延伸进入第一体区的第二接触器区。
10.权利要求9所述的半导体器件，其中第一端子与第二接触器区电接触。
11.权利要求1所述的半导体器件，其中第一导电类型为n型而第二导电类型为p型。
12.权利要求1所述的半导体器件，其中第一导电类型为p型而第二导电类型为n型。
13.权利要求1所述的半导体器件，其中第一端子包含阳极端子而第二端子包含阴极端子。
14.权利要求1所述的半导体器件，进一步包含：
在接触器区和漂移层之间的第二体区的表面上的栅绝缘体层；以及
在栅绝缘体层上的栅接触；
其中第一端子包含源端子；且
其中第二端子包含漏端子。
15.权利要求14所述的半导体器件，进一步包含在第二体区上的阈值调整层，该阈值调整层选择掺杂浓度以调整该半导体器件的阈值电压。
16.权利要求14所述的半导体器件，进一步包含邻近第一和/或第二体区的颈注入区，该颈注入区具有第一导电类型，其中分流器沟道区在接触器区和颈注入区之间延伸。
17.权利要求1所述的半导体器件，其中接触器区包含从该半导体器件的表面延伸进入第二体区的垂直接触器区以及与该垂直接触器区接触并从该垂直接触器区延伸到分流器沟道区的水平接触器区。
18.权利要求1所述的半导体器件，还包含在第二体区内的凹槽以及在该凹槽中的导电材料，并且其中接触器区包含与该凹槽接触并从该凹槽延伸到沟道区的水平接触器区。
19.一种电子电路，包括与外部二极管并联的根据权利要求14的半导体器件，该外部二极管具有连接到该半导体器件的第一端子的第一端子以及连接到该半导体器件的第二端子的阴极。
20.权利要求1的半导体器件，其中分流器沟道区具有选择的长度、厚度和掺杂浓度使得当第一体区和漂移层之间的p-n结被反向偏置时该分流器沟道区不导电。
21.一种MOSFET，包含：
具有第一导电类型的漂移层；
邻近该漂移层的体区，该体区具有与所述第一导电类型相反的第二导电类型并与该漂移层形成p-n结；
在该体区中的源区，该源区具有所述第一导电类型；
在该体区上并从该源区延伸到漂移层的分流器沟道区，该沟道区具有所述第一导电类型；
在该源区和漂移层之间的沟道区上的栅绝缘体层；
在该栅绝缘体层上的栅接触；
与该体区和接触器区电接触的源接触；以及
与该漂移层电接触的漏接触，其中该分流器沟道区具有选择的长度、厚度和掺杂浓度使得在施加到第一端子和第二端子的零电压处和在小于MOSFET的阈值电压的栅电压处沟道区完全耗尽。
22.根据权利要求21的MOSFET，其中分流器沟道区具有从大约1E15到大约5E17cm-3的掺杂浓度且具有大约0.05μm到大约1μm的厚度。
23.根据权利要求21的MOSFET，其中选择分流器沟道区的厚度和掺杂浓度以及体区的掺杂浓度使得当施加到第一端子的电压小于体区和漂移层之间的p-n结的内建电势时导电沟道在沟道区中形成。
24.根据权利要求23的MOSFET，其中体区具有从大约1E16到大约1E20cm-3的掺杂浓度。
25.根据权利要求23的MOSFET，进一步包含邻近体区的在漂移层中的且具有第一导电类型的颈注入区，其中分流器沟道区接触颈注入区。
26.根据权利要求23的MOSFET，进一步包含：
具有第一导电类型并具有比漂移层的掺杂剂浓度大的掺杂剂浓度的衬底，其中漂移层在该衬底上且其中漏接触在该衬底上。
27.根据权利要求21的MOSFET，其中选择分流器沟道区的长度、厚度和掺杂浓度使得当体区和漂移层之间的p-n结被反向偏置时该分流器沟道区不导电。
28.一种形成电子器件的方法，包含：
形成具有第一导电类型的漂移层；
在该漂移层中形成第一体区，该第一体区具有与所述第一导电类型相反的第二导电类型并与该漂移层形成p-n结；
在该第一体区上形成具有所述第二导电类型的第二体区；
在该体区中形成分流器沟道区，该分流器沟道区具有所述第一导电类型并在第一和第二体区之间延伸到漂移层，其中分流器沟道区具有选择的长度、厚度和掺杂浓度使得当零电压施加到该分流器沟道区时该分流器沟道区完全耗尽；并且
在该体区中形成接触器区，该接触器区接触分流器沟道区并具有所述第一导电类型。
29.根据权利要求28的方法，其中接触器区包含第一接触器区，该方法还包含：
形成具有第一导电类型且延伸穿过第一接触器区并进入第一体区的第二接触器区。
30.根据权利要求28的方法，其中形成分流器沟道层包含在漂移层和第一体区上形成分流器沟道外延层；并且其中形成第二体区包含在沟道外延层上形成体外延层。
31.根据权利要求30的方法，其中形成分流器沟道层包含在第一体区中注入掩埋沟道层。
32.根据权利要求28的方法，进一步包含形成与第二体区和接触器区电接触的第一端子；以及
形成与漂移层电接触的第二端子。
33.根据权利要求28的方法，其中形成第一体区包含将第二导电类型杂质选择性地注入漂移层。
34.根据权利要求28的方法，进一步包含：
在接触器区和漂移层之间的第二体区上形成栅绝缘体层；而且
在栅绝缘体层上形成栅接触。
35.根据权利要求34的方法，进一步包含：
在第二体区上形成阈值调整层。
36.根据权利要求35的方法，其中形成阈值调整层包含在第二体区上形成阈值调整外延层，并且其中形成接触器区包含将第一导电类型杂质选择性地注入通过阈值调整外延层并进入第一体区。
37.根据权利要求28的方法，进一步包含形成邻近第一和/或第二体区的颈注入区，其中分流器沟道层在第一和第二体区之间从接触器区延伸并延伸到颈注入区，其中颈注入区具有第一导电类型。
38.一种功率MOSFET器件，包含：
具有第一导电类型的漂移层；
在该漂移层中的体区，该体区具有与所述第一导电类型相反的第二导电类型并与该漂移层形成p-n结；
在该体区中的源区，该源区具有所述第一导电类型；
邻近该漂移层的漏区；以及
从该源区延伸到漂移层的静电感应整流器(SIR)沟道区，其中该SIR沟道区被配置为在零漏-源电压处完全耗尽且在小于体区和漂移层之间的p-n结的内建电势的源漏电压处在源区和漂移层之间形成导电沟道。
39.一种二极管，包含：
具有第一导电类型的漂移层；
在该漂移层中的体区，该体区具有与所述第一导电类型相反的第二导电类型并与该漂移层形成p-n结；
在该体区中的接触器区，该接触器区具有所述第一导电类型；
从该接触器区延伸到漂移层的静电感应整流器(SIR)沟道区，其中该SIR沟道区被配置为在零漏-源电压处完全耗尽且在小于体区和漂移层之间的p-n结的内建电势的施加电压处在接触器区和漂移层之间形成导电沟道。
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