KR101413879B1 - 반도체 소자, 전자 회로, ｍｏｓｆｅｔ, 파워 ｍｏｓｆｅｔ 소자, 다이오드, 및 전자 소자의 형성 방법 - Google Patents

반도체 소자, 전자 회로, ｍｏｓｆｅｔ, 파워 ｍｏｓｆｅｔ 소자, 다이오드, 및 전자 소자의 형성 방법

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Abstract

반도체 소자는, 제1 도전형을 가지는 드리프트(drift)층 및 상기 드리프트층에 인접한 바디(body) 영역을 포함한다. 상기 바디 영역은 상기 제1 도전형에 반대되는 제2 도전형을 가지며, 상기 드리프트층과 p-n 접합을 형성한다. 상기 소자는, 상기 바디 영역 내에 위치하고, 상기 제1 도전형을 가지는 콘택터(contactor) 영역, 및 상기 바디 영역을 통하여 상기 콘택터 영역으로부터 상기 드리프트층으로 확장하는 션트 채널 영역을 포함한다. 상기 션트(shunt) 채널 영역은 상기 제1 도전형을 가진다. 상기 소자는 상기 바디 영역 및 상기 콘택터 영역과 전기적으로 접촉하는 제1 단자(terminal), 및 상기 드리프트층과 전기적으로 접촉하는 제2 단자를 더 포함한다.
파워 스위칭 반도체 소자, 다이오드, 접합 션트

Description

반도체 소자, 전자 회로, ＭＯＳＦＥＴ, 파워 ＭＯＳＦＥＴ 소자, 다이오드, 및 전자 소자의 형성 방법{SEMICONDUCTOR DEVICE, ELECTRONIC CIRCUIT, MOSFET, POWER MOSFET DEVICE, DIODE, AND METHOD OF FORMING ELECTRONIC DEVICE}
본 발명은 파워(power) 반도체 소자들 및 파워 반도체 소자들의 형성 방법들에 관한 것으로, 보다 상세하게는, 파워 스위칭(switching) 반도체 소자들 및 파워 스위칭 반도체 소자들의 형성 방법들에 관한 것이다.
본 발명은 적어도 부분적으로 미국 해군 연구청(Office of Naval Research) 계약 번호 05-C-0202의 지원으로 만들어졌다. 정부는 본 발명에 일정한 권리들을 가진다.
파워 반도체 소자들은 많은 양의 전류들을 운반하고, 고전압들을 견뎌 내는 데에 널리 이용된다. 널리 이용되는 한 파워 소자에는 파워 금속 산화막 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor, MOSFET)가 있다. 파워 MOSFET에서, 개재(intervening) 절연체에 의해 반도체 표면으로부터 분리된 게이트 전극에 제어 신호가 제공되는데, 개재 절연체는 실리콘 이산화물(dioxide)일 수 있으나, 이에 한정되지 않는다. 바이폴라(bipolar) 트랜지스터 동작에서 이용되는 소수 캐리어 주입의 존재 없이, 다수 캐리어들의 이동으로 전류 전도가 발생한다. 파워 MOSFET들은 우수한 안전 동작 영역을 제공할 수 있 고, 하나의 단위 셀 구조 내에서 평행(parallel)하게 배치될 수 있다.
본 기술 분야에서 통상의 지식을 가진 자들에게 잘 알려진 바와 같이, MOSFET 소자들은 일반적으로 측면 구조 또는 수직 구조를 가질 수 있다. 측면 구조에서, 드레인 단자, 게이트 단자 및 소스 단자는 기판의 동일면 상에 있다. 반대로, 수직 구조에서, 소스 및 드레인은 기판의 대향면들 상에 있다.
대부분의 파워 소자들이 실리콘으로 형성되지만, 최근의 개발 노력들은 파워 소자들에 대한 실리콘 카바이드(SiC) 소자들의 이용에 대한 연구도 포함해왔다. 실리콘 카바이드(SiC)는 전기적 특성과 물리적 특성의 결합을 가지는데, 이는 실리콘 카바이드를 고온, 고전압, 고주파수 및/또는 고전력 전기 소자들을 위한 매력적인 반도체 물질로 만든다. 이러한 특성들은 3.0 eV의 밴드갭, 4 MV/cm의 전계 파괴(breakdown), 4.9 W/cm-K의 열전도율, 및 2.0×107cm/s의 전자 이동 속도를 포함한다.
이러한 특성들은 실리콘 카바이드 파워 소자들이 종래의 실리콘계 파워 소자들에 비해 더 높은 온도들, 더 높은 전력 레벨들 및/또는 더 낮은 특정 온 저항(on-resistance)에서 동작하도록 허용할 수 있다. 실리콘 카바이드에 제조된 파워 MOSFET는 본 발명의 양수인에게 양도된, 명칭이 "Power MOSFET in Silicon Carbide"인 Palmour의 미국 특허 번호 제5,506,412호에서 설명된다.
종래의 수직 파워 MOSFET 구조(10)가 도 1에 나타난다. 상기 구조는 n+ 기판(22)을 포함하고, n+ 기판(22) 위에 n- 드리프트(drift)층(24)이 형성된다. p- 타입의 바디 영역들(16)은 예를 들어, 이온 주입에 의해 n- 드리프트층에 형성된다. n-타입의 소스 영역들(20)은 p+ 바디 콘택 영역들(18)에 인접한 바디 영역들(16)에 형성된다. 게이트 절연체(28)는 드리프트층(24)의 표면 상에 형성되고, 소스 영역들(20)과 드리프트 층(24) 사이의 바디 영역들(16)의 표면 위로 확장한다. 게이트 콘택(26)은 게이트 절연체(28) 상에 형성된다. 소스 콘택들(30)은 소스 영역들(20) 상에 형성되고, 반면에 드레인 콘택(32)은 기판(22) 상에 형성된다. 충분한 전압이 게이트 콘택(26)에 인가되면, 소스 영역들(20)과 드레인 영역(24) 사이의 바디 영역들(16)에서, 소자(10)의 표면에 채널이 유도되어, 소자를 온(ON) 상태로 둔다.
오프(OFF) 상태에서(즉, 채널을 유도하기에 충분한 게이트 전압이 존재하지 않을 때), 파워 MOSFET 구조(10)는 p+ 바디 영역(16), n-타입의 드리프트층(24) 및 n+ 기판(22)으로 형성되는 PIN 다이오드와 동일하다. 상기 구조가 역방향으로 바이어스될 때, 주로 바디 영역(16)과 드리프트층(24) 사이의 접합(J1)의 드리프트층 면 위에서 기판(22)을 향하여 공핍 영역이 확장하고, 이것은 드레인 전압을 차단한다.
그러나, 소자(10)가 온 상태일 때, 드리프트층(24)은 소스(24)와 드레인(20) 사이의 경로를 제공한다. 그러므로, 드리프트층(24)의 저항은 소자(10) 드레인-소스 저항(RDSon)에 기여한다.
n- 드리프트층(24)의 도핑 레벨과 두께는 트랜지스터 소자(10)의 항복 전압과 RDSon에 모두 영향을 미친다. 드리프트층(24)이 두꺼울수록, 그리고, 그 도핑 레벨이 낮을수록, 소자(10)의 항복 전압이 높아진다. 반대로, 드리프트층(24)이 얇을수록, 그리고 그 도핑 레벨이 높을수록, RDSon이 낮아진다(그리고, 그 결과, 소자(10)의 전도 손실들이 낮아진다). 그러므로, 파워 MOSFET의 정격 전압과 파워 MOSFET의 ON 상태 저항 사이에 트레이드 오프가 있다.
절연 게이트 바이폴라 트랜지스터들(insulated gate bipolar transistors, IGBTs) 및/또는 파워 MOSFET들과 같은 스위칭 파워 소자들에 대한 일반적인 어플리케이션들은 내부 다이오드 및/또는 외부 다이오드에 의한 정류 및/또는 클램핑(clamping)을 위한 역전도로부터 이익을 얻을 수 있다. 파워 MOSFET들은 그 구조 내에 고유 PIN 다이오드를 가지기 때문에, 이 내부 다이오드는 정류 및 클램핑을 위해 이용될 수 있고, 또는 외부 다이오드에 의해 바이패스될 수도 있다. 파워 MOSFET의 고유 내부 PIN 다이오드가 드레인-바디 접합(J1)에 걸쳐서 소수 캐리어 주입을 유발할 수 있으므로, 소자는 소수 캐리어 재결합으로 인해 느린 역 회복 시간(reverse recovery time)을 가질 수 있다. 더욱이, 드레인-바디 접합(J1)에 걸친 소수 캐리어들의 주입은 드리프트층(24)을 형성하는 SiC 결정의 특성 저하(degradation)의 원인이 될 수 있다.
파워 스위칭 반도체 소자들은 또한, 예를 들어, 약 600 V에서 약 10 kV 또는 그 이상의 사이에 전압 차단 등급(voltage blocking ratings)을 가질 수 있는, 고전압 실리콘 카바이드 쇼트키(Schottky) 다이오드들과 PIN 다이오드들을 포함한다. 이러한 다이오드들은 그들의 활성 영역 디자인에 따라 약 100 A 또는 그 이상과 같은 양의 순방향 전류를 처리할 수 있다.
소수 캐리어 소자들인 PIN 소자들은 일반적으로 상대적으로 불충분한 스위칭 속도들을 나타낸다. 반대로, 쇼트키 소자들은 이론상으로 매우 높은 스위칭 속도들이 가능하다. 또한, 실리콘 카바이드 소자들은 실리콘 소자들보다 높은 전류 밀도를 처리할 수 있다.
종래의 SiC 쇼트키 다이오드 구조는 n-타입의 SiC 기판을 가지는데, n-타입의 SiC 기판 위에는 드리프트 영역으로 기능하는 n- 에피택셜층이 형성된다. 상기 소자는 일반적으로 n- 층 바로 위에 형성되는 쇼트키 콘택을 포함한다. 가드 링(guard ring) 및/또는 p-타입의 JTE(junction termination extension) 영역과 같은 접합 종단(termination) 영역은 일반적으로 쇼트키 접합 활성 영역을 둘러싸도록 형성된다. 접합 종단 영역의 목적은 쇼트키 접합의 가장자리들(edges)에 몰린 전기장을 감소시키거나 예방하고, 소자의 표면과의 상호 작용으로부터 공핍 영역을 저지하기 위함이다. 표면 효과들은 공핍 영역이 고르지 않게 퍼지는 것을 야기할 수 있고, 이것은 소자의 항복 전압에 불리하게 영향을 끼칠 수 있다.
이용된 종단 타입에 관계 없이, 충분히 많은 역전압이 접합에 인가되면, 쇼트키 다이오드는 파괴될 것이다. 이러한 파괴들은 일반적으로 파국적이고(catastrophic), 소자를 손상시키거나 파괴할 수 있다. 더욱이, 심지어 접합이 끊어지기 전에, 쇼트키 다이오드는 많은 양의 역방향 누설 전류들을 경험할 수 있다. 그러한 누설 전류들을 감소시키기 위하여, 접합 장벽 쇼트키(junction barrier Schottky, JBS) 다이오드가 개발되었다. JBS 다이오드들은 때때로 병합된 PIN-쇼트키(MPS, Merged PIN - Schottky) 다이오드들이라고 언급되어, JBS 구조 내의 고유 PIN 다이오드로부터의 소수 캐리어 주입을 포함하는 동작의 가능한 모드를 반영한다.
종래의 JBS 다이오드(50)가 도 2에 나타난다. 거기에 나타난 바와 같이, 종래의 JBS 다이오드(50)는 n-타입 기판(52)을 포함하고, n- 드리프트층(52)이 n-타입 기판(52) 위에 형성된다. 복수의 p+ 영역들(56)이 일반적으로 이온 주입에 의해, n- 드리프트층(54)의 표면에 형성된다. 금속 애노드 콘택(58)은 n- 드리프트층(54)과 p+ 영역들(56) 모두와 접촉하여, n- 드리프트층(54)의 표면 상에 형성된다. 애노드 콘택(58)은 p+ 영역들(56) 사이의 드리프트층(54)의 노출된 부분들과 쇼트키 접합을 형성하고, p+ 영역들(56)과 오믹(ohmic) 콘택을 형성할 수 있다. 캐소드 콘택(60)은 기판(52) 상에 형성된다. 실리콘 카바이드계 JBS 다이오드들은 예를 들어, 미국 특허 번호 제6,104,043호 및 제6,524,900호에서 설명된다.
순방향 동작에서, 애노드 콘택(58)과 드리프트층(54) 사이의 접합(J3)은 p+ 영역들(56)과 드리프트층(54) 사이의 접합(J2)보다 낮은 전압들에서 턴온된다. 그러므로, 낮은 순방향 전압들에서, 소자는 쇼트키 다이오드 행동(behavior)을 보인다. 다시 말해, 소자에서 전류 이동은 낮은 순방향 전압들에서 쇼트키 접합(J3)의 전역에 걸쳐 주입되는 다수 캐리어들(전자들)에 의해 좌우된다. 일반적인 동작 전압들에서 소자에는 소수 캐리어 주입이 없으므로(그리고, 그러므로, 소수 전하 저장이 없으므로), JBS 다이오드들은 쇼트키 다이오드들의 빠른 스위칭 속도 특성을 가질 수 있다.
그러나, 역방향 바이어스 조건들에서, p+ 영역들(56)과 드리프트층(54) 사이 의 PN 접합(J2)에 의해 형성되는 공핍 영역들은, 소자(50)를 통해 역방향 전류를 차단하기 위해 확장하여, 쇼트키 접합(J3)을 보호하고, 소자(50)에서 역방향 누설 전류를 제한한다. 그러므로, 역방향 바이어스에서, JBS 다이오드(50)는 PIN 다이오드의 전압 차단 행동에 가까워진다. 소자(50)의 전압 차단 능력은 일반적으로 드리프트층(54)의 두께와 도핑, 그리고, 에지 종단의 구조에 의해 결정된다.
본 발명의 일부 실시예들에 따른 반도체 소자는 제1 도전형(conductivity type)을 가지는 드리프트(drift)층 및 상기 드리프트층에 인접합 제1 바디 영역을 포함한다. 상기 제1 바디 영역은 상기 제1 도전형에 반대되는 제2 도전형을 가질 수 있고, 상기 드리프트층과 p-n 접합을 형성할 수 있다. 상기 제2 도전형을 가지는 제2 바디 영역은 상기 제1 바디 영역 상에 위치한다. 상기 소자는, 상기 바디 영역 내에 위치하고, 상기 제1 도전형을 가지는 제1 콘택터 영역, 및 상기 제1 및 제2 바디 영역들 사이에서 상기 콘택터 영역으로부터 상기 드리프트층으로 확장하는 션트(shunt) 채널 영역을 더 포함한다. 상기 션트 채널 영역은 상기 제1 도전형을 가질 수 있다. 상기 소자는 상기 제1 및 제2 바디 영역들 및 상기 콘택터 영역과 전기적으로 접촉하는 제1 단자; 및 상기 드리프트층과 전기적으로 접촉하는 제2 단자를 더 포함한다.
상기 션트 채널 영역은, 영(zero) 전압이 상기 제1 및 제2 단자들에 걸쳐 인가될 때 상기 채널 영역이 완전히 공핍되도록 선택된 길이, 두께 및 도핑 농도를 가질 수 있다. 구체적으로, 상기 채널 영역은 약 1E15에서 약 5E17 cm-3 의 도핑 농도를 가질 수 있고, 약 0.05 ㎛에서 약 1 ㎛의 두께를 가질 수 있다.
일부 실시예들에서, 상기 션트 채널 영역의 상기 길이, 두께 및 도핑 농도는, 상기 제1 바디 영역과 상기 드리프트층 사이의 상기 p-n 접합이 역방향으로 바어이스될 때 상기 션트 채널 영역이 전도되지 않도록 선택될 수 있다.
상기 션트 채널 영역의 상기 길이, 두께 및 도핑 농도와 상기 제1 바디 영역과 상기 제2 바디 영역의 도핑 농도는, 상기 바디 영역과 상기 드리프트층 사이의 상기 p-n 접합의 빌트인 포텐셜(built-in potential)보다 낮은 전압이 상기 제1 단자에 인가될 때, 상기 션트 채널 영역에 전도성 채널이 형성되도록 선택될 수 있다. 상기 제1 및 제2 바디 영역들은 약 1E16에서 약 1E20 cm-3의 도핑 농도를 가질 수 있다.
상기 반도체 소자는 상기 제1 도전형을 가지고, 상기 드리프트층의 도판트 농도보다 큰 도판트 농도를 가지는 기판을 더 포함하고, 상기 드리프트층은 상기 기판 상에 위치하며, 상기 제2 단자는 상기 기판 상에 위치할 수 있다.
상기 바디 영역은 상기 드리프트층 내에 주입된(implanted) 영역을 포함할 수 있고, 상기 션트 채널 영역은 상기 드리프트층 및 상기 제1 바디 영역 상에 에피택셜층을 포함할 수 있다. 상기 제2 바디 영역은 상기 션트 채널 영역 상에 에피택셜층을 포함할 수 있다. 상기 콘택터 영역은 상기 제2 바디 영역을 통해, 그리고, 상기 제1 바디 영역 안으로 확장할 수 있다.
상기 콘택터 영역은 제1 콘택터 영역을 포함할 수 있고, 상기 반도체 소자는, 상기 제2 도전형을 가지고, 상기 제1 콘택터 영역을 통하여 상기 제1 바디 영역 안으로 확장하는 제2 콘택터 영역을 더 포함할 수 있다.
상기 제1 단자는 상기 제2 콘택터 영역과 전기적으로 접촉할 수 있다.
일부 실시예들에서, 상기 제1 도전형은 n-타입(type)일 수 있고, 상기 제2 도전형은 p-타입일 수 있다. 다른 실시예들에서, 상기 제1 도전형은 p-타입일 수 있고, 상기 제2 도전형은 n-타입일 수 있다.
제1 도전형이 n-타입이고, 상기 단자들이, 상기 제1 도전형이 p-타입인 경우에 대하여 역으로 되는 경우에 대하여, 상기 제1 단자는 애노드(anode) 단자를 포함할 수 있고, 상기 제2 단자는 캐소드(cathode) 단자를 포함할 수 있다.
상기 반도체 소자는 상기 콘택터 영역과 상기 드리프트층 사이의 상기 제2 바디 영역의 표면 상에 위치하는 게이트 절연체층, 및 상기 게이트 절연체층 상에 위치하는 게이트 콘택을 더 포함할 수 있다. 상기 제1 단자는 소스 단자를 포함할 수 있고, 상기 제2 단자는 드레인 단자를 포함할 수 있다. 상기 제2 바디 영역은 상기 제1 콘택터가 마스킹되는 영역들에서 상기 제1 단자와 전기적으로 접촉하고, 그리고/또는 상기 제2 콘택터와 전기적으로 접촉할 수 있다.
상기 반도체 소자는 상기 제2 바디 영역 상에 위치하는 문턱(threshold) 조절층을 더 포함할 수 있다. 상기 문턱 조절층은 상기 반도체 소자의 문턱 전압을 조절하도록 선택된 도핑 농도를 가질 수 있다.
상기 반도체 소자는 상기 제1 및 제2 바디 영역들에 인접한 넥 임플란트(neck implant) 영역을 더 포함할 수 있다. 상기 넥 임플란트 영역은 상기 제1 도전형을 가질 수 있고, 상기 션트 채널 영역은 상기 콘택터 영역과 상기 넥 임플란트 영역 사이에서 확장할 수 있다.
상기 콘택터 영역은 상기 반도체 소자의 표면으로부터 상기 제1 바디 영역 안으로 확장하는 수직 콘택터 영역, 및 상기 수직 콘택터 영역과 접촉하고, 상기 수직 콘택터 영역으로부터 상기 션트 채널 영역으로 확장하는 수평 콘택터 영역을 포함할 수 있다.
상기 반도체 소자는 상기 제2 바디 영역 내의 리세스, 및 상기 리세스 내의 전도성 물질을 더 포함할 수 있고, 상기 콘택터 영역은 상기 리세스 내의 상기 전도성 물질과 접촉하고, 상기 리세스로부터 상기 채널 영역으로 확장하는 수평 콘택터 영역을 포함할 수 있다.
본 발명의 일부 실시예들은, 정류 접합 션트를 포함하고 외부 다이오드와 병렬로 연결되는 반도체 소자를 포함하고, 상기 외부 다이오드는 상기 반도체 소자의 상기 제1 단자에 연결되는 제1 단자 및 상기 반도체 소자의 상기 제2 단자에 연결되는 제2 단자를 가지는 전자 회로를 제공한다.
본 발명의 일부 실시예들에 따른 MOSFET은 제1 도전형을 가지는 드리프트층, 및 상기 드리프트층에 인접하고, 상기 제1 도전형과 반대되는 제2 도전형을 가지며, 상기 드리프트층과 p-n 접합을 형성하는 바디 영역을 포함한다. 상기 MOSFET은, 상기 바디 영역 내에 위치하고, 상기 제1 도전형을 가지는 소스 영역, 및 상기 바디 영역 상에 위치하고, 상기 소스 영역으로부터 상기 드리프트층으로 확장하는 션트 채널 영역을 더 포함한다. 상기 션트 채널 영역은 상기 제1 도전형을 가질 수 있다. 상기 MOSFET은 상기 소스 영역과 상기 드리프트층 사이의 상기 션트 채널 영역 상에 위치하는 게이트 절연체 층, 상기 게이트 절연체 층 상에 위치하는 게이트 콘택, 상기 바디 영역 및 상기 콘택터 영역과 전기적으로 접촉하는 소스 콘택, 및 상기 드리프트층과 전기적으로 접촉하는 드레인 콘택을 더 포함한다.
상기 션트 채널 영역은, 상기 제1 단자 및 상기 제2 단자에 인가되는 전압이 영이고, 게이트 전압이 상기 MOSFET의 문턱 전압보다 낮을 때, 상기 채널 영역이 완전히 공핍되도록 선택된 길이, 두께 및 도핑 농도를 가질 수 있다. 구체적으로, 상기 션트 채널 영역은 약 1E15에서 약 5E17 cm-3의 도핑 농도를 가질 수 있고, 약 0.05 ㎛에서 약 1 ㎛의 두께를 가질 수 있다.
상기 션트 채널 영역의 상기 길이, 두께 및 도핑 농도와 상기 바디 영역의 도핑 농도는, 상기 바디 영역과 상기 드리프트층 사이의 p-n 접합의 빌트인 포텐셜보다 낮은 전압이 상기 제1 단자에 인가될 때, 전도성 채널이 상기 채널 영역 내에 형성되도록 선택될 수 있다. 상기 바디 영역은 약 1E16에서 약 1E20 cm-3의 도핑 농도를 가질 수 있다.
상기 MOSFET은 상기 바디 영역에 인접하는 상기 드리프트층 내에 위치하고, 상기 제1 도전형을 가지는 넥 임플란트 영역을 더 포함할 수 있고, 상기 션트 채널 영역은 상기 넥 임플란트 영역과 접촉할 수 있다.
상기 MOSFET은 상기 제1 도전형을 가지고, 상기 드리프트층의 도판트 농도보다 큰 도판트 농도를 가지는 기판을 더 포함할 수 있다. 상기 드리프트층은 상기 기판 상에 위치할 수 있고, 상기 드레인 콘택은 상기 기판 상에 위치할 수 있다.
본 발명의 일부 실시예들은 전자 소자를 형성하는 방법들을 제공한다. 상기 방법들은 제1 도전형을 가지는 드리프트층을 형성하는 단계, 상기 제1 도전형에 반대되는 제2 도전형을 가지고, 상기 드리프트층과 p-n 접합을 형성하는 제1 바디 영역을 상기 드리프트층 내에 형성하는 단계, 상기 제2 도전형을 가지는 제2 바디 영역을 상기 제1 바디 영역 상에 형성하는 단계, 및 상기 제1 도전형을 가지고, 상기 제1 바디 영역과 상기 제2 바디 영역 사이에서 상기 드리프트층으로 확장하는 션트 채널층을 상기 바디 영역 내에 형성하는 단계를 포함한다. 상기 션트 채널 영역은, 영 전압이 거기에 인가될 때, 상기 션트 채널 영역이 완전히 공핍되도록 선택된 길이, 두께 및 도핑 농도를 가질 수 있다. 상기 방법들은 상기 션트 채널층에 접촉하고, 상기 제1 도전형을 가지는 콘택터 영역을 상기 바디 영역 내에 형성하는 단계를 더 포함할 수 있다.
상기 콘택터 영역은 제1 콘택터 영역을 포함할 수 있고, 상기 방법들은, 상기 제1 도전형을 가지고, 상기 제1 콘택터 영역을 통해, 그리고, 상기 제1 바디 영역 안으로 확장하는 제2 콘택터 영역을 형성하는 단계를 더 포함할 수 있다.
상기 션트 채널층을 형성하는 단계는, 상기 드리프트층 및 상기 제1 바디 영역 상에 션트 채널 에피택셜층을 형성하는 단계를 포함할 수 있고, 상기 제2 바디 영역을 형성하는 단계는, 상기 채널 에피택셜층 상에 바디 에피택셜층을 형성하는 단계를 포함할 수 있다. 일부 실시예들에서, 상기 션트 채널층을 형성하는 단계는, 매립된 채널층을 상기 바디 영역 내에 주입하는 단계를 더 포함할 수 있다.
상기 방법들은 상기 제2 바디 영역 및 상기 콘택터 영역과 전기적으로 접촉하는 제1 단자를 형성하는 단계, 및 상기 드리프트층과 전기적으로 접촉하는 제2 단자를 형성하는 단계를 더 포함할 수 있다.
상기 제1 바디 영역을 형성하는 단계는, 제2 도전형의 불순물들을 상기 드리프트층 안으로 선택적으로 주입하는 단계를 포함할 수 있다.
상기 방법들은 상기 콘택터 영역과 상기 드리프트층 사이의 상기 제2 바디 영역 상에 게이트 절연체층을 형성하는 단계, 및 상기 게이트 절연체층 상에 게이트 콘택을 형성하는 단계를 더 포함할 수 있다. 상기 방법들은 상기 제2 바디 영역 상에 문턱 조절층을 형성하는 단계를 더 포함할 수 있다.
상기 문턱 조절층을 형성하는 단계는, 상기 제2 바디 영역 상에 문턱 조절 에피택셜층을 형성하는 단계를 포함할 수 있고, 상기 콘택터 영역을 형성하는 단계는, 상기 문턱 조절 에피택셜층을 통하여, 그리고, 상기 제2 바디 영역 안으로 제1 도전형의 불순물들을 선택적으로 주입하는 단계를 포함할 수 있다.
상기 방법들은 상기 제1 및 제2 바디 영역들에 인접하는 넥 임플란트 영역을 형성하는 단계를 더 포함할 수 있다. 상기 션트 채널층은 상기 제1 바디 영역과 상기 제2 바디 영역 사이의 상기 콘택터 영역으로부터 상기 넥 임플란트 영역으로 확장할 수 있다. 상기 넥 임플란트 영역은 상기 제1 도전형을 가질 수 있다.
본 발명의 일부 실시예들에 따른 파워 MOSFET 소자는 제1 도전형을 가지는 드리프트층, 및 상기 드리프트층 내에 위치하는 바디 영역을 포함한다. 상기 바디 영역은 상기 제1 도전형에 반대되는 제2 도전형을 가질 수 있고, 상기 드리프트층과 p-n 접합을 형성할 수 있다. 상기 MOSFET은, 상기 바디 영역 내에 위치하고, 상기 제1 도전형을 가지는 소스 영역, 상기 드리프트층에 인접하는 드레인 영역, 및 상기 소스 영역으로부터 상기 드리프트 영역으로 확장하는 정전 유도형 정류기(static induction rectifier, SIR) 채널 영역을 더 포함한다. 상기 SIR 채널 영역은 영 드레인-소스 전압에서 완전히 공핍되고, 상기 바디 영역과 상기 드리프트층 사이의 상기 p-n 접합의 빌트인 포텐셜보다 낮은 소스-드레인 전압에서 상기 소스 영역과 상기 드리프트층 사이에 전도성 채널을 형성하도록 구성된다.
본 발명의 일부 실시예들은 제1 도전형을 가지는 드리프트층, 및 상기 드리프트층 내에 위치하는 바디 영역을 포함하는 PIN 다이오드 또는 JBS 다이오드를 제공한다. 상기 바디 영역은 상기 제1 도전형에 반대되는 제2 도전형을 가지며, 상기 드리프트층과 p-n 접합을 형성한다. 상기 소자는, 상기 바디 영역 내에 위치하고, 상기 제1 도전형을 가지는 콘택터 영역, 상기 콘택터 영역으로부터 상기 드리프트층으로 확장하는 정전 유도형 정류기(SIR) 채널 영역을 더 포함한다. 상기 SIR 채널 영역은 상기 바디 영역과 상기 드리프트 영역의 p-n 접합에 걸친 영 전압에서 완전히 공핍되고, 상기 바디 영역과 상기 드리프트층 사이의 상기 p-n 접합의 빌트인 포텐셜보다 낮은 인가 전압에서 상기 콘택터 영역과 상기 드리프트층 사이에 전도성 채널을 형성하도록 구성된다.
본 발명의 한층 더한 이해를 제공하기 위해 포함되고, 본 출원의 일부를 구성하는 첨부 도면들은 본 발명의 특정 실시예(들)을 나타낸다. 도면들에서;
도 1은 종래의 파워 MOSFET의 횡단면도이다.
도 2는 종래의 JBS 쇼트키 다이오드의 횡단면도이다.
도 3A는 본 발명의 일부 실시예들에 따른 정류 접합 션트를 포함하는 PIN 다이오드 구조의 부분적 횡단면도이다.
도 3B는 도 3A의 PIN 다이오드 구조의 등가 회로의 개략도이다.
도 4A는 본 발명의 일부 실시예들에 따른 정류 접합 션트를 포함하는 파워 MOSFET 구조의 부분적 횡단면도이다.
도 4B는 도 4A의 파워 MOSFET 구조의 등가 회로의 개략도이다.
도 4C는 본 발명의 일부 실시예들에 따른 정류 접합 션트를 포함하는 파워 MOSFET 구조의 일부 양상들에 대한 가능한 마스크 윤곽들을 보여주는 평면도이다.
도 5는 본 발명의 다른 실시예들에 따른 정류 접합 션트를 포함하는 파워 MOSFET 구조의 부분적 횡단면도이다.
도 6A는 본 발명의 일부 실시예들에 따른 정류 접합 션트를 포함하는 파워 MOSFET에 대해 측정된 드레인 전류 대 드레인-소스 전압의 그래프이다.
도 6B는 본 발명의 일부 실시예들에 따른 정류 접합 션트를 포함하는 파워 MOSFET에 대해 측정된 드레인 전류 및 드레인 전압 대 시간의 그래프이다.
도 6C는 본 발명의 일부 실시예들에 따른 정류 접합 션트를 포함하는 파워 MOSFET에 대해, 0V의 게이트-소스 전압에서 다양한 온도들에 대하여 측정된 드레인 전류 및 드레인 전압 대 시간의 그래프이다.
도 6D는 본 발명의 일부 실시예들에 따른 정류 접합 션트를 포함하는 파워 MOSFET에 대해, -20V의 게이트-소스 전압에서 다양한 온도들에 대하여 측정된 드레인 전류 및 드레인 전압 대 시간의 그래프이다.
도 7 및 8은 본 발명의 다른 실시예들에 따른 정류 접합 션트들을 포함하는 파워 MOSFET 구조들의 부분적 횡단면도들이다.
도 9A 내지 9D는 본 발명의 일부 실시예들에 따른 정류 접합 션트를 포함하는 PIN 다이오드 구조의 형성을 나타내는 부분적 횡단면도들이다.
도 10A 내지 10D는 본 발명의 일부 실시예들에 따른 정류 접합 션트를 포함하는 파워 MOSFET 구조의 형성을 나타내는 부분적 횡단면도들이다.
도 11A 및 11B는 본 발명의 다른 실시예들에 따른 정류 접합 션트를 포함하는 파워 MOSFET 구조의 형성을 나타내는 부분적 횡단면도들이다.
이하에서는 본 발명의 바람직한 실시예들이 도시되어 있는 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다. 그러나, 본 발명은 수많은 다른 형태들로 실시될 수 있고, 본 명세서에 설명된 실시예들에 한정되어 해석되어서는 아니 되고; 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 본 기술분야의 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 도면들에서, 층들의 두께와 영역들은 명확성을 위하여 과장되었다. 동일한 부호는 동일한 요소를 지칭한다.
본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 또는 그 이상의 어떠한 그리고 모든 조합을 포함한다. 제1, 제2, 제3 등등의 용어들이 본 명세서에서 다양한 부재들, 요소들, 영역들, 물질들, 층들 및/또는 섹션들을 설명하기 위해 이용되지만, 이러한 부재들, 요소들, 영역들, 층들 및/또는 섹션들은 이러한 용어들에 의해 한정되지 않음을 이해할 수 있을 것이다. 이러한 용어들은 단지 하나의 부재, 요소, 영역, 층, 물질 또는 섹션을 다른 요소, 컴포넌트, 영역, 층, 물질 또는 섹션과 구별하기 위해 사용된다. 그러므로, 이하에서 설명되는 제1 부재, 요소, 영역, 층, 물질 또는 섹션은 본 발명의 교시들을 벗어나지 않고서도 제2 부재, 요소, 영역, 층, 물질 또는 섹션으로 지칭될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 및/또는 요소의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그것들의 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 발명의 실시예들은 본 명세서에서 본 발명의 이상화된 실시예들(그리고, 중간 구조들)의 개략적 예시들인 횡단면도들을 참조하여 설명된다. 도면들에서 층들의 두께 및 영역들은 명확성을 위해 과장될 수 있다. 부가적으로, 상기 예시들 의 형태들로부터 변형에 따라, 예를 들어, 제조 기술들 및/또는 허용 오차들과 같은 결과들이 예측될 것이다. 그러므로, 본 발명의 실시예들은 본 명세서에서 예시된 영역들의 특정 형태들에 의해 한정되어 해석되어서는 아니 되고, 예를 들어, 제조로부터의 결과인 형태들에서의 이탈들을 포함한다. 예를 들어, 직각으로 예시된 임플란트된(implanted) 영역은 일반적으로, 둥글거나 곡선의 형태들을 가질 것이고, 그리고/또는 임플란트된 영역에서 임플란트되지 않은 영역까지 불연속적인 변화보다는 그 에지들에서 임플란트 농도의 그레디언트(gradient)를 가질 것이다. 이와 유사하게, 주입으로 형성된 매립 영역은 주입의 발생을 통해 매립 영역과 표면 사이의 영역에서 얼마간의 주입을 야기할 수 있다. 그러므로, 도면들에서 예시된 영역들은 사실상 개략적이고, 그것들의 형태들은 소자의 영역의 정확한 형태를 예시하기 위한 것으로 의도되지 않고, 본 발명의 범위를 제한하는 것으로 의도되지 않는다.
본 발명의 일부 실시예들은 n-타입 또는 p-타입과 같은 도전형을 가지는 것으로 특징 지워지는 반도체 층들 및/또는 영역들을 참조하여 설명되는데, 도전형은 그 층 및/또는 영역에서 다수 캐리어 농도를 언급한다. 그러므로, n-타입 물질은 다수 평형 농도의 음으로 대전된 전자들을 가지는 반면, p-타입 물질은 다수 평형 농도의 양으로 대전된 홀들을 가진다. 일부 물질은 "+" 또는 "-"로 (n+, n-, p+, p-, n++, n--, p++, p-- 등등과 같이) 명시되어, 또 다른 층 또는 영역에 비해 상대적으로 큰("+") 또는 작은("-") 다수 캐리어들의 농도를 지시할 수 있다. 그러나, 이러한 표시는 층 또는 영역에서 특정 농도의 다수 또는 소수 캐리어들의 존재를 의미하지 않는다. 더욱이, 본 기술분야의 당업자에 의해 이해될 수 있는 바와 같이, 전자 소자의 반도체 층들의 도전형들은 특정 경우들에서 바뀔 수 있다.
층, 영역 또는 기판등과 같은 하나의 구성요소가 다른 구성요소의 "상에" 위치하거나 또는 "상으로" 연장된다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 상에 위치하거나, 또는 상으로 연장되거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에" 위치하거나 또는 "직접적으로 상으로" 연장된다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 또한, 하나의 구성요소가 다른 구성요소와 "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소와 연결되어, 또는 커플링되어 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소와 "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다.
달리 정의되지 않은 경우에는, 본 명세서에 사용되는 모든 용어들(기술적 과학적 용어들을 포함함)은 본 발명이 속하는 기술분야의 당업자에 의하여 일반적으로 이해되는 바와 동일한 의미를 가진다. 본 명세서에 사용되는 용어들은 본 명세서 및 관련 기술의 문맥상의 의미와 일치하는 의미를 가지는 것으로 더 해석될 수 있으며, 본 명세서에 명시적으로 정의되지 않는 한 이상적이거나 또는 과도하게 형식적인 의미로 해석되지는 않는다고 이해할 수 있다.
상술된 바와 같이, 스위칭 파워 소자들에 대한 일반적인 어플리케이션들은 내부 다이오드 및/또는 외부 다이오드에 의한 정류 및/또는 클램핑을 위한 역방향 전도로 이익을 얻을 수 있다. 파워 MOSFET들이 그 구조 내에 고유 PIN 다이오드를 가지기 때문에, 내부 다이오드는 정류 및 클램핑을 위해 이용될 수 있고, 또는, 외부 다이오드에 의해 바이패스될 수 있다. 파워 MOSFET의 고유 PIN 다이오드가 드레인-바디 접합(다시 말해, 바디와 드리프트층의 경계에서의 PN 접합)에 걸쳐 소수 캐리어 주입을 야기할 수 있기 때문에, 느린 역 회복 시간을 가질 수 있고, 그리고/또는 소수 캐리어 주입으로 야기되는 SiC 결정의 특성 저하(degradation)를 겪을 수 있다.
본 발명의 일부 실시예들은 파워 MOSFET 소자의 고유 PIN 접합을 바이패스할 수 있는, 역방향 전도하는 정전 유도 정류기(static induction rectifier, SIR) 접합 션트들을 제공한다. SIR 접합 션트들을 1) MOSFET의 고유 내부 드레인-바디 접합으로부터의 전류 흐름을 바이패싱함으로써, 소수 캐리어들의 주입을 줄이고 소자의 역 회복 시간을 감소시키고, 그리고/또는 2) 역방향 전류가 드레인-바디 접합의 빌트인 포텐셜(built-in potential)(SiC에 대해 대략적으로 3V임)보다 낮은 전압들에 대하여 흐르는 것을 가능하게 함으로써, 이점들을 제공할 수 있다. 그러므로, 본 발명의 일부 실시예들에 따른 SIR 접합 션트들을 포함하는 소자는 낮은 전류 조건들에 대해 낮은 온 상태 손실들을 겪을 수 있다. 또한, 소수 캐리어 주입의 감소는 SiC 계 소자에서 결정질 SiC 물질의 물리적 특성 저하를 줄일 수 있다.
또한, 본 발명의 일부 실시예들은 종래의 JBS 및/또는 PIN 다이오들과 비교 하면 후술되는 바와 같은 이점들을 가질 수 있는 개별적인 SIR 다이오드들을 제공한다.
일체화된(integrated) SIR 드레인-바디 접합 션트들을 포함하는 파워 MOSFET은 외부 다이오드와 결합된 파워 MOSFET과 비교하면 클램핑 또는 정류에 대하여 이점들을 가질 수 있는데, 이는 고유 PIN 다이오드가 순방향 바이어스되는 것을 억제할 때, 내부 SIR 션트들이 외부 다이오드보다 효율적일 수 있기 때문이다. 예를 들어, 외부 역병렬(anti-parallel) 다이오드가 이용될 때, 외부 다이오드에 걸친 전체 전압은, 내부 PIN 접합이 소수 캐리어들을 주입하기 시작할 때까지 MOSFET 내부 드레인-바디 PN 접합에 걸쳐서 나타날 것이다.
반대로, 내부 SIR 드레인-바디 접합 션트는 낮은 전압들(대략적으로 1V)에서 전도되기 시작할 수 있고, 소자에서 전압 강하는 내부 SIR 채널 및 드리프트층에 걸쳐 분산될 수 있다. 그 결과, MOSFET에 걸친 소스-드레인 전압은, 여전히 소수 캐리어 주입을 줄이면서, 드레인-바디 PN 접합의 빌트인 포텐셜보다 커질 수 있다.
또한, 외부 PIN, JBS 또는 SIR 다이오드는 일체화된 SIR 드레인-바디 접합 션트들을 가지는 파워 MOSFET과 병렬로 연결되어, MOSFET 드레인-바디 다이오드 접합이 소수 캐리어들을 주입하기 시작하기 전에, 높은 전체 다이오드 전류 능력을 제공할 수 있다. 그 경우에, 일체화된 SIR 드레인-바디 접합 션트들은, 외부 다이오드가 드레인-바디 접합에 걸쳐 소수 캐리어 주입을 야기하지 않고, 더 큰 순방향 전압 강하를 가지도록 허용할 수 있다. 결과적으로, 더욱 작은 영역의 (그리하여 더욱 낮은 커패시턴스의) JBS 또는 SIR 다이오드, 또는 온 상태 전압보다 속도에 대해 최적화된 PIN 다이오드는 외부 다이오드로써 이용될 수 있다. 또한, 이것은 JBS 또는 SIR 외부 다이오드가 외부 PIN 다이오드 대신에 이용되도록 허용할 수 있다.
SIR 다이오드 구조(100)가 도 3A의 부분적 횡단면도에 나타난다. 도 3A의 SIR 다이오드 구조(100)의 등가 회로는 도 3B에 개략적으로 보여진다. 도 3A를 참조하면, SIR 다이오드 구조(100)는 n+ 기판(110)을 포함하고, n- 드리프트층(112)이 n+ 기판(110) 위에 형성된다. 상기 기판은 예를 들어, 4H 또는 6H 폴리타입(polytype)의 탈축(off-axis) 실리콘 카바이드 기판을 포함할 수 있고, 약 1E17에서 약 1E20 cm-3의 농도에서 n-타입의 도판트들(dopants)로 도핑될 수 있다. n- 드리프트층(112)은 약 1E14에서 약 1E18 cm-3의 농도에서 n-타입의 도판트들로 도핑될 수 있고, 약 1 ㎛에서 200 ㎛의 두께를 가질 수 있다. 상술된 바와 같이, 드리프트층(112)의 두께 및 도핑은 수용 가능한 전압 차단 특성들뿐만 아니라 수용 가능한 레벨의 온 저항을 제공할 수 있도록 선택될 수 있다.
p+ 바디 임플란트 영역(114)은 예를 들어, 알루미늄 및/또는 붕소(boron)와 같은 p-타입의 불순물들의 주입에 의해 드리프트층(112)에 형성된다. p+ 바디 임플란트(implant) 영역(114)은 약 1E16에서 약 1E20 cm-3의 도핑 농도를 가질 수 있고, 드리프트층(112)으로 약 1 ㎛의 깊이까지 확장할 수 있다. p+ 바디 임플란트 영역(114)은 드리프트층(112)과 p+-n 접합(J4)를 형성한다. 따라서, p+ 바디 임플란트(114), 드리프트층(112) 및 기판(110)은 PIN 구조를 형성한다.
n+ 에피택셜층(116)은 p+ 바디 임플란트 영역(114)을 포함하는 드리프트층(112) 상에 형성되고, 이하에서 보다 충분히 설명되는 바와 같이, 소자(110)에 대해 SIR 채널층(116)을 형성한다. SIR 채널층(116)은 약 1E15에서 약 5E17 cm-3의 농도에서 n-타입의 도판트들로 도핑될 수 있고, 약 0.05 ㎛에서 약 1 ㎛의 두께를 가질 수 있다. SIR 채널층(116)은 도 3A에 나타난 바와 같이, 소정의 길이(L)를 가지는 SIR 채널(115)을 형성한다.
p+ 바디 에피택셜층(118)은 SIR 채널층(16) 상에 형성된다. p+ 바디 에피택셜층(118)은 영(zero)으로 인가된 애노드-캐소드 전압에서 SIR 채널(115)이 완전히 공핍되도록 선택된 두께와 도핑을 가진다. 일부 실시예들에서, p+ 바디 에피택셜층(118)은 약 1E16에서 약 1E20 cm-3의 농도에서 p-타입의 도판트들로 도핑될 수 있고, 약 0.2 ㎛에서 약 1.5 ㎛의 두께를 가질 수 있다.
n++ SIR 콘택터(contactor) 영역(120)은 예를 들어, 질소 및/또는 인과 같은 n-타입의 불순물들의 이온 주입에 의해, 소자의 표면에서, 그리고, p+ 바디 임플란트 영역(114) 내에 형성되고, p+ 바디 에피택셜층(118)과 n+ SIR 채널(115)을 통해 소자의 표면으로부터 p+ 바디 임플란트 영역(114)으로 확장한다. n++ SIR 콘택터 영역(120)은 약 1E18에서 약 1E21 cm-3의 농도에서 n-타입의 도판트들로 도핑될 수 있다.
p++ 바디 콘택터 영역(122)은 예를 들어, 알루미늄 및/또는 붕소와 같은 p-타입의 불순물들의 이온 주입에 의해, 소자의 표면에서, 그리고, n++ SIR 콘택터 영역(120)에 인접하게 형성되고, n++ SIR 콘택터 영역(120)을 통해 소자의 표면으로부터 p+ 바디 임플란트 영역(114)으로 확장한다. p++ 바디 콘택터 영역(122)은 약 1E18에서 약 1E21 cm-3의 농도에서 p-타입의 도판트들로 도핑될 수 있다.
예를 들어, 알루미늄, 티타늄 및/또는 니켈의 애노드 콘택(124)은 p+ 바디 에피택셜층(118)의 표면 상에 형성되고, n++ SIR 콘택터 영역(120) 및 p++ 바디 콘택터 영역(122)과 오믹 콘택을 형성한다. 예를 들어, 알루미늄, 티타늄 및/또는 니켈의 캐소드 콘택(126)은 기판(110) 상에서 오믹 콘택을 형성한다.
다른 실시예로써, p+ 바디 영역(114) 및/또는 SIR 채널(115)에 대한 콘택을 가능하게 하기 위하여, p+ 바디 에피택셜층(118)을 통해 리세스(recess) 식각이 수행될 수 있다.
도 3B의 등가 회로에 나타난 바와 같이, SIR 채널(115)은 p+ 바디 영역(114)과 n- 드리프트층(112) 사이의 PN 접합(J4)에 대한 평행 션트(parallel shunt)를 형성한다. 점선(152)으로 나타난 바와 같이, PN 접합(J4)으로부터 소수 캐리어 주입에 의해 드리프트층(112)의 저항이 조절된다.
도 3A의 구조(100)에서, n+ SIR 채널(115)의 길이, 도판트 밀도 및 두께는, 영으로 인가된 애노드-캐소드 전압에서 SIR 채널층(115)이 완전히 공핍되도록 선택된다. 도 3A 및 3B를 참조하면, 캐소드(126) 단자가 애노드 단자(124)보다 더 포지티브하게(more positive) 만들어지면, SIR 채널(115)은 공핍된 채로 남겨지고, 저농도로 도핑된 두꺼운 드리프트층(112)으로 확장된 공핍 영역의 존재로 인해 소 자(100)는 전압을 차단한다. 역으로, 캐소드 단자 전압이 애노드 단자 전압 아래로 (본 명세서에서 "SIR 문턱"으로 언급된 양만큼) 충분히 감소되면, SIR 채널(115)에서 공핍 영역의 너비는 감소되고, 공간 전하 중성 전도성(space-charge-neutral conductive) 채널이 SIR 채널(115)에 형성되어, n++ SIR 콘택터 영역(120)과 n- 드리프트층(112) 사이에 전류가 흐르는 것을 가능하게 한다. 또한, 션트 채널은 바디에 의해 형성된 포텐셜 배리어를 감소시킬 수 있고, 이는 SIR 채널에서 SIR 콘택터로의 다수 캐리어들의 주입을 가능하게 한다. 전류가 주로 SIR 채널(115)을 통해 흐르는 동작 모드는 본 명세서에서 "SIR 모드"로 언급된다. SIR 문턱은 주로 SIR 채널(115)의 도판트 밀도와 두께로 결정되고, 예를 들어, 약 1V가 되도록 설계될 수 있다. 캐소드 단자(126)의 전압이 더욱 감소됨으로써, SIR 채널(115)과 드리프트층(112)에 걸쳐서 저항성(resistive) 전압 강하가 발생한다.
상술된 바와 같이, PIN 다이오드는 바디와 드리프트층의 접합(J4)에 의해 형성된다. 이러한 접합이, 접합의 빌트인 포텐셜(SiC에 대해 대략적으로 3V)을 넘어서 순방향으로 바이어스될 때, 여분의 소수 캐리어들이 드리프트층(112)으로 주입되어, 결과적으로 전도성이 조절된다. 이러한 주입된 여분의 캐리어 전하는 느린 스위칭 속도들을 야기하는데, 이는 소자가 전도되는 것을 멈추기 전에 전하가 반드시 소실되기(decay) 때문이다(다시 말해, 드리프트 영역에서 여분의 소수 캐리어들은 반드시 재결합하기 때문이다). 또한, 여분의 캐리어 전하는 SiC 물질의 특성 저하를 야기할 수 있다. SIR 채널(115)의 목적은 바디와 드리프트층의 접합(J4)으로부터 전류를 션트하는 것이고, 이것은 접합(J4)이 드리프트층(112)으로 소수 캐 리어들을 주입하는 것을 방지할 수 있다. 또한, SIR 채널(115)은 3V 이하의 전압들에서 전류를 제공하고, 그리하여, 저 전류 조건들에 대해 PIN 다이오드보다 낮은 정류기 온-상태 손실들을 제공할 수 있다.
소자를 통해 흐르는 전류가 본 명세서에서 "PIN 천이(transition) 전류 문턱"이라고 언급되는 값 이상으로 증가될 때, 바디와 드리프트층의 접합(J4)의 접합 전압은 접합의 턴온 전압(예를 들어, 약 3V)보다 더 커지고, 바디와 드리프트층의 접합(J4)은 PIN 다이오드 동작과 유사하게, 드리프트층(112)으로 소수 캐리어들을 주입하기 시작한다.
PIN 천이 전류 문턱은, 주로 온도의 증가에 따른 SIR 채널(115)의 이동도의 감소로 인하여, 온도의 함수이다. SIR 채널(115)의 유효 채널 너비, 채널 길이 및 도판트 밀도는, 바디와 드리프트층의 접합(J4)에 걸친 소수 캐리어 주입에 의해 소자를 통한 전류가 좌우되는 PIN 모드로 소자(100)가 진입할 때의 천이 전류에 영향을 미친다.
SIR 모드는 어떤 이점들을 가질 수 있다. 예를 들어, SIR 모드에서, 소자(100)는 3V 이하의 전압에 대해 전류를 전도할 수 있고, 역 회복 전하가 거의 없거나 아예 없을 수 있고, 그리고/또는, 소수 캐리어 주입의 결과로써 결정의 특성 저하를 겪지 않을 수 있다. 매우 높은 전류 밀도 및/또는 고온들에 대해, PIN 모드는 전도성의 조절 및/또는 낮은 온 저항을 제공하는데 이용될 수 있다. PIN 모드가 유익한 전류 레벨에서, SIR 채널 전압이 바디와 드리프트층의 접합(J4)의 턴온 전압(다시 말해, 약 3V)에 도달하도록, SIR 채널(115)을 설계하여 결합 SIR-PIN 다이오드가 만들어질 수 있다.
본 발명의 실시예들에 따른 SIR 채널(115)을 포함하는 다이오드는 종래의 PIN 다이오드에 비해 어떤 이점들을 제공할 수 있다. 예를 들어, 본 발명의 실시예들에 따른 SIR 채널(115)을 포함하는 소자는 바디와 드리프트층의 접합(J4)을 바이패싱하기 위해 제공될 수 있고, 이로써, 바디와 드리프트층의 접합(J4)이 낮은 전류 밀도들에서 다수 캐리어들을 주입하는 것을 감소시키고, 그리고/또는 방지하고, 그리고, 이로써, 낮은 전류 밀도들에서 역 회복 시간 및/또는 결정의 특성 저하를 잠재적으로 감소시킨다. 또한, 본 발명의 실시예들에 따른 SIR 채널(115)을 포함하는 소자는 드레인과 바디의 접합(J4)의 빌트인 포텐셜보다 낮은 전압에 대해 전류가 흐르는 것을 허용할 수 있고, 그리고, 이로써, 낮은 전류 밀도들에 대해, 종래의 PIN 다이오드보다 낮은 온 상태 손실들을 겪을 수 있다.
또한, SIR 소자는 종래의 접합 배리어 쇼트키(Junction Barrier Schottky, JBS) 다이오드에 비해 이점들을 가질 수 있는데, 이는 SIR 다이오드가 차폐(shielding)를 필요로 하는 쇼트키 장벽을 가지지 않을 수 있기 때문에, 턴온을 위한 SIR 문턱이 JBS 다이오드에 요구되는 쇼트키 배리어 높이보다 작게 만들어질 수 있기 때문이다. 더욱이, SIR 다이오드의 드리프트층(112)의 도판트 밀도는 더 높게 만들어질 수 있고, 이로써, 더 낮은 특정 온 저항을 잠재적으로 만들 수 있다. 또한, PIN-SIR 소자(다시 말해, 소정의 전류 밀도에서 SIR 모드에서 PIN 모드로 교차하는 소자)는 병합된(merged) PIN-쇼트키와 비교할 때, PIN 모드로의 천이가 발생하는 전류 밀도의 선택도에서 이점들을 가질 수 있다.
SIR 채널 션트들을 포함하는 파워 MOSFET 구조(200)가 도 4A의 부분적 횡단면도에 나타난다. 도 4A의 SIR MOSFET 구조(200)에 대한 등가 회로가 도 4B에 개략적으로 나타난다. 도 4A를 참조하면, SIR MOSFET 구조(200)는 n+ 기판(210)을 포함하고, n- 드리프트층(212)이 n+ 기판(210) 상에 형성된다. 상기 기판은 예를 들어, 4H 또는 6H 폴리타입의 탈축 실리콘 카바이드 기판을 포함할 수 있고, 약 1E17에서 약 1E20 cm-3의 농도에서 n-타입의 도판트들로 도핑될 수 있다. n- 드리프트층(212)은 약 1E14에서 약 1E18 cm-3의 농도에서 n-타입의 도판트들로 도핑될 수 있고, 약 1 ㎛에서 약 200 ㎛의 두께를 가질 수 있다. 상술된 바와 같이, 드리프트층(212)의 두께와 도핑은 수용 가능한 전압 차단 특성들뿐 아니라 수용 가능한 온 저항 레벨을 제공하기 위해 선택될 수 있다.
p+ 바디 임플란트 영역(214)은 예를 들어, 알루미늄 및/또는 붕소와 같은 p-타입의 불순물들의 주입에 의해 드리프트층(212)에 형성된다. p+ 바디 임플란트 영역(214)은 약 1E16에서 약 1E20 cm-3의 도핑 농도를 가질 수 있고, 드리프트층(212)으로 약 1 ㎛의 깊이를 확장할 수 있다. p+ 바디 임플란트(214)는 드리프트층(212)과 p+-n 접합(J5)을 형성한다. 따라서, p+ 바디 임플란트 영역(214), 드리프트층(212) 및 기판(210)은 MOSFET 소자(200)에서 고유 PIN 구조를 형성한다.
n+ 에피택셜층(216)은 p+ 바디 임플란트 영역(214)을 포함하는 드리프트층(212) 상에 형성되고, 소자(200)에 대해 SIR 채널층(216)을 형성한다. SIR 채널 층(216)은 약 1E15에서 약 5E17 cm-3의 농도에서 n-타입의 도판트들로 도핑될 수 있고, 약 0.05 ㎛에서 약 1 ㎛의 두께를 가질 수 있다. SIR 채널층(216)은 도 4A에 나타난 바와 같이, 소정의 길이(L)를 가지는 SIR 채널(215)을 형성한다.
p+ 바디 에피택셜층(218)은 SIR 채널층(216) 상에 형성된다. p+ 바디 에피택셜층은 영으로 인가된 전압에서 SIR 채널(215)이 완전히 공핍되도록 선택된 두께와 도핑을 가진다. 일부 실시예들에서, p+ 바디 에피택셜층(218)은 약 1E16에서 약 1E20 cm-3의 농도에서 p-타입의 도판트들로 도핑될 수 있고, 약 0.2 ㎛에서 약 1.5 ㎛의 두께를 가질 수 있다
n+ 채널 문턱 조절층(230)은 p+ 바디 에피택셜층(218) 상에/내에 형성될 수 있다. n+ 채널 문턱 조절층(230)은 약 1E15에서 약 5E17 cm-3의 농도에서 n-타입의 도판트들로 도핑될 수 있고, 약 0.05 ㎛에서 약 1 ㎛의 두께를 가질 수 있다.
n++ 소스/SIR 콘택터 영역(220)은 소자의 표면에서, 예를 들어, 질소 및/또는 인과 같은 n-타입의 불순물들의 이온 주입에 의해 p+ 바디 임플란트 영역(214)에 인접하게 형성되고, p+ 바디 에피택셜층(218)과 SIR 채널(215)을 통해 소자의 표면으로부터 p+ 바디 임플란트 영역(214)까지 확장한다. n++ 소스 SIR 콘택터 영역(220)은 약 1E18에서 약 1E21 cm-3의 농도에서 n-타입의 도판트들로 도핑될 수 있다.
p++ 바디 콘택터 영역(222)은 소자의 표면에서, 예를 들어, 알루미늄 및/또 는 붕소와 같은 p-타입의 불순물들의 이온 주입에 의해 n++ SIR 콘택터 영역(220) 내에 형성되고, n++ SIR 콘택터 영역(220)을 통해 소자의 표면으로부터 p+ 바디 임플란트 영역(214)까지 확장한다. p++ 바디 콘택터 영역(222)은 약 1E18에서 약 1E21 cm-3의 농도에서 p-타입의 도판트들로 도핑될 수 있다.
n+ 넥(neck) 임플란트 영역(236)은 p+ 바디 영역(214)에 인접하게 형성될 수 있다. n+ 넥 임플란트 영역(236)은 소자의 표면으로부터 드리프트층(212)까지 확장한다. 도 4A에 나타난 바와 같이, n+ 넥 임플란트 영역(236)은 인접한 바디 영역들(214)의 쌍 사이에서 그리고, 이들에 접촉하여 형성될 수 있다.
게이트 절연체(234) 및 게이트 콘택(232)은 n++ 소스/SIR 콘택터 영역(220)과 n+ 넥 임플란트 영역(236) 사이의 p+ 바디 에피택셜층(218) 및 n+ 채널 문턱 조절층(230) 위에 형성된다. 게이트 절연체(234)는 예를 들어, 실리콘 이산화물과 같은 산화물일 수 있다.
예를 들어, 알루미늄, 티타늄 및/또는 니켈의 소스 콘택(224)은 에피택셜층들의 노출된 표면 상에 형성되고, n++ 소스/SIR 콘택터 영역(220) 및 p++ 바디 콘택터 영역(222)과 오믹 콘택을 형성한다. 도 4C의 평면도에서 나타난 바와 같이, n++ 소스/SIR 임플란트(220)는 p+ 바디 에피택셜층(218)에서 p++ 바디 콘택터 영역(222) 및/또는 소스 콘택(224)으로 전기적 콘택을 제공하기 위해 마스킹될 수 있다. 예를 들어, 알루미늄, 티타늄 및/또는 니켈의 드레인 콘택(226)은 기판(210) 상에 오믹 콘택을 형성한다.
도 4B의 등가 회로에 나타난 바와 같이, SIR 채널(215)은 p+ 바디 영역(214)과 n- 드리프트층(212) 사이의 고유 PN 접합 (J5)에 대해 평행 션트를 형성한다. SIR 채널(215)은 소스에서 드레인으로의 방향으로(즉, 파워 MOSFET 소자에서 전류 흐름의 정상적인 방향으로부터의 역방향으로) 전류가 흐르는 것을 허용한다.
도 4A 및 4B를 참조하면, MOSFET(Q1)은 n+ 채널 문턱 조절층(230)이 위치한 게이트(232) 및 게이트 절연체(234) 아래의 바디 영역(218)의 표면에서 형성된다. 고유 PIN 다이오드는 (본 명세서에서 드레인-바디 접합(J5)으로 언급되는) 바디와 드리프트층의 접합(J5)으로 형성된다. 드레인-바디 접합(J5)이 접합의 빌트인 포텐셜(SiC에 대해 대략적으로 3V)을 넘어서 순방향 바이어스될 때, 소수 캐리어들이 드리프트층(212)으로 주입된다. SIR 채널(215)의 목적은 드레인-바디 접합(J5)으로부터 전류를 션트하는 것이다. 이것은 드레인-바디 접합(J5)이 드리프트층(212)으로 소수 캐리어들을 주입하는 것을 방지할 수 있고, 그리고/또는 드레인-바디 접합(J5)의 턴온 전압(예를 들어, SiC에 대해 약 3V)보다 낮은 전압들에 대해 소자(200)의 소스(224)에서 드레인(226)으로의 다이오드 전류 흐름을 제공할 수 있다. SIR 채널층(216)은 얇은 에피택셜층들의 성장 및/또는 이온 주입을 포함하는, 파워 MOSFET의 바디 영역을 통해 얇은 n+ 채널들을 형성하는 여하한 방법을 이용하여 형성될 수 있다. 일부 실시예들에서, SIR 채널층(216)은 이하에 보다 충분히 설명되는 바와 같이, n+ 문턱 조절층(230)과 병합될 수 있다.
도 3A에 나타난 구조(200)에서, n+ SIR 채널(215)의 길이, 도판트 밀도 및 두께는, 영으로 인가되는 드레인-소스 전압에서 SIR 채널(215)이 완전히 공핍되도 록 선택된다. 드레인 단자(226)가 소스 단자(224)보다 더 양으로 만들어질 때, 드리프트층(212)의 도판트 밀도와 두께에 의해 결정된 바와 같이, SIR 채널(215)은 공핍된 채로 남겨지고, 소자는 전압을 차단한다. 역으로, 드레인 전압이 소스 전압 아래로 충분히 감소될 때, SIR 채널(215) 내의 공핍 영역의 너비는 감소되고, SIR 채널(215)은 전도되어, 이로써, 전류가 n++ SIR 콘택터(220)와 n- 드리프트층(212) 사이에 흐르는 것을 가능하게 한다. 드레인 전압이 더 감소됨에 따라, 저항성 전압 강하가 SIR 채널(215)과 드리프트층(212)에 걸쳐서 발생한다.
PIN 천이 전류 문턱 이상에서, 드레인-바디 접합(J5)에 걸친 전압은 접합(J5)의 턴온 전압보다 더 커지고, 드레인-바디 접합(J5)은 드리프트층(212)으로 소수 캐리어들을 주입하기 시작한다. PIN 천이 전류 문턱은, 주로 증가된 온도에 따른 SIR 채널(215)의 이동도의 감소로 인해, 온도의 함수이다. SIR 유효 채널 폭, 채널 길이, 및/또는 도판트 밀도는 PIN 천이 전류 문턱을 결정할 수 있다.
파워 MOSFET 소자에서, SIR 모드는 종래의 MOSFET 소자들을 넘어 어떤 이점들을 가질 수 있다. 예를 들어, SIR MOSFET은 3V 이하의 소스-드레인 전압들에서 역 방향의 전류를 전도할 수 있고, 역 회복 전하가 거의 없거나 아예 없을 수 있고, 그리고 드리프트층(212)으로의 소수 캐리어 주입의 결과로써 결정 특성 저하를 겪지 않을 수 있다. 높은 전류 밀도들 및/또는 높은 온도들에 대해, PIN 모드는 전도성의 조절 및/또는 낮은 온 저항을 제공할 수 있다. 이것이 요구되는 경우, PIN 모드가 유익한 전류에서, SIR 채널 전압이 드레인-바디 접합(J5)의 턴온 전압에 도달하도록, SIR 채널 컨덕턴스(conductance)을 설계하여 결합 SIR-PIN이 만들어질 수 있다.
일부 실시예들에서, 외부의 PIN, JBS 또는 SIR 다이오드(260)은 높은 전류 전도를 향상시키기 위해 제공될 수 있는데, 그 경우에 내부의 PIN 다이오드가 주입하지 않도록 만들어질 수 있는 있다. 그러므로, MOSFET 내의 순방향 바이어스 저하(degradation)가 방지될 수 있고, 동시에 외부의 다이오드(260)가 속도를 위해 및/또는 순방향 바이어스 저하에 면역성을 갖도록 설계될 수 있다.
이제 도 5를 참조하면, 문턱 전압 조절층(예를 들어, 도 4A에 나타난 n+ 채널 문턱 조절층(230))은 또한, MOSFET 순방향 바이어스 동작에 대해 소정의 문턱 전압 조절 특성들을 유지하면서, 역방향으로 전도되는 드레인-바디 접합 션트들을 제공하는 SIR 채널을 형성하도록 설계될 수 있다. 예를 들어, 도 5에 나타난 소자(300)에서, 결합된 문턱 조절층/SIR 채널층(316)이 n+ 소스/SIR 콘택터 영역(220)과 n+ 넥 임플란트 영역(236) 사이에 제공된다. SIR 채널층(316)은 도 5에 나타난 바와 같이 소정의 길이(L)를 가지는 SIR 채널(315)을 형성한다.
MOSFET 순방향 드레인 전압 동작에 대해, 게이트 전압이 영보다 작거나 영과 동일하고, 드레인 전압이 영보다 큰 동안에, (순방향 전압 차단에 대한 누설을 방지하기 위하여) SIR 채널(315)은 완전히 공핍되도록, 문턱 전압 조절/SIR 채널층(또는 층들)(316)의 단위 면적 당 총 전하가 설계될 수 있다. 또한, MOSFET 채널 문턱 전압이 전체 동작 온도 범위에 대하여 (정상적으로 오프 동작을 제공하기 위하여) 영 이상이 되도록, 병합된 문턱 전압 조절/SIR 채널층(316)이 설계될 수 있다. 그러므로, 문턱 조절에 이용되는 동일한 층 또는 층들은 또한, 소정 범위의 전류들과 온도들에 대하여 드레인-바디 PN 접합(J5)이 주입하는 것을 방지하도록, 영 근처의 게이트 전압들에 대해 역방향에서 충분한 SIR 채널 전도를 가질 수 있게 설계될 수 있다.
일부 실시예들에서, 병합된 문턱 전압 조절/SIR 채널층(316)은 약 1E15에서 약 5E17 cm-3의 농도에서 n-타입의 도판트들로 도핑될 수 있고, 약 0.05 ㎛에서 약 1 ㎛의 두께를 가질 수 있다.
병합된 SIR-채널/문턱 조절층(316)을 포함하는 SIR MOSFET(300)은 분리된 SIR 채널들을 가지는 SIR MOSFET에 비해 몇몇 이점들을 가질 수 있는데, 병합된 SIR-채널/문턱 조절층(316)을 포함하는 SIR MOSFET(300)에서는 SIR 채널들을 생성하고 연결하기 위하여 보다 적은 처리 단계들을 필요로 할 수 있다. 그러나, 병합된 구조의 단점은 MOSFET 채널 조절 기능에 대한 요구와 역방향으로 전도되는 SIR 기능에 대한 요구 사이에 트레이드 오프가 있다는 점이다. 이 트레이드 오프는 높은 PIN 천이 전류를 획득하기 위한 소자의 능력을 제한할 수 있다. 병합된 SIR 채널/문턱 조절층의 또 다른 단점은 게이트 전압이 영 아래의 게이트 전압들에 대한 SIR 채널 전도성을 감소시킬 수 있다는 점이다. 따라서, 게이트 구동 회로는 MOSFET 오프 상태 동안에 네가티브(negative) 전압보다는 영 전압으로 게이트를 스위칭하도록 설계될 수 있다.
역방향으로 전도되는 SIR 채널들의 동작은, 도 5의 실시예들에서와 같이 문턱 조절층과 병합된 SIR 드레인-바디 접합 션트들을 가지는 파워 MOSFET을 이용하 여 설명될 수 있는데, 이는 MOSFET 게이트 전압이 SIR 채널들의 전도되면서 그리고, SIR 채널들이 전도되지 않으면서 드레인-바디 PN 접합 행동을 보여주는데 이용될 수 있기 때문이다. 또한, MOSFET 채널은 드리프트층의 저항에 대한 기준을 제공하는데 이용될 수 있다. 도 6A 및 6B는 문턱 조절층과 병합되는 SIR 드레인-바디 접합 션트들을 포함하는, 0.15 cm2, 10-kV의 SiC 파워 MOSFET의, 125℃에서 다양한 바이어스 조건들에 대한 정적 및 동적 성능을 나타낸다.
구체적으로, 도 6A는 문턱 조절층과 병합되는 SIR 드레인-바디 접합을 포함하는 파워 MOSFET에 대하여 측정된 드레인 전류 대 드레인-소스 전압의 그래프이고, 반면 도 6B는 도 6A의 파워 MOSFET에 대하여 측정된 드레인 전류 및 드레인 전압 대 시간의 그래프이다. 도 6A에 나타난 정적 특성들은 +20V, 0V, 및 -20V의 게이트-소스 전압들(Vgs)에 대한 것이다.
곡선(352)으로 나타난 바와 같이, +20V의 Vgs는 드리프트층 저항과 직렬로 연결되는(in series) 저 저항 MOSFET 채널의 형성을 야기한다. 그러므로, +20V의 게이트-소스 전압(Vgs)에서, 소자는 종래의 파워 MOSFET과 유사하게 동작한다. 유도된 MOSFET 채널은 또한 드레인-바디 PN 접합(J5)을 션트하여, 소수 캐리어 주입을 방지한다. 그러나, 이 동작 모드는 역방향 바이어스 정류에 대해서는 쉽게 사용되지 않는데, 이는 이 동작 모드가 게이트 전압과 역방향 전도 이벤트들의 (동기(synchronous) 정류기에서와 같은) 동기화를 필요로 하기 때문이다.
도 6A에서 0V의 곡선(곡선(354))은 0V의 게이트-소스 전압(Vgs)에 의해 역방 향으로 전도되는 SIR 채널이 생기는 것을 보여주는데, SIR 채널은 약 -1.25V의 드레인 전압에서 전도되기 시작한다. 드레인 전압이 더 감소됨에 따라, SIR 채널에 걸친 전압은 대략적으로 2V에 도달하고, 드리프트층 저항에 걸친 전압 강하가 +20V의 곡선(352)에 대한 전압 강하와 동일하다(다시 말해, 두 개의 곡선들은 2V 오프셋으로 평행하다).
(곡선(356)으로 나타난 바와 같이) -20V의 게이트-소스 전압(Vgs)에 대하여, MOSFET 채널도 SIR 채널도 형성되지 않고, 드레인-바디 접합(J5)은 3V의 빌트인 포텐셜과 지수 형태의 드레인 전류로 나타난 바와 같이, 모든 전류를 전도시킨다.
도 6B는 본 발명의 일부 실시예들에 따른 SIR MOSFET의 역 회복 특성들을 보여주는 것으로, 도 6A의 파워 SIR MOSFET에 대해 측정된 드레인 전류 및 드레인 전압 대 시간의 그래프이다. 곡선(360)은 약 -20V의 일정한 게이트-소스 전압에서 (SIR 채널이 형성되지 않은) 소자의 드레인 전류를 보여주고, 곡선(362)은 드레인 전압을 보여준다. 곡선(370)은 0V의 일정한 게이트-소스 전압에서 (SIR 채널이 형성된) 소자의 드레인 전류를 보여주고, 곡선(372)은 드레인 전압을 보여준다.
도 6B에 나타난 바와 같이, 역 회복 전하(다시 말해, 도 6B에서 곡선들(360, 370)에 대하여 영 전류 이하의 영역)는 -20V의 곡선(360)에 대해 훨씬 크고, 이것은 드레인-바디 PN 접합(J5)이 소수 캐리어들을 드리프트층으로 주입하는데, 이러한 소수 캐리어들은 역 회복 이벤트 동안에 소실되어야(decay) 하기 때문이다. 드레인 전압 곡선들(362, 372)의 비교는, SIR 채널이 형성될 때, 소자가 차단 상태로 더 빠르게 스위칭하는 것을 보여준다.
도 6C에 나타난 바와 같이, 0V의 게이트-소스 전압(Vgs)에 대한 역 회복 시간은 125 ℃ 이하의 온도에 대하여 유사할 수 있는데, 이것은 역 회복 시간이 소수 캐리어 전하의 주입이 아니라 드레인-바디 접합 커패시턴스에 의해 결정될 수 있기 때문이다. 반대로, 도 6D에 나타난 바와 같이, -20V 경우의 게이트-소스 전압(Vgs)에 대한 역 회복 시간은 25 ℃에서 200 ℃까지 연속적으로 증가할 수 있는데, 이것은 역 회복 시간이 소수 캐리어 주입에 의해, 그리고 온도에 따라 증가하는 여분의 캐리어 감소 시간에 의해 영향을 받기 때문이다.
도 6A 및 6B의 MOSFET 소자에서 PIN 다이오드는, 드레인-바디 접합에서 드리프트층의 낮은 수명 및/또는 임플란트 손상으로 인하여 상대적으로 낮은 여분의 캐리어 주입을 가질 수 있음이 언급되어야 한다. 이것은 더 많은 여분의 캐리어 주입을 가지는 일반적인 PIN 다이오드들보다 상대적으로 빠른 속도를, 그러나, 낮은 전도 능력을 가져올 수 있다. 그러나, 상대적으로 낮은 여분의 소수 캐리어 주입으로도, 역방향으로 전도되는 SIR 드레인-바디 접합 션트들로 인해 스위칭 손실들이 훨씬 더 낮은데, 이것은 고주파수(예를 들어, 20 kHz) 스위칭에 대하여 실질적인 효율성 및/또는 냉각 이익들을 이끌 수 있다.
예를 들어, 도 6A의 곡선(354)에 나타난 SIR 모드는 5A에서 50W의 전도 손실을 가져오는 반면, 곡선(356)에 나타난 PIN 모드는 5A에서 42W의 전도 손실을 가져오거나, 50%의 듀티 사이클에서 0.15 cm2의 소자 활성 영역에 대하여 각각 167 W/cm2 및 140 W/cm2 를 가져온다. (다이오드 역 회복으로 인하여 상보 MOSFET에서 유도되는 다이오드 플러스에서) 스위칭 에너지 손실은 다이오드 역 회복 전하와 소자 동작 전압의 곱(times)과 본질적으로 동일하다. 도 6B의 5A의 전류 파형들 및 10kV의 소자 디자인에 대한 일반적인 5kV 동작 전압에 대하여, 이 예에 대한 스위칭 에너지는 SIR 모드에 대하여 대략적으로 10 mJ/cm2 이고, PIN 모드에 대해 대략적으로 40 mJ/cm2 이다. 이 스위칭 에너지 손실과 20kHz의 곱은 SIR 모드에 대해 200 W/cm2이 되고, PIN 다이오드 모드에 대해 800 W/cm2이 된다. 이 예에서 PIN 다이오드 모드에 대한 867 W/cm2의 전체 손실은 일반적인 파워 소자 패키지들의 냉각 능력 이상으로 훌륭한 반면, 역방향으로 전도되는 SIR 드레인-바디 션트들을 가진 MOSFET은 전류들이 30 A/cm2 에 근접하면서 일반적인 파워 소자 패키지 냉각 능력에 대해 적합할 것임을 유의해야 한다.
SIR MOSFET의 일부 추가적인 실시예들이 도 7 및 도 8에 나타난다. 예를 들어, 도 7에 나타난 SIR MOSFET(400)은 수직 n++ 콘택터 영역(424)으로부터 SIR 채널(415)까지 측면으로 확장하는 측면 n++ SIR 콘택터 영역(420)을 포함한다. 추가적인 임플란트 영역들이 바디 내의 다른 영역들과 전기적인 콘택을 제공할 수 있다. 예를 들어, p++ 임플란트 영역(422)은 하부 바디 영역(214)과 콘택을 제공할 수 있고, p++ 임플란트 영역(426)은 상부 바디 영역(218)과 콘택을 제공할 수 있으며, n++ 임플란트 영역(428)은 MOSFET 채널에 대한 소스 콘택을 형성할 수 있다.
도 8은 구조(500)가 상부 바디 영역(218) 및/또는 측면 SIR 콘택터(520)에 관통할 수 있는 리세스(530)를 포함한다는 점을 제외하면, 도 7의 SIR MOSFET 구조(400)와 유사한 SIR MOSFET 구조(500)를 나타낸다. 소스 콘택 금속(224)은 리세스(530) 안으로 확장하고, 측면 n++ SIR 콘택터 영역(520) 및/또는 바디 영역들(214 및/또는 218)과 접촉한다. 따라서, 분리된 수직 n++ 콘택터 영역(424)의 형성은 피할 수 있고, p++ 상부 바디 콘택터(426)은 작게 만들어지거나 제거될 수 있으며, p++ 하부 바디 콘택터(222)도 작게 만들어지거나 제거될 수 있고, 그리고/또는 소자들의 패킹(packing) 밀도는 향상될 수 있다.
본 발명의 일부 실시예들에 따른 SIR 다이오드의 형성은 도 9A 내지 9D에 나타난다. 도 9A를 참조하면, n+ 기판(110)이 제공되고, n- 드리프트층(112)이 예를 들어, 에피택셜 성장으로 기판 상에 형성된다. 상기 기판은 예를 들어, 4H 또는 6H 폴리타입의 탈축 실리콘 카바이드 기판을 포함할 수 있고, 약 1E17에서 약 1E20 cm-3의 농도에서 n-타입의 도판트들로 도핑될 수 있다. n- 드리프트층(112)은 약 1E14에서 약 1E18 cm-3의 농도에서 n-타입의 도판트들로 도핑될 수 있고, 약 1 ㎛에서 약 200 ㎛의 두께를 가질 수 있다. 상술된 바와 같이, 드리프트층(112)의 두께 및 농도는 수용 가능한 전압 차단 특성들뿐 만 아니라 수용 가능한 레벨의 온 저항을 제공하도록 선택될 수 있다.
p+ 바디 임플란트 영역들(114)은 예를 들어, 알루미늄 및/또는 붕소와 같은 p-타입의 불순물들의 선택적 주입에 의해 드리프트층(112) 내에 형성된다. p+ 바 디 임플란트 영역들(114)은 약 1E16에서 약 1E20 cm-3의 도핑 농도를 가질 수 있고, 드리프트층(112) 안으로 약 1 ㎛의 깊이를 확장할 수 있다. 구체적인 실시예들에서, p+ 바디 임플란트 영역들(114)은 약 360 keV의 임플란트 에너지와 약 4E14 ions/cm2의 주입량인 경우의 Al 이온들의 주입에 의해 형성될 수 있다.
도 9B를 참조하면, n+ 에피택셜층(116)은 p+ 바디 임플란트 영역들(114)을 포함하는 드리프트층(112) 상에 형성되어, 소자(100)에 대한 SIR 채널층을 형성한다. SIR 채널층(116)은 약 1E15에서 약 5E17 cm-3의 농도에서 n-타입의 도판트들로 도핑될 수 있고, 약 0.05 ㎛에서 약 1 ㎛의 두께를 가질 수 있다.
p+ 바디 에피택셜층(118)은 SIR 채널층(116) 상에 형성된다. p+ 바디 에피택셜층(118)은, 영으로 인가되는 전압에서 SIR 채널층(116)은 완전히 공핍되도록 선택된 두께와 도핑을 가진다. 일부 실시예들에서, p+ 바디 에피택셜층(118)은 약 1E16에서 약 1E20 cm-3의 농도에서 p-타입의 도판트들로 도핑될 수 있고, 약 0.2 ㎛ 에서 약 1.5 ㎛의 두께를 가질 수 있다.
일부 실시예들에서, SIR 채널층(116)은 p+ 바디 임플란트 영역들(114) 안으로 n-타입의 불순물들의 주입에 의해 형성되어 매립된 n+ 영역들을 형성할 수 있고, 이것은 p+ 바디 에피택셜층(118)에 대한 요구를 제거할 수 있다. 이 실시예에서, 후술되는 금속 콘택(124)과 접촉하는 표면에서, 드리프트층(112)의 영역들에 대해 쇼트키 접합이 형성된다.
도 9C를 참조하면, n++ SIR 콘택터 영역들(120)이 소자의 표면에서, 예를 들어, 질소 및/또는 인과 같은 n-타입의 불순물들의 이온 주입에 의해 p+ 바디 임플란트 영역들(114)의 영역 내에 형성되고, n+ SIR 채널(116)을 통해 소자의 표면으로부터 p+ 바디 임플란트 영역들(114)로 확장한다. n++ SIR 콘택터 영역들(120)은 약 1E18에서 약 1E21 cm-3의 농도에서 n-타입의 도판트들과 도핑될 수 있다. 구체적인 실시예들에서, n++ SIR 콘택터 영역들(122)은 약 100 keV의 임플란트 에너지 및 약 1E15 ions/cm2의 주입량인 경우의 N 이온들의 주입에 의해 형성될 수 있다.
p++ 바디 콘택터 영역들(122)은 소자의 표면에서, 예를 들어, 알루미늄 및/또는 붕소와 같은 p-타입의 불순물들의 이온 주입에 의해 n++ SIR 콘택터 영역들(120) 내에 형성되고, n++ SIR 콘택터 영역들(120)을 통해 소자의 표면으로부터 p+ 바디 임플란트 영역들(114)로 확장한다. p++ 바디 콘택터 영역들(122)은 약 1E18에서 약 1E21 cm-3의 농도에서 p-타입의 도판트들로 도핑될 수 있다. 구체적인 실시예들에서, p++ 바디 콘택터 영역들(122)은 약 180 keV의 임플란트 에너지 및 약 1E15 ions/cm2의 주입량인 경우의 Al 이온들의 주입에 의해 형성될 수 있다.
도 9D를 참조하면, 예를 들어, 알루미늄, 티타늄 및/또는 니켈의 애노드 콘택(124)은 p+ 바디 에피택셜층(118)의 표면 상에 형성되고, n++ SIR 콘택터 영역들(120) 및 p++ 바디 콘택터 영역들(122)과 오믹 콘택을 형성한다. 예를 들어, 알루미늄, 티타늄 및/또는 니켈의 캐소드 콘택(126)은 기판(110) 상에 오믹 콘택을 형성한다.
본 발명의 일부 실시예들에 따른 SIR 파워 MOSFET의 형성이 도 10A 내지 10D에 나타난다.
도 10A를 참조하면, n+ 기판(210)이 제공되고, n- 드리프트층(212)이 기판(210) 상에 형성된다. MOSFET의 드레인 영역을 형성하는 기판(210)은 예를 들어, 4H 또는 6H 폴리타입의 탈축 실리콘 카바이드 기판을 포함할 수 있고, 약 1E17에서 약 1E20 cm-3의 농도에서 n-타입의 도판트들로 도핑될 수 있다. n- 드리프트층(212)은 약 1E14에서 약 1E18 cm-3의 농도에서 n-타입의 도판트들로 도핑될 수 있고, 약 1에서 약 200 ㎛의 두께를 가질 수 있다. 상술된 바와 같이, 드리프트층(212)의 두께와 도핑은 수용 가능한 전압 차단 특성들뿐 아니라 수용 가능한 레벨의 온 저항을 제공하도록 선택될 수 있다.
p+ 바디 임플란트 영역들(214)은 예를 들어, 알루미늄 및/또는 붕소와 같은 p-타입의 불순물들의 주입에 의해 드리프트층(212) 내에 형성된다. p+ 바디 임플란트 영역들(214)은 약 1E16에서 약 1E20 cm-3의 도핑 농도를 가질 수 있고, 드리프트층(212) 안으로 약 1 ㎛의 깊이를 확장할 수 있다. 구체적인 실시예들에서, p+ 바디 임플란트 영역들(214)은 약 360 keV의 임플란트 에너지 및 약 4E14 ions/cm2의 주입량인 경우의 Al 이온들의 주입에 의해 형성될 수 있다.
도 10B를 참조하면, n+ 에피택셜층(216)은 p+ 바디 임플란트 영역들(214)을 포함하는 드리프트층(212) 상에 형성되고, 소자(200)에 대하여 SIR 채널층(216)을 형성한다. SIR 채널층(216)은 약 1E15에서 약 5E17 cm-3의 농도에서 n-타입의 도판트들로 도핑될 수 있고, 약 0.05 ㎛에서 약 1 ㎛의 두께를 가질 수 있다.
p+ 바디 에피택셜층(218)은 SIR 채널층(216) 상에 형성된다. p+ 바디 에피택셜층은 영으로 인가되는 전압에서 SIR 채널층(216)이 완전히 공핍되도록 선택되는 두께와 도핑을 가진다. 일부 실시예들에서, p+ 바디 에피택셜층(218)은 약 1E16에서 약 1E20 cm-3의 농도에서 p-타입의 도판트들로 도핑될 수 있고, 약 0.2 ㎛에서 약 1 ㎛의 두께를 가질 수 있다.
일부 실시예들에서, SIR 채널층(216)은 p+ 바디 임플란트 영역들(214) 안으로 n-타입의 불순물들의 주입에 의해 형성되어, 매립된 n+ 영역들을 형성할 수 있고, 이것은 p+ 바디 에피택셜층(218)에 대한 요구를 제거할 수 있다.
n+ 채널 문턱 조절층(230)은 p+ 바디 에피택셜층(218) 상에 형성될 수 있다. n+ 채널 문턱 조절층(230)은 약 1E15에서 약 5E17 cm-3의 농도에서 n-타입의 도판트들로 도핑될 수 있고, 약 0.05 ㎛에서 1 ㎛의 두께를 가질 수 있다. n+ 채널 문턱 조절층(230)은 주입 및/또는 에피택셜 성장으로 형성될 수 있다.
도 10C를 참조하면, n++ 소스/SIR 콘택터 영역들(220)은 소자의 표면에서, 예를 들어, 질소 및/또는 인과 같은 n-타입의 불순물들의 이온 주입에 의해 p+ 바디 임플란트 영역들(214) 내에 형성되고, SIR 채널(216)을 통해 소자의 표면으로부터 p+ 바디 임플란트 영역들(214)로 확장한다. n++ 소스 SIR 콘택터 영역들(220) 은 약 1E18에서 약 1E21 cm-3의 농도에서 n-타입의 도판트들로 도핑된다. 구체적인 실시예들에서, n++ 소스 SIR 콘택터 영역들(220)은 약 100 keV의 임플란트 에너지 및 약 1E15 ions/cm2의 주입량인 경우의 N 이온들의 주입에 의해 형성될 수 있다.
p++ 바디 콘택터 영역들(222)은 소자의 표면에서, 예를 들어, 알루미늄 및/또는 붕소와 같은 p-타입의 불순물들의 이온 주입에 의해 n++ SIR 콘택터 영역들(220) 내에 형성되고, n++ SIR 콘택터 영역들(220)을 통해 소자의 표면으로부터 p+ 바디 임플란트 영역(214)으로 확장한다. p++ 바디 콘택터 영역들(222)은 약 1E18에서 약 1E21 cm-3의 농도에서 p-타입의 도판트들로 도핑될 수 있다. 구체적인 실시예들에서, p++ 바디 콘택터 영역들(222)은 약 360 keV의 임플란트 에너지 및 약 4E14 ions/cm2의 주입량인 경우의 Al 이온들의 주입에 의해 형성될 수 있다.
n+ 넥 임플란트 영역(236)은 p+ 바디 영역들(214)에 인접하게 형성될 수 있다. n+ 넥 임플란트 영역(236)은 소자의 표면으로부터 드리프트층(212) 안으로 확장한다. 도 4A에 나타난 바와 같이, n+ 넥 임플란트 영역(236)은 인접하는 바디 영역들(214)의 쌍 사이에서 이들과 접촉하여 형성될 수 있다. 구체적인 실시예들에서, n+ 넥 임플란트 영역(236)은 약 360 keV의 임플란트 에너지 및 약 5E11 ions/cm2의 주입량인 경우의 N 이온들의 주입에 의해 형성될 수 있다.
도 10D를 참조하면, 게이트 절연체(234) 및 게이트 콘택(232)은 n++ 소스/SIR 콘택터 영역들(220)과 n+ 넥 임플란트 영역(236) 사이의 p+ 바디 에피택셜 층(218) 및 n+ 채널 문턱 조절층(230) 위에 형성된다. 게이트 절연체(234)는 열적 산화물을 포함할 수 있고, 게이트 전극은 폴리실리콘 및/또는 Mo와 같은 내화성 금속을 포함할 수 있다.
예를 들어, 알루미늄, 티타늄 및/또는 니켈의 소스 콘택(224)은 에피택셜층들의 노출된 표면 상에 형성되고, n++ 소스/SIR 콘택터 영역들(220) 및 p++ 바디 콘택터 영역들(222)과 오믹 콘택을 형성한다. p+ 바디 에피택셜층(218)은 n++ 소스/SIR 콘택터 영역들(220) 임플란트들이 마스킹되는 영역에서 소스 콘택(224)과 전기적으로 접촉하고, 그리고/또는, p++ 바디 콘택터 영역들(222)과 전기적으로 접촉할 수 있다. 예를 들어, 알루미늄, 티타늄 및/또는 니켈의 드레인 콘택(226)은 기판(210) 상에 오믹 콘택을 형성한다.
본 발명의 일부 실시예들에 따른 병합된 SIR 채널들 및 문턱 조절층들을 포함하는 SIR 파워 MOSFET의 형성은 도 11A 및 11B에 나타난다. 병합된 SIR 채널들 및 문턱 조절층을 포함하는 SIR 파워 MOSFET의 형성은, 병합된 문턱 전압 조절/SIR 채널층(316)이 드리프트층(212) 상에 형성되는 점을 제외하면, 도 10A 내지 10D를 참조하여 상기에서 상술된 공정과 유사하다. 병합된 문턱 전압 조절/SIR 채널층(316)은 약 1E15에서 약 5E17 cm-3의 농도에서 n-타입의 도판트들로 도핑될 수 있고, 약 0.05 ㎛에서 약 1 ㎛의 두께를 가질 수 있다.
도면들과 상세한 설명에서, 본 발명의 일반적인 실시예들이 개시되어 왔으며, 비록 특정 용어들이 사용되어 왔으나, 그것들은 일반적이고 기술적인 의미로만 이용되어 왔으며 한정의 목적으로 이용되어서는 아니 되며, 본 발명의 범위는 후술되는 청구항들에서 설명된다.

Claims (39)

  1. 반도체 소자로서,
    제1 도전형(conductivity type)을 가지는 드리프트(drift)층;
    상기 드리프트층에 인접하고, 상기 제1 도전형에 반대되는 제2 도전형을 가지며, 상기 드리프트층과 p-n 접합을 형성하는 제1 바디(body) 영역;
    상기 제1 바디 영역 상에 위치하고, 상기 제2 도전형을 가지는 제2 바디 영역;
    상기 제1 및 제2 바디 영역들에 인접하고, 상기 제1 도전형을 가지는 콘택터(contactor) 영역;
    상기 제1 및 제2 바디 영역들 사이에서 상기 콘택터 영역으로부터 상기 드리프트층으로 확장하고, 상기 제1 도전형을 가지는 션트(shunt) 채널 영역;
    상기 제1 및 제2 바디 영역들 및 상기 콘택터 영역과 전기적으로 접촉하는 제1 단자(terminal); 및
    상기 드리프트층과 전기적으로 접촉하는 제2 단자
    를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 션트 채널 영역은, 영(zero) 전압이 상기 제1 및 제2 단자들에 걸쳐 인가될 때 상기 션트 채널 영역이 완전히 공핍되도록 선택된 길이, 두께 및 도핑 농도를 가지는 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 채널 영역은 1E15 cm-3에서 5E17 cm-3 의 도핑 농도를 가지고, 0.05 ㎛에서 1 ㎛의 두께를 가지는 것을 특징으로 하는 반도체 소자.
  4. 제2항에 있어서,
    상기 션트 채널 영역의 상기 길이, 두께 및 도핑 농도, 및 상기 제1 바디 영역과 상기 제2 바디 영역의 도핑 농도는, 상기 제1 바디 영역과 상기 드리프트층 사이의 상기 p-n 접합의 빌트인 포텐셜(built-in potential)보다 낮은 전압이 상기 제1 단자에 인가될 때, 상기 션트 채널 영역에 전도성 채널이 형성되도록 선택되는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 바디 영역은 1E16 cm-3에서 1E20 cm-3의 도핑 농도를 가지는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 도전형을 가지고, 상기 드리프트층의 도판트 농도보다 큰 도판트 농도를 가지는 기판을 더 포함하고,
    상기 드리프트층은 상기 기판 상에 위치하고, 상기 제2 단자는 상기 기판 상 에 위치하는 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 바디 영역은 상기 드리프트층 내에 주입된(implanted) 영역을 포함하고, 상기 션트 채널 영역은 상기 드리프트층 상에 에피택셜층을 포함하고, 상기 제2 바디 영역은 상기 채널 영역 상에 바디 에피택셜층을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 콘택터 영역은 상기 제2 바디 영역을 통해, 그리고, 상기 제1 바디 영역 안으로 확장하는 것을 특징으로 하는 반도체 소자.
  9. 제1항에 있어서,
    상기 콘택터 영역은 제1 콘택터 영역을 포함하고,
    상기 반도체 소자는, 상기 제2 도전형을 가지고, 상기 제1 바디 영역 안으로 확장하는 제2 콘택터 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서,
    상기 제1 단자는 상기 제2 콘택터 영역과 전기적으로 접촉하는 것을 특징으로 하는 반도체 소자.
  11. 제1항에 있어서,
    상기 제1 도전형은 n-타입(type)이고, 상기 제2 도전형은 p-타입인 것을 특징으로 하는 반도체 소자.
  12. 제1항에 있어서,
    상기 제1 도전형은 p-타입이고, 상기 제2 도전형은 n-타입인 것을 특징으로 하는 반도체 소자.
  13. 제1항에 있어서,
    상기 제1 단자는 애노드(anode) 단자를 포함하고, 상기 제2 단자는 캐소드(cathode) 단자를 포함하는 것을 특징으로 하는 반도체 소자.
  14. 제1항에 있어서,
    상기 콘택터 영역과 상기 드리프트층 사이의 상기 제2 바디 영역의 표면 상에 위치하는 게이트 절연체층; 및
    상기 게이트 절연체층 상에 위치하는 게이트 콘택
    을 더 포함하고,
    상기 제1 단자는 소스 단자를 포함하고, 상기 제2 단자는 드레인 단자를 포함하는 것을 특징으로 하는 반도체 소자.
  15. 제14항에 있어서,
    상기 제2 바디 영역 상에 위치하는 문턱(threshold) 조절층을 더 포함하고,
    상기 문턱 조절층은 상기 반도체 소자의 문턱 전압을 조절하도록 선택된 도핑 농도를 가지는 것을 특징으로 하는 반도체 소자.
  16. 제14항에 있어서,
    상기 제1 바디 영역 및/또는 상기 제2 바디 영역에 인접하고, 상기 제1 도전형을 가지는 넥 임플란트(neck implant) 영역을 더 포함하고,
    상기 션트 채널 영역은 상기 콘택터 영역과 상기 넥 임플란트 영역 사이에서 확장하는 것을 특징으로 하는 반도체 소자.
  17. 제1항에 있어서,
    상기 콘택터 영역은 상기 반도체 소자의 표면으로부터 상기 제2 바디 영역 안으로 확장하는 수직 콘택터 영역, 및 상기 수직 콘택터 영역과 접촉하고, 상기 수직 콘택터 영역으로부터 상기 션트 채널 영역으로 확장하는 수평 콘택터 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  18. 제1항에 있어서,
    상기 제2 바디 영역 내의 리세스, 및 상기 리세스 내의 전도성 물질을 더 포함하고,
    상기 콘택터 영역은 상기 리세스와 접촉하고, 상기 리세스로부터 상기 채널 영역으로 확장하는 수평 콘택터 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  19. 외부 다이오드와 병렬로 연결되는 제14항에 따른 반도체 소자를 포함하고, 상기 외부 다이오드는 상기 반도체 소자의 상기 제1 단자에 연결되는 애노드 및 상기 반도체 소자의 상기 제2 단자에 연결되는 캐소드를 가지는 것을 특징으로 하는 전자 회로.
  20. 제1항에 있어서,
    상기 션트 채널 영역은, 상기 제1 바디 영역과 상기 드리프트층 사이의 상기 p-n 접합이 역방향으로 바이어스될 때 상기 션트 채널 영역이 전도되지 않도록 선택된 길이, 두께 및 도핑 농도를 가지는 것을 특징으로 하는 반도체 소자.
  21. MOSFET으로서,
    제1 도전형을 가지는 드리프트층;
    상기 드리프트층에 인접하고, 상기 제1 도전형과 반대되는 제2 도전형을 가지며, 상기 드리프트층과 p-n 접합을 형성하는 바디 영역;
    상기 바디 영역 내에 위치하고, 상기 제1 도전형을 가지는 소스 영역;
    상기 바디 영역 상에 위치하고, 상기 소스 영역으로부터 상기 드리프트층으로 확장하며, 상기 제1 도전형을 가지는 션트 채널 영역;
    상기 소스 영역과 상기 드리프트층 사이의 상기 채널 영역 상에 위치하는 게이트 절연체 층;
    상기 게이트 절연체 층 상에 위치하는 게이트 콘택;
    상기 바디 영역과 전기적으로 접촉하는 소스 콘택; 및
    상기 드리프트층과 전기적으로 접촉하는 드레인 콘택
    을 포함하고,
    상기 션트 채널 영역은, 상기 소스 콘택 및 상기 드레인 콘택에 인가되는 전압이 영이고, 게이트 전압이 상기 MOSFET의 문턱 전압보다 낮을 때, 상기 채널 영역이 완전히 공핍되도록 선택된 길이, 두께 및 도핑 농도를 가지는 것을 특징으로 하는 MOSFET.
  22. 제21항에 있어서,
    상기 션트 채널 영역은 1E15 cm-3에서 5E17 cm-3의 도핑 농도를 가지고, 0.05 ㎛에서 1 ㎛의 두께를 가지는 것을 특징으로 하는 MOSFET.
  23. 제21항에 있어서,
    상기 션트 채널 영역의 두께 및 도핑 농도와 상기 바디 영역의 도핑 농도는, 상기 바디 영역과 상기 드리프트층 사이의 p-n 접합의 빌트인 포텐셜보다 낮은 전압이 상기 제1 단자에 인가될 때, 전도성 채널이 상기 채널 영역 내에 형성되도록 선택되는 것을 특징으로 하는 MOSFET.
  24. 제23항에 있어서,
    상기 바디 영역은 1E16 cm-3에서 1E20 cm-3의 도핑 농도를 가지는 것을 특징으로 하는 MOSFET.
  25. 제23항에 있어서,
    상기 바디 영역에 인접하는 상기 드리프트층 내에 위치하고, 상기 제1 도전형을 가지는 넥 임플란트 영역을 더 포함하고,
    상기 션트 채널 영역은 상기 넥 임플란트 영역과 접촉하는 것을 특징으로 하는 MOSFET.
  26. 제23항에 있어서,
    상기 제1 도전형을 가지고, 상기 드리프트층의 도판트 농도보다 큰 도판트 농도를 가지는 기판을 더 포함하고,
    상기 드리프트층은 상기 기판 상에 위치하고, 상기 드레인 콘택은 상기 기판 상에 위치하는 것을 특징으로 하는 MOSFET.
  27. 제21항에 있어서,
    상기 션트 채널 영역의 상기 길이, 두께 및 도핑 농도는, 상기 바디 영역과 상기 드리프트층 사이의 상기 p-n 접합이 역방향으로 바이어스될 때, 상기 션트 채널 영역이 전도되지 않도록 선택되는 것을 특징으로 하는 MOSFET.
  28. 전자 소자를 형성하는 방법으로서,
    제1 도전형을 가지는 드리프트층을 형성하는 단계;
    상기 제1 도전형에 반대되는 제2 도전형을 가지고, 상기 드리프트층과 p-n 접합을 형성하는 제1 바디 영역을 상기 드리프트층 내에 형성하는 단계;
    상기 제2 도전형을 가지는 제2 바디 영역을 상기 제1 바디 영역 상에 형성하는 단계;
    상기 제1 도전형을 가지고, 상기 제1 바디 영역과 상기 제2 바디 영역 사이에서 상기 드리프트층으로 확장하는 션트 채널층을 상기 제1 바디 영역 및 상기 제2 바디 영역 내에 형성하는 단계;
    상기 션트 채널층에 접촉하고, 상기 제1 도전형을 가지는 콘택터 영역을 상기 제1 바디 영역 및 상기 제2 바디 영역 내에 형성하는 단계;
    상기 제1 바디 영역, 상기 제2 바디 영역 및 상기 콘택터 영역과 전기적으로 접촉하는 제1 단자를 형성하는 단계;
    상기 드리프트층과 전기적으로 접촉하는 제2 단자를 형성하는 단계
    를 포함하고,
    상기 션트 채널층은, 영 전압이 상기 제1 단자와 상기 제2 단자 사이에 인가될 때, 상기 션트 채널층이 완전히 공핍되도록 선택된 길이, 두께 및 도핑 농도를 가지는 것을 특징으로 하는 전자 소자의 형성 방법.
  29. 제28항에 있어서,
    상기 콘택터 영역은 제1 콘택터 영역을 포함하고,
    상기 전자 소자의 형성 방법은,
    상기 제2 도전형을 가지고, 상기 제1 콘택터 영역을 통해, 그리고, 상기 제1 바디 영역 안으로 확장하는 제2 콘택터 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전자 소자의 형성 방법.
  30. 제28항에 있어서,
    상기 션트 채널층을 형성하는 단계는,
    상기 드리프트층 및 상기 제1 바디 영역 상에 션트 채널 에피택셜층을 형성하는 단계를 포함하고,
    상기 제2 바디 영역을 형성하는 단계는,
    상기 채널 에피택셜층 상에 바디 에피택셜층을 형성하는 단계를 포함하는 것을 특징으로 하는 전자 소자의 형성 방법.
  31. 제28항에 있어서,
    상기 션트 채널층을 형성하는 단계는, 매립된 채널층을 상기 제1 바디 영역 내에 주입하는 단계를 포함하는 것을 특징으로 하는 전자 소자의 형성 방법.
  32. 제28항에 있어서,
    상기 제2 바디 영역 및 상기 콘택터 영역과 전기적으로 접촉하는 제1 단자를 형성하는 단계; 및
    상기 드리프트층과 전기적으로 접촉하는 제2 단자를 형성하는 단계를 더 포 함하는 것을 특징으로 하는 전자 소자의 형성 방법.
  33. 제28항에 있어서,
    상기 제1 바디 영역을 형성하는 단계는, 제2 도전형의 불순물들을 상기 드리프트층 안으로 선택적으로 주입하는 단계를 포함하는 것을 특징으로 하는 전자 소자의 형성 방법.
  34. 제28항에 있어서,
    상기 콘택터 영역과 상기 드리프트층 사이의 상기 제2 바디 영역 상에 게이트 절연체층을 형성하는 단계; 및
    상기 게이트 절연체층 상에 게이트 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전자 소자의 형성 방법.
  35. 제34항에 있어서,
    상기 제2 바디 영역 상에 문턱 조절층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전자 소자의 형성 방법.
  36. 제35항에 있어서,
    상기 문턱 조절층을 형성하는 단계는,
    상기 제2 바디 영역 상에 문턱 조절 에피택셜층을 형성하는 단계를 포함하 고,
    상기 콘택터 영역을 형성하는 단계는,
    상기 문턱 조절 에피택셜층을 통하여, 그리고, 상기 제1 바디 영역 안으로 제1 도전형의 불순물들을 선택적으로 주입하는 단계를 포함하는 것을 특징으로 하는 전자 소자의 형성 방법.
  37. 제28항에 있어서,
    상기 제1 바디 영역 및/또는 상기 제2 바디 영역에 인접하는 넥 임플란트 영역을 형성하는 단계를 더 포함하고,
    상기 션트 채널층은 상기 제1 바디 영역과 상기 제2 바디 영역 사이의 상기 콘택터 영역으로부터 상기 넥 임플란트 영역으로 확장하고,
    상기 넥 임플란트 영역은 상기 제1 도전형을 가지는 것을 특징으로 하는 전자 소자의 형성 방법.
  38. 파워 MOSFET 소자로서,
    제1 도전형을 가지는 드리프트층;
    상기 드리프트층 내에 위치하고, 상기 제1 도전형에 반대되는 제2 도전형을 가지며, 상기 드리프트층과 p-n 접합을 형성하는 바디 영역;
    상기 바디 영역 내에 위치하고, 상기 제1 도전형을 가지는 소스 영역;
    상기 드리프트층에 인접하는 드레인 영역; 및
    상기 소스 영역으로부터 상기 드리프트층으로 확장하는 정전 유도형 정류기(static induction rectifier, SIR) 채널 영역을 포함하고,
    상기 SIR 채널 영역은 영(zero) 드레인-소스 전압에서 완전히 공핍되고, 상기 바디 영역과 상기 드리프트층 사이의 상기 p-n 접합의 빌트인 포텐셜보다 낮은 소스-드레인 전압에서 상기 소스 영역과 상기 드리프트층 사이에 전도성 채널을 형성하도록 구성되는 것을 특징으로 하는 파워 MOSFET 소자.
  39. 다이오드로서,
    제1 도전형을 가지는 드리프트층;
    상기 드리프트층 내에 위치하고, 상기 제1 도전형에 반대되는 제2 도전형을 가지며, 상기 드리프트층과 p-n 접합을 형성하는 바디 영역;
    상기 바디 영역 내에 위치하고, 상기 제1 도전형을 가지는 콘택터 영역;
    상기 콘택터 영역으로부터 상기 드리프트층으로 확장하는 채널 영역을 포함하고,
    상기 채널 영역은, 영(zero) 드레인-소스 전압이 소자의 애노드 단자 및 캐소드 단자에 인가될 때 완전히 공핍되고, 상기 바디 영역과 상기 드리프트층 사이의 상기 p-n 접합의 빌트인 포텐셜보다 낮은 전압이 상기 애노드 단자 및 상기 캐소드 단자에 인가될 때 상기 콘택터 영역과 상기 드리프트층 사이에 전도성 채널을 형성하도록 구성되는 것을 특징으로 하는 다이오드.
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