JP4918626B2 - 半導体素子、半導体装置および電力変換器 - Google Patents
半導体素子、半導体装置および電力変換器 Download PDFInfo
- Publication number
- JP4918626B2 JP4918626B2 JP2011511321A JP2011511321A JP4918626B2 JP 4918626 B2 JP4918626 B2 JP 4918626B2 JP 2011511321 A JP2011511321 A JP 2011511321A JP 2011511321 A JP2011511321 A JP 2011511321A JP 4918626 B2 JP4918626 B2 JP 4918626B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon carbide
- semiconductor layer
- diode
- potential
- carbide semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- Y02B70/1483—
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
b1.3×d^a1.3≦N<b0×d^a0、
b0=1.349×1021、
a0=−1.824、
b1.3=2.399×1020、
a1.3=−1.774
の関係を満足する。
N≧b1×d^a1、
b1=2.188×1020、
a1=−1.683
の関係を満足する。
N≧b0.6×d^a0.6、
b0.6=7.609×1020、
a0.6=−1.881
の関係を満足する。
b1.3×d^a1.3≦N<b0×d^a0
b0=1.349×1021
a0=−1.824
b1.3=2.399×1020
a1.3=−1.774
の関係を満足する。
N≧b1×d^a1
b1=2.188×1020
a1=−1.683
の関係を満足する。
N≧b0.6×d^a0.6
b0.6=7.609×1020
a0.6=−1.881
の関係を満足する。
・チャネルエピ層の厚さ:20〜70nm
・チャネルエピ層の濃度:1×1017〜4×1018cm-3
・ゲート絶縁膜の厚さ:60〜120nm
・p型ボディ領域(ウェル領域)の濃度:2×1018〜2×1019cm-3
・チャネルエピ層の厚さ:10〜70nm
・チャネルエピ層の濃度:1×1017〜1.5×1019cm-3
直線(i)に対応する式:
N=b0×d^a0
b0=1.349×1021
a0=−1.824
直線(ii)に対応する式:
N=b0.6×d^a0.6
b0.6=7.609×1020
a0.6=−1.881、
直線(iii)に対応する式:N=b1×d^a1
b1=2.188×1020
a1=−1.683、
直線(iv)に対応する式:
N=b1.3×d^a1.3
b1.3=2.399×1020
a1.3=−1.774、
直線(v)に対応する式:
N=b2×d^a2
b2=5.754×1020
a2=−2.380
である。
ここで、^は冪乗を示し、A^Bは、ABを意味する。
Vpn=|Vds|−I×(Rsub+Rd)
となる。経路90で示されるチャネルダイオードの|Vf0|が小さいほど、同じ|Vds|に対してIが大きくなるため、ボディダイオードのpn接合にかかる電圧Vpnは小さくなる。そのため、ボディダイオードのpn接合にかかる電圧Vpnが、本来ボディダイオードに電流が流れ始める2.7Vの電圧に到達しないので、ボディダイオードには電流が流れない。つまり、炭化珪素半導体のpn接合に順方向電流を流すことによる結晶欠陥増加の問題を回避することができる。
b1×d^a1≦N<b0×d^a0
b0=1.349×1021
a0=−1.824
b1=2.188×1020
a1=−1.683
b1×d^a1≦N<b0×d^a0
b0=1.349×1021
a0=−1.824
b1=2.188×1020
a1=−1.683
b1×d^a1≦N<b0×d^a0
b0=1.349×1021
a0=−1.824
b1=2.188×1020
a1=−1.683
20、120 第1の炭化珪素半導体層(ドリフト層)
22 JFET領域
30、130 ボディ領域(ウェル領域)
32、132 ボディコンタクト領域(コンタクト領域)
40、140 ソース領域
45、145 ソース電極
47 ソース配線(ソースパッド)
50、150 第2の炭化珪素半導体層またはチャネル層(チャネルエピ層)
55 チャネル領域
60、160 ゲート絶縁膜
64 多結晶シリコン膜
65、165 ゲート電極
67 層間絶縁膜
68 ビアホール
69 トレンチ
70、170 ドレイン電極
72 裏面電極
81 マスク
90 ダイオード電流
100 半導体素子
100’ 半導体素子
101 半導体素子
102 半導体素子
112 基板
180、181、182 ボディダイオード
200 電力変換回路(インバータ回路)
210 昇降圧コンバータ
220 昇圧コンバータ
500 負荷
1000 インバータ回路
1100 半導体素子
1110 半導体素子
1200 還流ダイオード素子
1500 負荷
2000 直流電源
2100 誘導性負荷
2200 コントローラ
Claims (38)
- 金属−絶縁体−半導体電界効果トランジスタを含む半導体素子と、
前記半導体素子の電位を設定する電位設定部と、
を備える半導体装置であって、
前記金属−絶縁体−半導体電界効果トランジスタは、
第1導電型の半導体基板と、
前記半導体基板の主面上に位置する第1導電型の第1の炭化珪素半導体層と、
前記第1の炭化珪素半導体層内に位置する第2導電型のボディ領域と、
前記ボディ領域内に位置する第1導電型のソース領域と、
前記第1の炭化珪素半導体層上でかつ前記ボディ領域および前記ソース領域の少なくとも一部に接して形成された第1導電型の第2の炭化珪素半導体層と、
前記第2の炭化珪素半導体層上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ソース領域に接触するソース電極と、
前記半導体基板の裏面に設けられたドレイン電極と
を備え、
前記第2の炭化珪素半導体層は、前記第1の炭化珪素半導体層上にエピタキシャル成長した層であり、
前記ソース電極の電位を基準とする前記ドレイン電極の電位をVds、
前記ソース電極の電位を基準とする前記ゲート電極の電位をVgs、
前記金属−絶縁体−半導体電界効果トランジスタのゲート閾値電圧をVth、
前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、
前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義し、
Vthは、室温において2ボルト以上であり、
前記電位設定部は、
トランジスタ動作ONモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Vgsをゲート閾値電圧Vth以上に上昇させることにより、前記第2の炭化珪素半導体層を介して前記ドレイン電極と前記ソース電極との間を導通させ、
トランジスタ動作OFFモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Vgsを0ボルト以上ゲート閾値電圧Vth未満にすることにより、前記金属−絶縁体−半導体電界効果トランジスタを、前記ソース電極から前記第2の炭化珪素半導体層を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能させ、
前記ダイオードの立ち上がり電圧の絶対値は前記ボディ領域と前記第1の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さく、
前記ダイオードの立ち上がり電圧の絶対値と前記ボディダイオードの立ち上がり電圧の絶対値との差が0.7ボルト以上であり、
前記ダイオードの立ち上がり電圧の絶対値は、室温において1.0ボルト未満である半導体装置。 - 前記第2の炭化珪素半導体層は、前記ソース領域の少なくとも一部の上に接しており、
前記第2の炭化珪素半導体層の厚さは40nm以下である、請求項1に記載の半導体装置。 - 前記第2の炭化珪素半導体層における不純物濃度の平均が、1×1018cm−3以上である、請求項2に記載の半導体装置。
- 前記ダイオードの立ち上がり電圧の絶対値は、室温において0.6ボルト未満である請求項1に記載の半導体装置。
- 金属−絶縁体−半導体電界効果トランジスタを含む半導体素子であって、
前記金属−絶縁体−半導体電界効果トランジスタは、
第1導電型の半導体基板と、
前記半導体基板の主面上に位置する第1導電型の第1の炭化珪素半導体層と、
前記第1の炭化珪素半導体層内に位置する第2導電型のボディ領域と、
前記ボディ領域内に位置する第1導電型のソース領域と、
前記第1の炭化珪素半導体層上でかつ前記ボディ領域および前記ソース領域の少なくとも一部に接して形成された第1導電型の第2の炭化珪素半導体層と、
前記第2の炭化珪素半導体層上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ソース領域に接触するソース電極と、
前記半導体基板の裏面に設けられたドレイン電極と
を備え、
前記第2の炭化珪素半導体層は、前記第1の炭化珪素半導体層上にエピタキシャル成長した層であり、
前記ソース電極の電位を基準とする前記ドレイン電極の電位をVds、
前記ソース電極の電位を基準とする前記ゲート電極の電位をVgs、
前記金属−絶縁体−半導体電界効果トランジスタのゲート閾値電圧をVth、
前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、
前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義すると、
Vthは、室温において2ボルト以上であり、
Vgs≧Vthの場合、
前記金属−絶縁体−半導体電界効果トランジスタは、前記第2の炭化珪素半導体層を介して前記ドレイン電極と前記ソース電極との間を導通し、
0ボルト≦Vgs<Vthの場合、
前記金属−絶縁体−半導体電界効果トランジスタは、前記順方向に電流を流さず、Vds<0ボルトのとき、前記ソース電極から前記第2の炭化珪素半導体層を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能し、
前記ダイオードの立ち上がり電圧の絶対値は、前記ボディ領域と前記第1の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さく、
前記ダイオードの立ち上がり電圧の絶対値と前記ボディダイオードの立ち上がり電圧の絶対値との差が0.7ボルト以上であり、
前記ダイオードの立ち上がり電圧の絶対値は、室温において1.0ボルト未満である半導体素子。 - 前記第2の炭化珪素半導体層は、前記ソース領域の少なくとも一部の上に接しており、
前記第2の炭化珪素半導体層の厚さは40nm以下である、請求項5に記載の半導体素子。 - 前記第2の炭化珪素半導体層における不純物濃度の平均が、1×1018cm−3以上である、請求項6に記載の半導体素子。
- 前記ダイオードの立ち上がり電圧の絶対値は、室温において0.6ボルト未満である請求項5に記載の半導体素子。
- ゲート電極、ソース電極、ドレイン電極、およびチャネル領域を有するトランジスタを含む半導体素子と、
前記ゲート電極の電位を設定する電位設定部と、
を備え、
前記ソース電極の電位を基準とする前記ドレイン電極の電位をVds、
前記ソース電極の電位を基準とする前記ゲート電極の電位をVgs、
前記トランジスタのゲート閾値電圧をVth、
前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、
前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義し、
前記電位設定部は、
トランジスタ動作ONモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Vgsをゲート閾値電圧Vth以上に上昇させることにより、前記チャネル領域を介して前記ドレイン電極と前記ソース電極との間を導通させ、
トランジスタ動作OFFモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Vgsを0ボルト以上ゲート閾値電圧Vth未満にすることにより、前記トランジスタを、前記ソース電極から前記チャネル領域を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能させる半導体装置に用いられる、請求項5に記載の半導体素子。 - 金属−絶縁体−半導体電界効果トランジスタを含む半導体素子であって、
前記金属−絶縁体−半導体電界効果トランジスタは、
第1導電型の半導体基板と、
前記半導体基板の主面上に位置する第1導電型の第1の炭化珪素半導体層と、
前記第1の炭化珪素半導体層内に位置する第2導電型のボディ領域と、
前記ボディ領域内に位置する第1導電型のソース領域と、
前記第1の炭化珪素半導体層上でかつ前記ボディ領域および前記ソース領域の少なくとも一部に接して形成された第1導電型の第2の炭化珪素半導体層と、
前記第2の炭化珪素半導体層上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ソース領域に接触するソース電極と、
前記半導体基板の裏面に設けられたドレイン電極と
を備え、
前記第2の炭化珪素半導体層は、前記第1の炭化珪素半導体層上にエピタキシャル成長した層であり、
前記第2の炭化珪素半導体層は、第1導電型不純物がドープされた少なくとも1つの不純物ドープ層を含み、前記第2の炭化珪素半導体層における不純物濃度の平均をN(cm−3)、厚さをd(nm)とすると、Nおよびdが、
b1×d^a1<N<b0×d^a0
b0=1.349×1021
a0=−1.824
b1=2.188×1020
a1=−1.683
の関係を満足し、
Vthは、室温において2ボルト以上であり、
前記ダイオードの立ち上がり電圧の絶対値は前記ボディ領域と前記第1の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さく、
前記ダイオードの立ち上がり電圧の絶対値と前記ボディダイオードの立ち上がり電圧の絶対値との差が0.7ボルト以上であり、
前記ダイオードの立ち上がり電圧の絶対値は、室温において1.0ボルト未満である半導体素子。 - 前記第2の炭化珪素半導体層は、前記ソース領域の少なくとも一部の上に接しており、
前記第2の炭化珪素半導体層の厚さは40nm以下である、請求項10に記載の半導体素子。 - さらに、
N≧b0.6×d^a0.6
b0.6=7.609×1020
a0.6=−1.881
の関係を満足する、請求項10に記載の半導体素子。 - dが5nm以上200nm以下である、請求項10に記載の半導体素子。
- dが10nm以上100nm以下である、請求項10に記載の半導体素子。
- dが20nm以上75nm以下である、請求項10に記載の半導体素子。
- 前記第2の炭化珪素半導体層における不純物濃度の平均が、1×1018cm−3以上である、請求項11に記載の半導体素子。
- 請求項5から16の何れかに記載の半導体素子と、
電源電圧の少なくとも一部を前記半導体素子のソース電極とドレイン電極との間に印加する第1配線と、
前記半導体素子のスイッチングを制御するコントローラからの電圧を前記半導体素子のゲート電極に印加する第2配線と、
を備え、
負荷に供給する電力を出力する電力変換器。 - 電源と電気的に接続される端子をさらに備える、請求項1に記載の半導体装置。
- 誘導性負荷と電気的に接続される端子をさらに備える、請求項18に記載の半導体装置。
- 金属−絶縁体−半導体電界効果トランジスタを含む半導体素子と、
前記半導体素子の電位を設定する電位設定部と、
を備える半導体装置であって、
前記金属−絶縁体−半導体電界効果トランジスタは、
第1導電型の半導体基板と、
前記半導体基板の主面上に位置する第1導電型の第1の炭化珪素半導体層と、
前記第1の炭化珪素半導体層上に位置する第2導電型のボディ領域と、
前記ボディ領域上に位置する第1導電型のソース領域と、
前記ボディ領域および前記ソース領域を貫通し、前記第1の炭化珪素半導体層に達する凹部と、
前記凹部の側面を含み、前記ボディ領域および前記ソース領域の少なくとも一部に接して形成された第1導電型の第2の炭化珪素半導体層と、
前記第2の炭化珪素半導体層上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ソース領域に接触するソース電極と、
前記半導体基板の裏面に設けられたドレイン電極と
を備え、
前記第2の炭化珪素半導体層は、前記第1の炭化珪素半導体層上にエピタキシャル成長した層であり、
前記ソース電極の電位を基準とする前記ドレイン電極の電位をVds、
前記ソース電極の電位を基準とする前記ゲート電極の電位をVgs、
前記金属−絶縁体−半導体電界効果トランジスタのゲート閾値電圧をVth、
前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、
前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義し、
Vthは、室温において2ボルト以上であり、
前記電位設定部は、
トランジスタ動作ONモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Vgsをゲート閾値電圧Vth以上に上昇させることにより、前記第2の炭化珪素半導体層を介して前記ドレイン電極と前記ソース電極との間を導通させ、
トランジスタ動作OFFモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Vgsを0ボルト以上ゲート閾値電圧Vth未満にすることにより、前記金属−絶縁体−半導体電界効果トランジスタを、前記ソース電極から前記第2の炭化珪素半導体層を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能させ、
前記ダイオードの立ち上がり電圧の絶対値は前記ボディ領域と前記第1の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さく、
前記ダイオードの立ち上がり電圧の絶対値と前記ボディダイオードの立ち上がり電圧の絶対値との差が0.7ボルト以上であり、
前記ダイオードの立ち上がり電圧の絶対値は、室温において1.0ボルト未満である半導体装置。 - 前記第2の炭化珪素半導体層は、前記ソース領域の少なくとも一部の上に接しており、
前記第2の炭化珪素半導体層の厚さは40nm以下である、請求項20に記載の半導体装置。 - 前記第2の炭化珪素半導体層における不純物濃度の平均が、1×1018cm−3以上である、請求項21に記載の半導体装置。
- 前記ダイオードの立ち上がり電圧の絶対値は、室温において0.6ボルト未満である請求項20に記載の半導体装置。
- 金属−絶縁体−半導体電界効果トランジスタを含む半導体素子であって、
前記金属−絶縁体−半導体電界効果トランジスタは、
第1導電型の半導体基板と、
前記半導体基板の主面上に位置する第1導電型の第1の炭化珪素半導体層と、
前記第1の炭化珪素半導体層上に位置する第2導電型のボディ領域と、
前記ボディ領域上に位置する第1導電型のソース領域と、
前記ボディ領域および前記ソース領域を貫通し、前記第1の炭化珪素半導体層に達する凹部と、
前記凹部の側面を含み、前記ボディ領域および前記ソース領域の少なくとも一部に接して形成された第1導電型の第2の炭化珪素半導体層と、
前記第2の炭化珪素半導体層上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ソース領域に接触するソース電極と、
前記半導体基板の裏面に設けられたドレイン電極と
を備え、
前記第2の炭化珪素半導体層は、前記第1の炭化珪素半導体層上にエピタキシャル成長した層であり、
前記ソース電極の電位を基準とする前記ドレイン電極の電位をVds、
前記ソース電極の電位を基準とする前記ゲート電極の電位をVgs、
前記金属−絶縁体−半導体電界効果トランジスタのゲート閾値電圧をVth、
前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、
前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義すると、
Vthは、室温において2ボルト以上であり、
Vgs≧Vthの場合、
前記金属−絶縁体−半導体電界効果トランジスタは、前記第2の炭化珪素半導体層を介して前記ドレイン電極と前記ソース電極との間を導通し、
0ボルト≦Vgs<Vthの場合、
前記金属−絶縁体−半導体電界効果トランジスタは、前記順方向に電流を流さず、Vds<0ボルトのとき、前記ソース電極から前記第2の炭化珪素半導体層を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能し、
前記ダイオードの立ち上がり電圧の絶対値は、前記ボディ領域と前記第1の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さく、
前記ダイオードの立ち上がり電圧の絶対値と前記ボディダイオードの立ち上がり電圧の絶対値との差が0.7ボルト以上であり、
前記ダイオードの立ち上がり電圧の絶対値は、室温において1.0ボルト未満である半導体素子。 - 前記第2の炭化珪素半導体層は、前記ソース領域の少なくとも一部の上に接しており、
前記第2の炭化珪素半導体層の厚さは40nm以下である、請求項24に記載の半導体素子。 - 前記第2の炭化珪素半導体層における不純物濃度の平均が、1×1018cm−3以上である、請求項25に記載の半導体素子。
- 前記ダイオードの立ち上がり電圧の絶対値は、室温において0.6ボルト未満である請求項24に記載の半導体素子。
- ゲート電極、ソース電極、ドレイン電極、およびチャネル領域を有するトランジスタを含む半導体素子と、
前記半導体素子の電位を設定する電位設定部と、
を備え、
前記ソース電極の電位を基準とする前記ドレイン電極の電位をVds、
前記ソース電極の電位を基準とする前記ゲート電極の電位をVgs、
前記トランジスタのゲート閾値電圧をVth、
前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、
前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義し、
前記電位設定部は、
トランジスタ動作ONモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Vgsをゲート閾値電圧Vth以上に上昇させることにより、前記チャネル領域を介して前記ドレイン電極と前記ソース電極との間を導通させ、
トランジスタ動作OFFモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Vgsを0ボルト以上ゲート閾値電圧Vth未満にすることにより、前記トランジスタを、前記ソース電極から前記チャネル領域を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能させる半導体装置に用いられる、請求項24に記載の半導体素子。 - 金属−絶縁体−半導体電界効果トランジスタを含む半導体素子であって、
前記金属−絶縁体−半導体電界効果トランジスタは、
第1導電型の半導体基板と、
前記半導体基板の主面上に位置する第1導電型の第1の炭化珪素半導体層と、
前記第1の炭化珪素半導体層上に位置する第2導電型のボディ領域と、
前記ボディ領域上に位置する第1導電型のソース領域と、
前記ボディ領域および前記ソース領域を貫通し、前記第1の炭化珪素半導体層に達する凹部と、
前記凹部の側面を含み、前記ボディ領域および前記ソース領域の少なくとも一部に接して形成された第1導電型の第2の炭化珪素半導体層と、
前記第2の炭化珪素半導体層上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ソース領域に接触するソース電極と、
前記半導体基板の裏面に設けられたドレイン電極と
を備え、
前記第2の炭化珪素半導体層は、前記第1の炭化珪素半導体層上にエピタキシャル成長した層であり、
前記第2の炭化珪素半導体層は、第1導電型不純物がドープされた少なくとも1つの不純物ドープ層を含み、前記第2の炭化珪素半導体層における不純物濃度の平均をN(cm−3)、厚さをd(nm)とすると、Nおよびdが、
b1×d^a1<N<b0×d^a0
b0=1.349×1021
a0=−1.824
b1=2.188×1020
a1=−1.683
の関係を満足し、
Vthは、室温において2ボルト以上であり、
前記ダイオードの立ち上がり電圧の絶対値は前記ボディ領域と前記第1の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さく、
前記ダイオードの立ち上がり電圧の絶対値と前記ボディダイオードの立ち上がり電圧の絶対値との差が0.7ボルト以上であり、
前記ダイオードの立ち上がり電圧の絶対値は、室温において1.0ボルト未満である半導体素子。 - 前記第2の炭化珪素半導体層は、前記ソース領域の少なくとも一部の上に接しており、
前記第2の炭化珪素半導体層の厚さは40nm以下である、請求項29に記載の半導体素子。 - さらに、
N≧b0.6×d^a0.6
b0.6=7.609×1020
a0.6=−1.881
の関係を満足する、請求項29に記載の半導体素子。 - dが5nm以上200nm以下である、請求項29に記載の半導体素子。
- dが10nm以上100nm以下である、請求項29に記載の半導体素子。
- dが20nm以上75nm以下である、請求項29に記載の半導体素子。
- 前記第2の炭化珪素半導体層における不純物濃度の平均が、1×1018cm−3以上である、請求項30に記載の半導体素子。
- 請求項24から35の何れかに記載の半導体素子と、
電源電圧の少なくとも一部を前記半導体素子のソース電極とドレイン電極との間に印加する第1配線と、
前記半導体素子のスイッチングを制御するコントローラからの電圧を前記半導体素子のゲート電極に印加する第2配線と、
を備え、
負荷に供給する電力を出力する電力変換器。 - 電源と電気的に接続される端子をさらに備える、請求項20に記載の半導体装置。
- 誘導性負荷と電気的に接続される端子をさらに備える、請求項37に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011511321A JP4918626B2 (ja) | 2009-04-30 | 2010-04-28 | 半導体素子、半導体装置および電力変換器 |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009001960 | 2009-04-30 | ||
JPPCT/JP2009/001960 | 2009-04-30 | ||
JP2011511321A JP4918626B2 (ja) | 2009-04-30 | 2010-04-28 | 半導体素子、半導体装置および電力変換器 |
PCT/JP2010/003062 WO2010125819A1 (ja) | 2009-04-30 | 2010-04-28 | 半導体素子、半導体装置および電力変換器 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012014688A Division JP2012104856A (ja) | 2009-04-30 | 2012-01-27 | 半導体素子、半導体装置および電力変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP4918626B2 true JP4918626B2 (ja) | 2012-04-18 |
JPWO2010125819A1 JPWO2010125819A1 (ja) | 2012-10-25 |
Family
ID=46243866
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011511321A Active JP4918626B2 (ja) | 2009-04-30 | 2010-04-28 | 半導体素子、半導体装置および電力変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4918626B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10164083B2 (en) | 2015-01-07 | 2018-12-25 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device and manufacturing method therefor |
CN114944439A (zh) * | 2022-06-16 | 2022-08-26 | 太原理工大学 | 一种晶体管型4H-SiC紫外光电探测器及其制备方法 |
CN116743134A (zh) * | 2023-06-13 | 2023-09-12 | 重庆大学 | 绝缘栅型半导体器件的阈值电压恢复方法及相关产品 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006511961A (ja) * | 2002-12-20 | 2006-04-06 | クリー インコーポレイテッド | 縦型jfet制限型シリコンカーバイドパワー金属酸化膜半導体電界効果トランジスタおよび縦型jfet制限型シリコンカーバイド金属酸化膜半導体電界効果トランジスタを製造する方法 |
WO2008057438A2 (en) * | 2006-11-03 | 2008-05-15 | Cree, Inc. | Power switching semiconductor devices including rectifying junction-shunts |
WO2009034851A1 (ja) * | 2007-09-10 | 2009-03-19 | Toyota Jidosha Kabushiki Kaisha | 給電装置とその駆動方法 |
JP2009065185A (ja) * | 1996-05-15 | 2009-03-26 | Siliconix Inc | シンクロナス整流器或いは電圧クランプ用の3端子パワーmosfetスイッチ |
WO2009050871A1 (ja) * | 2007-10-15 | 2009-04-23 | Panasonic Corporation | 半導体装置およびその製造方法 |
-
2010
- 2010-04-28 JP JP2011511321A patent/JP4918626B2/ja active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009065185A (ja) * | 1996-05-15 | 2009-03-26 | Siliconix Inc | シンクロナス整流器或いは電圧クランプ用の3端子パワーmosfetスイッチ |
JP2006511961A (ja) * | 2002-12-20 | 2006-04-06 | クリー インコーポレイテッド | 縦型jfet制限型シリコンカーバイドパワー金属酸化膜半導体電界効果トランジスタおよび縦型jfet制限型シリコンカーバイド金属酸化膜半導体電界効果トランジスタを製造する方法 |
WO2008057438A2 (en) * | 2006-11-03 | 2008-05-15 | Cree, Inc. | Power switching semiconductor devices including rectifying junction-shunts |
WO2009034851A1 (ja) * | 2007-09-10 | 2009-03-19 | Toyota Jidosha Kabushiki Kaisha | 給電装置とその駆動方法 |
WO2009050871A1 (ja) * | 2007-10-15 | 2009-04-23 | Panasonic Corporation | 半導体装置およびその製造方法 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10164083B2 (en) | 2015-01-07 | 2018-12-25 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device and manufacturing method therefor |
DE112015005901B4 (de) | 2015-01-07 | 2024-05-29 | Mitsubishi Electric Corporation | Siliciumcarbid-Halbleiteranordnung und Verfahren zur Herstellung derselben |
CN114944439A (zh) * | 2022-06-16 | 2022-08-26 | 太原理工大学 | 一种晶体管型4H-SiC紫外光电探测器及其制备方法 |
CN116743134A (zh) * | 2023-06-13 | 2023-09-12 | 重庆大学 | 绝缘栅型半导体器件的阈值电压恢复方法及相关产品 |
CN116743134B (zh) * | 2023-06-13 | 2024-01-09 | 重庆大学 | 绝缘栅型半导体器件的阈值电压恢复方法及相关产品 |
Also Published As
Publication number | Publication date |
---|---|
JPWO2010125819A1 (ja) | 2012-10-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2010125819A1 (ja) | 半導体素子、半導体装置および電力変換器 | |
JP4955128B2 (ja) | 半導体素子、半導体装置および電力変換器 | |
JP5015361B2 (ja) | 半導体素子および半導体装置 | |
JP7357713B2 (ja) | 炭化珪素半導体装置および電力変換装置 | |
JP5481605B2 (ja) | 半導体素子 | |
JP2012099630A (ja) | 半導体装置および電力変換器 | |
JP2012104856A (ja) | 半導体素子、半導体装置および電力変換器 | |
JPWO2019123717A1 (ja) | 炭化珪素半導体装置および電力変換装置 | |
JPWO2019171678A1 (ja) | 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法 | |
EP2482315B1 (en) | Semiconductor element | |
WO2011089861A1 (ja) | 半導体装置およびその製造方法 | |
JP4918626B2 (ja) | 半導体素子、半導体装置および電力変換器 | |
JP5400252B2 (ja) | 半導体素子、半導体装置、およびその製造方法 | |
JPWO2020188862A1 (ja) | 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法 | |
JP6976489B2 (ja) | 炭化珪素半導体装置および電力変換装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120104 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120130 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150203 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4918626 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |