JP2006511961A - 縦型ｊｆｅｔ制限型シリコンカーバイドパワー金属酸化膜半導体電界効果トランジスタおよび縦型ｊｆｅｔ制限型シリコンカーバイド金属酸化膜半導体電界効果トランジスタを製造する方法 - Google Patents

縦型ｊｆｅｔ制限型シリコンカーバイドパワー金属酸化膜半導体電界効果トランジスタおよび縦型ｊｆｅｔ制限型シリコンカーバイド金属酸化膜半導体電界効果トランジスタを製造する方法 Download PDF

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Abstract

シリコンカーバイド金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、ｎ型シリコンカーバイドのドリフト層（１２）と、ドリフト層に隣接し、第１のｎ型シリコンカーバイド領域（２４）をその中に有した第１のｐ型シリコンカーバイド領域（２０）と、ドリフト層上の酸化物層（２８）と、ドリフト層と第１のｐ型領域の一部分との間に配置されたｎ型シリコンカーバイド制限領域（２６）とを含むことができる。制限領域は、キャリア濃度が、ドリフト層のキャリア濃度より高い。シリコンカーバイドＭＯＳＦＥＴデバイスを製造する方法も提供される。

Description

本発明は、半導体デバイスおよび半導体デバイスの製造に関し、より詳細には、シリコンカーバイド（ＳｉＣ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）およびそのＭＯＳＦＥＴの製造に関する。
本発明は、少なくとも部分的に米国海軍研究所（ｔｈｅ Ｕｎｉｔｅｄ Ｓｔａｔｅｓ Ｏｆｆｉｃｅ ｏｆ Ｎａｖａｌ Ｒｅｓｅａｒｃｈ）からの契約番号Ｎ０００１４−０２−Ｃ−０３０２による援助に基づき行われた。米国政府は、本発明に対して一定の権利を保有することができる。
本出願は、「縦型ＪＦＥＴ制限型シリコンカーバイドパワー金属酸化膜半導体電界効果トランジスタおよび縦型ＪＦＥＴ制限型シリコンカーバイドパワー金属酸化膜半導体電界効果トランジスタを製造する方法（Ｖｅｒｔｉｃａｌ ＪＦＥＴ Ｌｉｍｉｔｅｄ Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｐｏｗｅｒ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆａｂｒｉｃａｔｉｎｇ Ｖｅｒｔｉｃａｌ ＪＦＥＴ Ｌｉｍｉｔｅｄ Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｐｏｗｅｒ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ）」と題する２００２年１２月２０日出願の米国特許仮出願第６０／４３５，２１２号に基づき優先権を主張するものである。その開示は、参照によって本明細書に完全に述べられているように、その全体が本明細書に組み込まれるものとする。
高電流、高電圧および低オン抵抗の縦型ＳｉＣパワーＭＯＳＦＥＴを製造することは、反転層中の電子の表面移動度が小さいため、これまで少なくとも一部で実現不可能であった。最近、いくつかの処理技法が横型ＭＯＳＦＥＴ構造について開発され、それによって表面電子移動度が改善されることになった。しかし、パワーＭＯＳＦＥＴ構造は、たとえば、ｐ型ドーパントを、たとえばｐウェル／ｐコンタクト／ｐ−接合部終端拡張部（ＪＴＥ）のインプラントを活性化するために１５００℃より高い温度でアニーリングすることを含め、追加の処理を必要とすることがある。そのアニーリングは、その技法を使用して製造されたパワーＭＯＳＦＥＴの性能に、有害な影響を与える恐れがある。
米国特許第5,506,421号明細書 米国特許出願第09/834,283号明細書、“Method of N2O Annealing an Oxide Layer on a Silicon Carbide Layer” 米国特許仮出願第60/237,822号明細書、“Method of N2O Growth of an oxide layer on a Silicon Carbide Layer”2001年5月30日出願 米国特許出願第09/968,391号明細書、“Method of NO Growth of An Oxide On A Silicon Carbide Layer”2001年10月1日出願 米国特許出願第10/045,542号明細書、“Method of Fabricating an Oxide Layer on a Silicon Carbide Layer Utilizing an Anneal in a Hydrogen Environment”2001年10月26日出願 米国特許出願第09/878,442号明細書、“High Voltage, High Temperature Capacitor Structures and Methods of Fabrication”2001年6月11日出願 米国特許出願第09/911,995号明細書、“Silicon Carbide Power Metal-Oxide Semiconductor Field Effect Transistors Having a Shorting Channel and Methods of Fabricating Silicon Carbide Metal-Oxide Semiconductor Field Effect Transistors Having a Shorting Channel”2001年7月24日出願 A. K. Agarwal, J. B. Casady, L. B. Rowland, W. F. Valek, M. H. White, and C. D. Brandt,"1.1 kV 4H-SiC Power UMOSFET’s", IEEE Electron Device Letters, Vol. 18, No. 12, pp. 586-588, December 1997 A. K. Agarwal, J. B. Casady, L. B. Rowland, W. F. Valek and C. D. Brandt,"1400 V 4H-SiC Power MOSFETs", Materials Science Forum Vols. 264-268,pp. 989-992, 1998 J. Tan, J. A. Cooper, Jr., and M. R. Melloch, "High-Voltage Accumulation-Layer UMOSFETs in 4H-SiC", IEEE Electron Device Letters, Vol. 19, No. 12, pp. 487-489, December 1998 J. N. Shenoy, J. A. Cooper and M. R. Melloch, "High-Voltage Double-Implanted Power MOSFET’s in 6H-SiC", IEEE Electron Device Letters, Vol. 18, No. 3, pp. 93-95, March 1997 J. B. Casady, A. K. Agarwal, L. B. Rowland, W. F. Valek, and C. D. Brandt, "900 V DMOS and 1100 V UMOS 4H-SiC Power FETs", IEEE Device Research Conference, Ft. Collins, CO, June 23-25, 1997 R. Schorner, P. Friedrichs, D. Peters, H. Mitlehner, B. Weis and D. Stephani, "Rugged Power MOSFETs in 6H-SiC with Blocking Capability up to 1800 V", Materials Science Forum Vols. 338-342, pp. 1295-1298, 2000 V. R. Vathulya and M. H. White, "Characterization of Channel Mobility on Implanted SiC to determine Polytype suitability for the Power DIMOS structure", Electronic Materials Conference, Santa Barbara, CA, June 30-July 2, 1999 A. V. Suvorov, L. A. Lipkin, G. M. Johnson, R. Singh and J. W. Palmour, "4H-SiC Self-Aligned Implant-Diffused Structure for Power DMOSFETs", Materials Science Forum Vols. 338-342, pp. 1275-1278, 2000 P. M. Shenoy and B. J. Baliga, "The Planar 6H-SiC ACCUFET: A New High-Voltage Power MOSFET Structure", IEEE Electron Device Letters, Vol. 18, No. 12, pp. 589-591, December 1997 Ranbir Singh, Sei-Hyung Ryu and John W. Palmour, "High Temperature, High Current, 4H-SiC Accu-DMOSFET", Materials Science Forum Vols. 338-342, pp. 1271-1274, 2000 Y. Wang, C. Weitzel and M. Bhatnagar, "Accumulation-Mode SiC Power MOSFET Design Issues", Materials Science Forum Vols. 338-342, pp. 1287-1290, 2000 A. K. Agarwal, N. S. Saks, S. S. Mani, V. S. Hegde and P. A. Sanger, "Investigation of Lateral RESURF, 6H-SiC MOSFETs", Materials Science Forum Vols. 338-342, pp. 1307-1310, 2000 S. T. Pantelides, "Atomic Scale Engineering of SiC Dielectric Interfaces", DARPA/MTO High Power and ONR Power Switching MURI Reviews, Rosslyn, VA, August 10-12, 1999 V. V. Afanas’ev, M. Bassler, G. Pensl and M. Schulz, "Intrinsic SiC/SiO2 Interface States", Phys. Stat. Sol. (a), Vol. 162, pp. 321-337, 1997 S. Sridevan, P. K. McLarty and B. J. Baliga, "On the Presence of Aluminum in Thermally Grown Oxides on 6H-Silicon Carbide", IEEE Electron Device Letters, Vol. 17, No. 3, pp. 136-138, March 1996 M. A. Capano, S. Ryu, J. A. Cooper, Jr., M. R. Melloch, K. Rottner, S. Karlsson, N. Nordell, A. Powell, and D. E. Walker, Jr., "Surface Roughening in Ion Implanted 4H-Silicon Carbide", Journal of Electronic Materials, Vol. 28, No. 3, pp. 214-218, March, 1999 M.K. Das, J. A. Cooper, Jr., M. R. Melloch, and M. A. Capano, "Inversion Channel Mobility in 4H- and 6H-SiC MOSFETs", IEEE Semiconductor Interface Specialists Conference, San Diego, CA, December 3-5, 1998 Vathulya et al., "A Novel 6H-SiC DMOSFET With Implanted P-Well Spacer", IEEE Electron Device Letters, Vol. 20, No. 7, p. 354, July 1999 J. P. Xu, P. T. Lai, C. L. Chan, B. Li, and Y. C. Cheng, "Improved Performance and Reliability of N2O-Grown Oxynitride on 6H-SiC", IEEE Electron Device Letters, Vol. 21, No. 6, pp. 298-300, June 2000 L. A. Lipkin and J. W. Palmour, "Low interface state density oxides on p-type SiC", Materials Science Forum Vols. 264-268, pp. 853-856, 1998 M. K. Das, L. A. Lipkin, J. W. Palmour, G. Y. Chung, J. R. Williams, K. McDonald and L. C. Feldman, "High Mobility 4H-SiC Inversion Mode MOSFETs Using Thermally Grown, NO Annealed SiO2", IEEE Device Research Conference, Denver, CO, June 19-21, 2000 G. Y. Chung, C. C. Tin, J. R. Williams, K. McDonald, R. A. Weller, S. T. Pantelides, L. C. Feldman, M. K. Das, and J. W. Palmour, "Improved Inversion Channel Mobility for 4H-SiC MOSFETs Following High Temperature Anneals in Nitric Oxide", IEEE Electron Device Letters accepted for publication G. Y. Chung, C. C. Tin, J. R. Williams, K. McDonald, M. Di. Ventra, S. T. Pantelides, L. C. Feldman, and R. A. Weller, "Effect of nitric oxide annealing on the interface trap densities near the band edges in the 4H polytype of silicon carbide", Applied Physics Letters, Vol. 76, No. 13, pp. 1713-1715, March 2000
いくつかのシリコンカーバイドのパワーＭＯＳＦＥＴ構造は、文献に記載されている。たとえば、特許文献１および非特許文献１から１２を参照されたい。
既存のＳｉＣ構造は、一般に、３つのカテゴリ、すなわち（１）トレンチ（Ｔｒｅｎｃｈ）またはＵＭＯＳＦＥＴ、（２）縦型二重インプラントＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ；Ｖｅｒｔｉｃａｌ Ｄｏｕｂｌｙ Ｉｍｐｌａｎｔｅｄ ＭＯＳＦＥＴ）、および（３）横型拡散ＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ；Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）に分類することができる。これらの構造のうちで、図１に示す縦型ＤＩＭＯＳＦＥＴ構造は、シリコン技術で使用される拡散（ＤＭＯＳＦＥＴ）構造の変形である。通常、ｐウェルは、Ａｌまたはホウ素を埋め込まれ、ソース領域（ｎ＋）は、窒素またはリンを埋め込まれ、ｐ＋領域は、普通Ａｌを埋め込まれる。インプラントは、１４００℃〜１７００℃の温度で活性化される。ｎ＋層へのコンタクトは、ニッケル（Ｎｉ）から製作されてアニーリングされ、ｐ＋層へのコンタクトは、Ｎｉ、ＴｉまたはＴｉ／Ａｌから製作される。両方のコンタクトは、高温でアニーリングされる。ゲート誘電体は、通常、熱的に成長させる（熱によるＳｉＯ２）または低圧化学気相成長（ＬＰＣＶＤ）技法を使用して付着され、その後様々な環境でアニーリングされる。堆積された誘電体は、たとえば、ＳｉＯ２または酸化物／窒化物／酸化物（ＯＮＯ）のスタックでよい。
伝導帯縁部付近の界面状態では、普通なら自由な電子が反転層から捕捉され、反転層中に比較的わずかな数の自由電子が残りがちである。また捕捉された電子によって、負の帯電状態が界面において形成され、そのクーロン力が自由電子を散乱させることがある。自由電子の数が減り、散乱させられた電子の数が増えると、ソースからドレインへの電流の流れが減少する恐れがあり、それによって電子の有効移動度が低く、オン抵抗が高くなることがある。伝導帯端部縁部の状態の密度が高いのは、いくつかの要素、すなわち（１）カーボンまたはシリコンのダングリング結合、（２）カーボンクラスター、（３）界面において薄いアモルファスシリコン層を形成するＳｉ−Ｓｉ結合などが関係すると考えられてきた。非特許文献１３および１４を参照されたい。
界面状態の高密度化に加え、反転層の電子の移動度が低いのは、いくつかの他の機構、すなわち（１）Ａｌをドープされたｐ型のＳｉＣからＡｌが分離すること、（２）埋め込まれた不純物の高温による活性化によって生じた界面の凸凹などが関連するとも考えられてきた。非特許文献１５および１６を参照されたい。Ｐｕｒｄｕｅ大学の研究者は、反転層の電子移動度とインプラント活性化温度の間に直接相関があると結論した。その研究によって、インプラント活性化温度がより低くなる（１２００℃）と、電子移動度がより高くなり、活性化温度がより高くなる（１４００℃）と、電子移動度がより低くなると結論付けられた。非特許文献１７を参照されたい。これらの結果は、ｐウェルへの埋め込みを利用しない平面状ＭＯＳＦＥＴについて得られた。ｐウェルの埋め込まれた不純物（Ａｌまたはホウ素）には、通常少なくとも１５００℃の活性化温度が必要である。
ＤＩＭＯＳＦＥＴに関するさらなる問題は、デバイスの「ＪＦＥＴ」領域に関連する場合がある。図１に示すように、空乏領域が、ｐウェルのまわりのｎ−ドリフト領域中に形成される恐れがある。電流が、空乏領域のまわりで流れるとき、この空乏領域によって、事実上ｐウェル接合部の深さよりチャネル長が長くなることがある。スペーサインプラントをｐウェル領域間に導入してこの問題を緩和することが示唆された。非特許文献１８を参照されたい。ｐウェルに形成された空乏領域とｎ−ドリフト領域の界面が、ｎ−ドリフト領域中に深く延びている場合、このスペーサインプラントは、ｐウェル領域を超えて延びずに、ＪＦＥＴ抵抗をほとんど減少させない。
本発明の実施態様によって、シリコンカーバイド金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、およびｎ型シリコンカーバイドのドリフト層と、ドリフト層に隣接し、第１のｎ型シリコンカーバイド領域をその中に有した第１のｐ型シリコンカーバイド領域と、ドリフト層上の酸化物層とを有するシリコンカーバイドＭＯＳＦＥＴを製造する方法が提供される。このＭＯＳＦＥＴは、ｎ型シリコンカーバイドのドリフト層と第１のｐ型シリコンカーバイド領域の一部分との間に配置されたｎ型シリコンカーバイド制限領域も有する。いくつかの実施態様では、ｎ型制限領域は、ｎ型シリコンカーバイドのドリフト層のキャリア濃度より高いキャリア濃度を有する。
本発明の別の実施態様では、ｎ型シリコンカーバイド制限領域が、ドリフト層と第１のｐ型シリコンカーバイド領域の底との間に形成される。さらに別の実施態様では、ｎ型制限領域もまた、第１のｐ型シリコンカーバイド領域の側壁に隣接して形成される。本発明のいくつかの実施態様では、第１のｐ型領域の底に隣接する制限領域の一部分が、第１のｐ型領域の側壁に隣接する制限領域の一部分より高いキャリア濃度を有する。
本発明の特定の実施態様では、第１のｐ型シリコンカーバイド領域は、アルミニウムを埋め込まれる。
本発明の別の実施態様によって、酸化物層上のゲートコンタクトと、第１のｎ型シリコンカーバイド層上のソースコンタクトと、酸化物層とは反対側のドリフト層上のドレインコンタクトとが提供される。本発明の特定の実施態様では、ゲートコンタクトは、（ｐ型またはｎ型どちらかの）多結晶シリコンである。他の実施態様では、ゲートコンタクトは、金属である。いくつかの実施態様では、ｎ型シリコンカーバイド基板が、ドリフト層とドレインコンタクトとの間に形成される。
本発明のいくつかの実施態様では、ｎ型制限領域が、シリコンカーバイドのエピタキシャル層からｎ型シリコンカーバイドのドリフト層上に形成される。その実施態様では、第１のｐ型領域は、シリコンカーバイドのエピタキシャル層中に、しかし貫通することなく形成される。
別の実施態様では、ｎ型制限領域は、埋め込まれたｎ型領域からドリフト層中に形成される。いくつかの実施態様では、ｎ型制限領域は、厚さが、約０．５μｍから約１．５μｍである。いくつかの実施態様では、ｎ型制限領域は、キャリア濃度が、約１×１０１５ｃｍ−３から約５×１０１７ｃｍ−３である。
本発明のさらに他の実施態様では、ｎ型エピタキシャル層が、第１のｐ型領域および第１のｎ型領域の一部分の上に形成される。エピタキシャル層は、第１のｎ型シリコンカーバイド領域および第１のｐ型シリコンカーバイド領域と酸化物層との間に形成される。
いくつかの実施態様では、第２のｐ型シリコンカーバイド領域が、第１のｐ型シリコンカーバイド領域内で第１のｎ型シリコンカーバイド領域に隣接して、形成される。
本発明の追加の実施態様では、ｎ型シリコンカーバイドのドリフト層と、ｐ型シリコンカーバイドの第１の領域とを有したシリコンカーバイドのデバイスが提供される。ｐ型シリコンカーバイドの第１の領域は、離間しており、その間にｎ型シリコンカーバイドの第１の領域を画定する周辺縁部を有する。キャリア濃度がドリフト層のキャリア濃度より高いｎ型シリコンカーバイドの第２の領域が、ｐ型シリコンカーバイドの第１の領域中に形成され、ｐ型シリコンカーバイドの第１の領域の周辺縁部から離間している。酸化物層が、ドリフト層、ｎ型シリコンカーバイドの第１の領域およびｎ型シリコンカーバイドの第２の領域の上に形成される。キャリア濃度がドリフト層のキャリア濃度より高いｎ型シリコンカーバイドの第３の領域が、ｐ型シリコンカーバイドの第１の領域の下でｐ型シリコンカーバイドの第１の領域とドリフト層との間に形成される。ソースコンタクトが、ｎ型シリコンカーバイドの第２の領域の一部分の上に形成される。ゲートコンタクトが、酸化物層上に形成され、ドレインコンタクトが、酸化物層とは反対側のドリフト層上に形成される。
本発明の特定の実施態様では、ｎ型シリコンカーバイドの第３の領域もまた、ｎ型シリコンカーバイドの第１の領域を画定するｐ型シリコンカーバイドの第１の領域の周辺縁部に隣接して形成される。本発明のいくつかの実施態様では、ｎ型シリコンカーバイドの第１の領域およびｎ型シリコンカーバイドの第３の領域は、第１のｎ型シリコンカーバイドのエピタキシャル層からドリフト層上に形成され、ｐ型シリコンカーバイドの第１の領域が、第１のｎ型シリコンカーバイドのエピタキシャル層中に形成される。本発明の他の実施態様では、ｎ型シリコンカーバイドの第３の領域が、埋め込まれたｎ型領域からドリフト層中に形成される。
本発明のいくつかの実施態様では、ｎ型シリコンカーバイドの第１の領域は、ドリフト層の領域である。他の実施態様では、ｎ型シリコンカーバイドの第１の領域は、キャリア濃度が、ドリフト層のキャリア濃度より高いことがあり、ｎ型シリコンカーバイドの第３の領域のキャリア濃度より低いことがある。
本発明のさらに他の実施態様では、シリコンカーバイドのエピタキシャル層が、第１のｐ型領域およびｎ型シリコンカーバイドの第１の領域の上に形成される。
本発明の他の実施態様では、キャリア濃度がドリフト層より高いｎ型シリコンカーバイド層が、ドリフト層とドレインコンタクトとの間に形成される。その実施態様では、ｎ型シリコンカーバイド層は、ｎ型シリコンカーバイド基板でよい。
他の実施態様では、第２のｐ型シリコンカーバイド領域が、第１のｐ型シリコンカーバイド領域内に形成される。
本発明のいくつかの実施態様では、ｎ型シリコンカーバイドの第３の領域は、厚さが、約０．５μｍから約１．５μｍであり、キャリア濃度が、約１×１０１５ｃｍ−３から約５×１０１７ｃｍ−３である。
本発明の追加の実施態様では、ｎ型シリコンカーバイドのドリフト層と、離間しているｐ型シリコンカーバイドのウェル領域と、ウェル領域とドリフト層との間にあるｎ型シリコンカーバイド制限領域とを有するシリコンカーバイドのデバイスが提供される。特定の実施態様では、ｎ型制限領域は、離間しているｐウェル領域間に形成される。いくつかの実施態様では、ｎ型制限領域は、キャリア濃度が、ドリフト層のキャリア濃度より高い。他の実施態様では、ｎ型制限領域は、シリコンカーバイドのエピタキシャル層からドリフト層上に形成され、ｐウェル領域は、エピタキシャル層中に、しかし貫通することなく形成される。
本発明の実施態様によるデバイスを製造する方法も、提供される。
ここで、本発明の好ましい実施形態が示されている添付図面を参照して、本発明を以下に十分に述べる。しかし、本発明は、異なる多くの形で実施することができ、本明細書で述べる実施形態に限定されると解釈すべきでなく、むしろこれらの実施形態は、本明細書における開示が詳細で完全なものになり、本発明の範囲が十分当業者に伝わるように、提供するものである。これらの図に示すように、層または領域のサイズは、例示する目的のため、誇張されており、したがって本発明の全体構造を示すことを目的としている。同じ参照番号は、本明細書において同じ要素を示す。層、領域または基板などの要素が、他の要素「上」にあると言及されたとき、それは、直接他の要素上にあり、または介在する要素が存在することもある。これに対し、要素が、「直接」他の要素「上」にあると言及されたとき、介在する要素は、存在しない。
本発明の実施形態によって、シリコンカーバイドＭＯＳＦＥＴおよび／またはデバイスのオン抵抗を低下させることができるシリコンカーバイドＭＯＳＦＥＴを製造する方法が提供される。本発明者等は、どんな動作理論によっても束縛されないことを望むが、ＭＯＳＦＥＴのｐウェルの下にある空乏領域を縮小することによって、電流経路の長さが短縮され、したがって同じ大きさの従来のＭＯＳＦＥＴのオン抵抗よりデバイスのオン抵抗を小さくすることができると考えられる。さらに、ＪＦＥＴギャップ中の空乏領域を縮小し、それによってＪＦＥＴのギャップを小さくすることによって、デバイス面積を縮小することができる。
図２Ａに、本発明の実施形態によるＭＯＳＦＥＴを示す。図２Ａから分かるように、本発明の特定の実施形態では、シリコンカーバイドのわずかにドープされたｎ−ドリフト層１２が、任意選択のシリコンカーバイドのｎ＋層１０上に存在する。ｎ−ドリフト層１２は、基板またはシリコンカーバイドのエピタキシャル層でよく、たとえば４Ｈ多結晶シリコンカーバイドでよい。いくつかの実施形態では、ｎ−ドリフト層１２は、キャリア濃度が、約１０１４ｃｍ−３から約５×１０１６ｃｍ−３である。さらに、本発明のいくつかの実施形態では、ドリフト層１２は、厚さが、約５μｍから約１５０μｍである。さらに、ｎ＋層１０は、埋め込まれた層または領域、エピタキシャル層あるいは基板でよい。いくつかの実施形態では、ｎ＋層は、キャリア濃度が、約１０１８ｃｍ−３から約１０２１ｃｍ−３である。
キャリア濃度がより高いｎ型シリコンカーバイドの領域２６が、ドリフト層１２上に形成される。領域２６は、キャリア濃度が、ドリフト層１２のキャリア濃度より高く、ｐウェル２０の底２０ａとドリフト層１２との間にＪＦＥＴ制限領域２６ａを実装させる。領域２６は、エピタキシャル成長または埋め込みによって形成することができる。本発明のいくつかの実施形態では、領域２６は、厚さが、約０．５μｍから約１．５μｍである。また、領域２６は、キャリア濃度が、約１０１５ｃｍ−３から約５×１０１７ｃｍ−３とすることができる。領域２６は、キャリア濃度が、一様または一様でないことがある。
図２Ａに示すように、ｐ型シリコンカーバイドの離間された領域から、領域２６中にｐウェル２０を形成する。ｐウェル２０は、領域２６中に埋め込まれて、しかし貫通せずに延び、したがってキャリア濃度がより高いｎ型シリコンカーバイドの領域２６ａが、ｐウェル２０の底２０ａとドリフト層１２との間に形成される。特定の実施形態では、ｐウェル２０間にあるギャップ２１中の領域２６の一部分は、キャリア濃度が、ドリフト層１２より高い。本発明の他の実施形態では、ｐウェル２０間にあるギャップ２１中の領域２６の一部分は、キャリア濃度が、ドリフト層１２と同じである。したがって、ｐウェル２０の側壁に隣接する領域２６の一部分は、キャリア濃度が、ドリフト層１２と同じまたはそれより高いことがあり、一方ｐウェル２０の底２０ａに隣接する領域２６の一部分２６ａは、キャリア濃度が、ドリフト層１２より高い。特定の実施形態では、ｐウェル２０は、キャリア濃度が、約１０１６ｃｍ−３から約１０１９ｃｍ−３である。さらに、ｐウェル２０は、約０．３μｍから約１．２μｍの接合部の深さを形成することができる。
図２Ｂに、ギャップ２１およびｐウェル２０の下の領域が、異なるキャリア濃度を有する本発明の実施形態のうちの一例を示す。図２Ｂに示すように、領域２６’が、ｐウェル２０の底の下でｐウェル２０とドリフト層１２との間に形成されて、ＪＦＥＴ制限領域を形成する。しかし、ドリフト層１２は、ｐウェル２０間のギャップ２１中に形成される。領域２６’は、たとえば、マスクを使用してドリフト層１２中にｎ型領域２６’を埋め込み、ドリフト層１２中のｐウェル２０の深さがドリフト層１２中の領域２６’の最大深さより小さくなるようにｐウェル２０を埋め込むことによって、形成することができる。同様に、ｎウェルをドリフト層１２中に形成し、ｐウェル２０をｎウェル中に形成することができるはずである。
いくつかの実施形態では、ｐウェル２０は、Ａｌを埋め込み、少なくとも約１５００℃の温度でアニーリングされる。しかし、ｐウェル２０の形成に、適切な他のｐ型ドーパントを利用することができる。ｐウェル２０のドーピングプロフィールは、実質的に一様なプロフィール、逆行プロフィール（深くなるとドーピングが増加する）でよく、あるいはｐウェルは、（ｐウェル２０の上にいくらかのｎ型シリコンカーバイドを有して）全体が埋め込まれてもよい。いくつかの実施形態では、ｐウェル２０は、キャリア濃度が、約１×１０１６ｃｍ−３から約１×１０１９ｃｍ−３であり、領域２６中にまたはｎ−ドリフト層１２中に、約０．３μｍから約１．２μｍまで延びてもよい。様々なｐ型ドーパントを利用できるが、いくつかの実施形態では、Ａｌが利用される。というのは、１５００℃を超える温度でアニーリングしたとき、ホウ素は、数ミクロンにわたり拡散することになる傾向があるからである。したがって、ｐウェル２０間のギャップ（ＪＦＥＴ領域２１と呼ばれることがある領域）、および／またはｐウェル２０の深さを正確に制御することが困難になる恐れがある。このギャップが広すぎる場合、デバイスが遮断状態にあるときは、ゲート酸化物の電界が高すぎることになり得る。しかし、ギャップが狭すぎる場合、ＪＦＥＴ領域２１の抵抗が、非常に高くなることがある。したがって、ギャップは、約１μｍから約１０μｍまでが好ましい。所与のデバイスに利用する個々のギャップは、デバイスの所望の遮断電圧およびオン抵抗に依存することになる。
ｎ＋シリコンカーバイド領域２４および任意選択でｐ＋シリコンカーバイド領域２２をｐウェル内に配置する。いくつかの実施形態では、ｎ＋シリコンカーバイド領域２４は、ＪＦＥＴ領域２１に隣接するｐウェル２０の縁部から、約０．５μｍから約５μｍだけ離間している。ｎ＋シリコンカーバイド領域２４は、ドーピング濃度が、約５×１０１８ｃｍ−３から約１０２１ｃｍ−３でよく、深さが、ｐウェル２０中に約０．１μｍから約０．８μｍだけ延びることができるが、ｐウェル２０の深さより浅い。適切なｎ型ドーパントは、リン、窒素または当業者に周知の他のｎ型ドーパントを含む。任意選択によるｐ＋シリコンカーバイド領域２２は、ｎ＋シリコンカーバイド領域２４に隣接し、ｐウェル２０の縁部から反対側にすることができる。ｐ＋シリコンカーバイド領域２２は、ドーピング濃度が、約５×１０１８ｃｍ−３から約１０２１ｃｍ−３でよく、深さが、ｐウェル２０中に約０．２μｍから約１．２μｍだけ延びることができるが、ｐウェル２０の深さより浅い。
ゲート酸化物２８は、少なくともｎ＋シリコンカーバイド領域２４間に延在し、その上にゲートコンタクト３２を有する。いくつかの実施形態では、ゲート酸化物２８は、ＮＯまたはＮ２Ｏのアニーリングを用いて熱的に成長させた酸化物、または最初の酸化物が後にＮＯまたはＮ２Ｏのアニーリングを施す熱による酸化物である酸化物／窒化物／酸化物（ＯＮＯ）のどちらかとすることができる。ゲートコンタクト材料は、適切などんなコンタクト材料でもよい。いくつかの実施形態では、ゲートコンタクト材料は、モリブデンまたはｐ型多結晶シリコンである。ｐ型多結晶シリコンは、いくつかの実施形態では、仕事関数が高いので、適していることがある。ゲート酸化物２８は、厚さが、ゲートコンタクト３２の材料の仕事関数に依存する場合がある。しかし、一般に、厚さは、約１００Åから約５０００Åであることが好ましい。
１つまたは複数のソースコンタクト３０およびドレインコンタクト３４も設ける。ソースコンタクト３０は、いくつかの実施形態では、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）またはアルミニウム（Ａｌ）、それらの組合せおよび／または適切な他のコンタクト材料から形成され、ｐ＋領域２２およびｎ＋領域２４の両方にオーミック接触するように、約６００℃から約１０００℃、たとえば８２５℃の温度でアニーリングされることができる。ドレインコンタクト３４は、ＮｉまたはＴｉあるいはｎ型シリコンカーバイドに対してオーミック接触するのに適した他の材料でよい。
異なるまたは同じコンタクト材料を利用してｐ＋領域２２およびｎ＋領域２４へ接触することができる。さらに、これらの図には示していないが、１つまたは複数の金属上部層を１つまたは複数のコンタクト上に設けることができる。金属上部層を設けるための技法および材料は、当業者に周知であり、したがってここではこれ以上議論しない。
図３に、再成長エピタキシャル層を利用した本発明のさらに代替の実施形態を示す。図３に示すように、ｐウェル２０に埋め込み、アニーリングした後、薄いシリコンカーバイド層２７をｐウェル２０上に再成長させ、ＪＦＥＴ領域中の領域２６全体にわたって延在させる。ｐウェルに埋め込み、アニーリングした後、ｐウェル２０上に再成長させ、ＪＦＥＴ領域中のドリフト層１２全体にわたって延在させた再成長エピタキシャル層を含めるように、図２Ｂに示した実施形態を変更することもできる。シリコンカーバイドのｎ＋領域２４を、再成長シリコンカーバイド層２７から、および／または再成長させる前に形成することができる。いくつかの実施形態では、再成長シリコンカーバイド層２７は、厚さが約０．０５μｍから約１μｍでよい。再成長シリコンカーバイド層２７は、ｎ型シリコンカーバイドとすることができる。いくつかの実施形態では、再成長シリコンカーバイド層２７は、ドーピング濃度が、約５×１０１４ｃｍ−３から約５×１０１７ｃｍ−３である。
図３からさらに分かるように、再成長シリコンカーバイド層２７があるので、シリコンカーバイド層２７を貫通してコンタクトウィンドウを設けて、任意選択によるｐ＋領域２２へのコンタクト３０’、またはｐ＋領域２２が存在しない場合、ｐウェル２０へのコンタクト３０’を形成する。コンタクト３０’は、上記で述べたように、オーミック接触するのに適したどんな材料製とすることもできる。
図２Ａ、２Ｂおよび３は、本発明による実施形態を離散デバイスとして示すが、当業者が理解するように、図２Ａ、２Ｂおよび３は、複数のセルを有したデバイスの単位セルと見なすことができる。したがって、たとえば、（図２Ａ、２Ｂおよび３に垂直軸として示した）デバイスの中心軸に沿ってデバイスを分割し、図２Ａ、２Ｂおよび３に示したデバイスの周辺部の軸（図２Ａ、２Ｂおよび３に示したデバイスの垂直縁部）のまわりで分割したデバイスを回転することによって図２Ａ、２Ｂおよび３に示されるデバイス中に、追加の単位セルを組み込むことができる。したがって、本発明の実施形態は、図２Ａ、２Ｂおよび３に示したデバイスなどのデバイス、ならびに図２Ａ、２Ｂおよび３に示したＪＦＥＴ制限領域を組み込んだ複数の単位セルを有したデバイスを含む。
ここで、エピタキシャル層から形成されたＪＦＥＴ制限領域を有した、本発明の実施形態によるデバイスの製造について、図４Ａから４Ｈおよび図５Ａから５Ｄを参照して、説明する。当業者が、本開示に照らして理解することになるように、埋め込みによって設けられたＪＦＥＴ制限領域を有した本発明の実施形態は、本明細書で述べた工程を変更し、上述したような埋め込み領域を設けることによって、実施することができる。
図４Ａに示すように、ｎ型シリコンカーバイドエピタキシャル層２６をドリフト層１２上に形成する。ｎ型エピタキシャル層２６は、厚さおよびドーピングレベルが上述したものになるように形成することができる。図４Ｂに示すように、ｎ型エピタキシャル層２６上に、マスク１００を形成してパターン形成する。ｎ型エピタキシャル層２６中に不純物を埋め込み、ｐウェルを形成する。埋め込む不純物は、上述した深さまで埋め込まれて、活性化されたとき、所望のキャリア濃度を有する。あるいは、ドリフト層１２は、ｎ＋シリコンカーバイド基板上に設けることができる。その実施形態では、以下に述べるｎ＋層が、基板から形成される。
図４Ｃに示すように、マスク１００を除去し、マスク１０４を形成してパターン形成し、マスク１０４を利用してｎ型不純物を埋め込み、ｎ＋領域２４を設ける。マスク１０４は、ｐウェル２０の周辺部とｎ＋領域２４との間に、チャネル２６を短絡するチャネル長を画定する所望の間隔を設けるように形成される。適切なｎ型不純物は、窒素およびリンを含む。さらに、不純物を埋め込むことにより、本明細書で述べるｎ＋領域２４の寸法およびキャリア濃度を得ることができる。
図４Ｄに、任意選択によるｐ＋領域の形成を示す。マスク１０４を除去し、マスク１０６を形成してパターン形成し、マスク１０６を利用してｐ型不純物を埋め込んで、ｐ＋領域２２を形成する。ｐ型不純物を埋め込むことにより、本明細書で述べるｐ＋領域２２の寸法およびキャリア濃度を得ることができる。いくつかの実施形態では、ｐ型不純物は、アルミニウムであるが、適切な他のｐ型不純物も利用することができる。
図４Ｅに、マスク１０６の除去、ならびにｎ＋層１０の形成を示す。ｎ＋層１０は、裏面で基板中にｎ型不純物を埋め込むことによって形成でき、あるいはエピタキシャル層または基板自体でもよく、図４Ａに先立って形成することができる。その構造は、約１２００℃から約１８００℃の温度において約３０秒から約２４時間の間アニーリングし、埋め込まれたｐ型およびｎ型不純物を活性化する。任意選択で、構造は、ＳｉＯ２やＳｉ３Ｎ４などの誘電層で覆い、アニーリング中その構造を保護することができる。あるいは、ゲート酸化物が形成後アリーリングされて、ＳｉＣ／ＳｉＯ２界面が改善される実施形態では、その不純物の活性化を、そのアニーリングによって行うことができる。
図４Ｆに、ゲート酸化物２８の形成を示す。ゲート酸化物は、熱的に成長させることができ、窒化酸化物でもよく、および／または他の酸化物でもよい。窒化酸化物は、適切などんなゲート酸化物でもよいが、いくつかの実施形態では、ＳｉＯ２、酸窒化物またはＯＮＯが使用される。ゲート酸化物またはＯＮＯゲート誘電体の最初の酸化物の形成後に、ＳｉＣ／酸化物界面における欠陥密度を低減するためにＮ２ＯまたはＮＯ中でアニリーリングする場合がある。特定の実施形態では、ゲート酸化物は、熱的成長または堆積のどちらかによって形成され、次に、約１１００℃より高い温度であり、かつ流速が約１１秒から約４５秒の最初のＮ２Ｏの滞留時間をもたらすことができる約２ＳＬＭから約８ＳＬＭであるＮ２Ｏ雰囲気中においてアニーリングされる。シリコンカーバイド上の酸化物層の、そのような形成およびアニーリングは、同一出願人による特許文献２、３、４および／または５に記載されており、それらの特許出願は、参照によって本明細書に完全に記載されているように、本明細書に組み込まれるものとする。
さらに、Ｎ２Ｏ成長させた酸化物も、非特許文献１９に述べられているように使用することができる。非特許文献２０に記載の技法も使用することができる。あるいは、熱的に成長させた酸化物の場合、非特許文献２１、２２および２３に記載されているように、熱的に成長させたＳｉＯ２層にその後のＮＯアニーリングを施して、界面トラップ密度を低減することができる。特許文献６に記載されているように、酸窒化物を設けることができ、この特許出願は、参照によってあたかも本明細書に完全に述べられているように、本明細書に組み込まれるものとする。
図４Ｇに、ゲートコンタクト３２の形成を示す。上述したように、ゲートコンタクト３２は、ｐ型多結晶シリコンおよび／または適切な他のコンタクト材料でよく、当業者に周知の技法を使用して形成し、パターン形成することができる。あるいは、図４Ｆの酸化物２８およびゲートコンタクト３２を一緒に形成しパターン形成してもよい。最後に、図４Ｈに、蒸着法、スパッタリングまたは当業者に周知の他の技法によって形成できるソースコンタクト３０およびドレインコンタクト３４の形成をそれぞれ示す。いくつかの実施形態では、ソースコンタクト３０およびドレインコンタクト３４は、形成後約８２５℃でアニーリングして、オーミック接触の品質を向上させるニッケルである。
図５Ａから５Ｄに、再成長エピタキシャル層を使用する本発明の代替形態によるデバイスの製造上の工程を示す。このデバイスの製造工程は、図４Ａから４Ｅを参照して上述した工程と同じであり、図５Ａに示した工程を継続する。図５Ａに示すように、図４Ｅの構造上にｎ型エピタキシャル層２７を形成する。その成長は、インプラントを活性化するためのアニーリングの前後に実施することができる。図５Ｂに示すように、エピタキシャル層２７は、パターン形成されて埋め込み領域２４間に延在する。図５Ｂに、ゲート酸化物２８の形成も示す。いくつかの実施形態では、ゲート酸化物２８は、熱的に成長させ、窒化酸化物とすることができる。窒化酸化物は、適切などんなゲート酸化物でよいが、ＳｉＯ２、酸窒化物またはＯＮＯが好ましいことがある。ゲート酸化物の形成は、図４Ｆを参照して上記で述べたように実行することができる。
図５Ｃに、ソースコンタクト３０’の形成を示す。図５Ｃに示すように、ｐ＋領域２２および／またはｎ＋領域２４の位置に対応して、ウィンドウをゲート酸化物２８中に開ける。次に、コンタクト３０’をウィンドウ中に形成する。図５Ｄに、ゲートコンタクト３２およびソースコンタクト３０’の形成を示す。あるいは、図５Ｄの酸化物２８およびゲートコンタクト３２を一緒に形成することができる。したがって、ゲートコンタクトは、ソースコンタクト用のウィンドウを開ける前に形成し、パターン形成することができる。上述したように、ゲートコンタクト３２は、ｐ型多結晶シリコンまたは適切な他のコンタクト材料でよく、当業者に周知な技法を使用して形成し、パターン形成することができる。ソースコンタクト３０’は、噴霧堆積法、スパッタリングまたは当業者に周知の他の技法によって形成することができる。最後に、図５Ｄに、噴霧堆積法、スパッタリングまたは当業者に周知の他の技法によって形成できる、ドレインコンタクト３４の形成も示す。いくつかの実施形態では、ソースコンタクト３０’およびドレインコンタクト３４は、オーミック性接触の品質を向上させるために、形成後、約６００℃から約１０００℃、たとえば約８２５℃の温度でアニーリングされるニッケルである。
本明細書で述べる実施形態に加えて、ＪＦＥＴ制限領域の実施形態は、特許文献７に記載のようにＤＭＯＳＦＥＴの形でも実施することができ、この特許出願は、参照によって本明細書に完全に記載されているように本明細書に組み込まれるものとする。
本発明の実施形態について特定のシーケンスの工程を参照して述べてきたが、当業者なら理解するように、このシーケンス内のいくつかの工程は、本発明の教示の利益を受けて組み直すことができる。たとえば、本発明の特定の実施形態では、ｎ＋領域２４およびｐ＋領域２２は、その形成を逆にすることができる。したがって、本発明は、本明細書に記載するシーケンスの工程に厳密に限定されると解釈すべきでない。
図６Ａから８Ｂに、オン抵抗対ＪＦＥＴギャップ間隔または酸化物電界強度対ＪＦＥＴギャップ間隔を示す、様々なＤＭＯＳＦＥＴ構造についての２Ｄシミュレーション結果を示す。図６Ａおよび６Ｂに、ドリフト層のキャリア濃度が６×１０１４ｃｍ−３であり、ドリフト層の厚さが、１１５μｍであり、ドリフト層中に０．７５μｍ延びたｐウェルの幅が、１０μｍである、従来のＤＭＯＳＦＥＴについてのシミュレーション結果を示す。図７Ａおよび７Ｂに、ドリフト層のキャリア濃度が６×１０１４ｃｍ−３であり、ドリフト層の厚さが１１５μｍであり、ドリフト層中に０．７５μｍ延びたｐウェルの幅が１０μｍであり、ドリフト層中に０．７５μｍ延びたインプラントスペーサのキャリア濃度が５×１０１５ｃｍ−３である、ＤＭＯＳＦＥＴについてのシミュレーション結果を示す。図８Ａおよび８Ｂに、ドリフト層のキャリア濃度が６×１０１４ｃｍ−３であり、ドリフト層の厚さが１１５μｍであり、厚さが１．７５μｍであって、キャリア濃度が５×１０１５ｃｍ−３であるエピタキシャル層中に０．７５μｍ延びたｐウェルの幅が１０μｍである、本発明の実施形態によるＤＭＯＳＦＥＴについてのシミュレーション結果を示す。図６Ａから８Ｂに示すように、本発明の実施形態によって、所与の最大酸化物電界強度ならびに低減されたオン抵抗を得るために、より狭いＪＦＥＴギャップを提供することができる。
図９Ａに、本発明の実施形態によるＪＦＥＴ制限領域がないＤＭＯＳＦＥＴについての測定したＩ−Ｖ曲線を示す。図９Ｂに、本発明の実施形態によるＪＦＥＴ制限領域を有したＤＭＯＳＦＥＴについての測定したＩ−Ｖ曲線を示す。図９Ａおよび９Ｂから分かるように、測定したオン抵抗は、２６６ｍΩ‐ｃｍ２から１８９ｍΩ‐ｃｍ２に低減されている。さらに、図１０Ａに、本発明の実施形態によるＪＦＥＴ制限領域がないＤＭＯＳＦＥＴについての測定したドレイン漏れ電流曲線を示す。図１０Ｂに、本発明の実施形態によるＪＦＥＴ制限領域を有したＤＭＯＳＦＥＴについての測定したドレイン漏れ電流曲線を示す。図１０Ａおよび１０Ｂに示すように、両方のデバイスは、絶縁破壊電圧が、３１５０Ｖより大きい。
図面および明細書では、本発明の典型的な好ましい実施形態を開示し、具体的な用語を使用しているが、それらの用語は、総称的で説明的な意味だけで使用しており、限定する目的では使用していない。
従来のＤＩＭＯＳＦＥＴの断面図である。 本発明の実施形態によるＳｉＣのＭＯＳＦＥＴの断面図である。 本発明の実施形態によるＳｉＣのＭＯＳＦＥＴの断面図である。 本発明の別の実施形態によるＳｉＣのＭＯＳＦＥＴの断面図である。 本発明の実施形態によるＭＯＳＦＥＴの製造上の処理工程を示す図である。 本発明の実施形態によるＭＯＳＦＥＴの製造上の処理工程を示す図である。 本発明の実施形態によるＭＯＳＦＥＴの製造上の処理工程を示す図である。 本発明の実施形態によるＭＯＳＦＥＴの製造上の処理工程を示す図である。 本発明の実施形態によるＭＯＳＦＥＴの製造上の処理工程を示す図である。 本発明の実施形態によるＭＯＳＦＥＴの製造上の処理工程を示す図である。 本発明の実施形態によるＭＯＳＦＥＴの製造上の処理工程を示す図である。 本発明の実施形態によるＭＯＳＦＥＴの製造上の処理工程を示す図である。 本発明の他の実施形態によるＭＯＳＦＥＴの製造上の処理工程を示す図である。 本発明の他の実施形態によるＭＯＳＦＥＴの製造上の処理工程を示す図である。 本発明の他の実施形態によるＭＯＳＦＥＴの製造上の処理工程を示す図である。 本発明の他の実施形態によるＭＯＳＦＥＴの製造上の処理工程を示す図である。 従来のＤＩＭＯＳＦＥＴについて、シミュレートしたデバイスのオン抵抗対ｐウェル領域間ギャップを示した、シミュレーション結果の図である。 従来のＤＩＭＯＳＦＥＴについて、シミュレートしたデバイスの酸化物電界電圧対ｐウェル領域間ギャップを示した、シミュレーション結果の図である。 インプラントスペーサを有したＤＩＭＯＳＦＥＴについて、シミュレートしたデバイスのオン抵抗対ｐウェル領域間ギャップを示した、シミュレーション結果の図である。 インプラントスペーサを有したＤＩＭＯＳＦＥＴについて、シミュレートしたデバイスの酸化物電界電圧対ｐウェル領域間ギャップを示した、シミュレーション結果の図である。 本発明の実施形態によるＤＩＭＯＳＦＥＴについて、シミュレートしたデバイスのオン抵抗対ｐウェル領域間ギャップを示した、シミュレーション結果の図である。 本発明の実施形態によるＤＩＭＯＳＦＥＴについて、シミュレートしたデバイスの酸化物電界電圧対ｐウェル領域間ギャップを示した、シミュレーション結果の図である。 インプラントスペーサを有したＤＩＭＯＳＦＥＴについて、実験で得られたＩ−Ｖ曲線を示す図である。 本発明の実施形態によるＤＩＭＯＳＦＥＴについて、実験で得られたＩ−Ｖ曲線を示す図である。 インプラントスペーサを有したＤＩＭＯＳＦＥＴについて、実験で得られた逆バイアス漏れ電流をプロットした図である。 本発明の実施形態によるＤＩＭＯＳＦＥＴについて、実験で得られた逆バイアス漏れ電流をプロットした図である。

Claims (60)

  1. シリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セルであって、
    ｎ型シリコンカーバイドのドリフト層と、
    前記ドリフト層に隣接する第１のｐ型シリコンカーバイド領域と、
    前記第１のｐ型シリコンカーバイド領域内の第１のｎ型シリコンカーバイド領域と、
    前記ドリフト層、前記第１のｐ型シリコンカーバイド領域および前記第１のｎ型シリコンカーバイド領域の上の酸化物層と、
    前記ドリフト層と前記第１のｐ型シリコンカーバイド領域の一部分との間に配置されたｎ型シリコンカーバイド制限領域とを含み、
    前記ｎ型制限領域は、キャリア濃度が、前記ドリフト層のキャリア濃度より高いことを特徴とするシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
  2. 前記第１のｐ型シリコンカーバイド領域の前記一部分は、前記第１のｐ型シリコンカーバイド領域の底に隣接することを特徴とする請求項１に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
  3. 前記ｎ型制限領域は、前記第１のｐ型シリコンカーバイド領域の側壁に隣接して配置されることを特徴とする請求項１に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
  4. 前記ｎ型制限領域は、前記第１のｐ型シリコンカーバイド領域の底に隣接して配置された第１の部分と、前記第１のｐ型シリコンカーバイド領域の側壁に隣接して配置された第２の部分とを含み、
    前記第１の部分は、キャリア濃度が、前記第２の部分のキャリア濃度より高いことを特徴とする請求項１に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
  5. 前記第１のｐ型シリコンカーバイド領域は、アルミニウムを埋め込まれることを特徴とする請求項１に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
  6. 前記酸化物層上のゲートコンタクトと、
    前記第１のｎ型シリコンカーバイド領域上のソースコンタクトと、
    前記酸化物層とは反対側の前記ドリフト層上のドレインコンタクトとをさらに含むことを特徴とする請求項１に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
  7. 前記ｎ型制限領域は、前記ｎ型シリコンカーバイドのドリフト層上にシリコンカーバイドのエピタキシャル層を含むことを特徴とする請求項１に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
  8. 前記第１のｐ型領域は、前記シリコンカーバイドのエピタキシャル層中に、しかし貫通せずに配置されることを特徴とする請求項７に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
  9. 前記ｎ型制限領域は、厚さが、約０．５μｍから約１．５μｍであり、キャリア濃度が、約１×１０１５ｃｍ−３から約５×１０１７ｃｍ−３であることを特徴とする請求項１に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
  10. 前記ゲートコンタクトは、結晶シリコンまたは金属を含むことを特徴とする請求項６に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
  11. 前記第１のｐ型シリコンカーバイド領域および前記第１のｎ型領域の一部分の上にあり、前記第１のｎ型シリコンカーバイド領域および前記第１のｐ型シリコンカーバイド領域と前記酸化物層との間に配置されたｎ型エピタキシャル層をさらに含むことを特徴とする請求項１に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
  12. 前記ｎ型制限領域は、前記ドリフト層中に埋め込まれたｎ型領域を含むことを特徴とする請求項１に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
  13. 前記ドリフト層と前記ドレインコンタクトの間に配置されたｎ型シリコンカーバイド基板をさらに含むことを特徴とする請求項６に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
  14. 前記第１のｐ型シリコンカーバイド領域内で前記第１のｎ型シリコンカーバイド領域に隣接して配置された第２のｐ型シリコンカーバイド領域をさらに含むことを特徴とする請求項１に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
  15. シリコンカーバイド金属酸化膜半導体電界効果トランジスタであって、
    ｎ型シリコンカーバイドのドリフト層と、
    前記ドリフト層に隣接したｐ型シリコンカーバイドの第１の領域と、
    前記ｐ型シリコンカーバイドの第１の領域の周辺縁部間に配置されたｎ型シリコンカーバイドの第１の領域と、
    前記ｐ型シリコンカーバイドの第１の領域内にあり、キャリア濃度が、前記ドリフト層のキャリア濃度より高い、前記ｐ型シリコンカーバイドの第１の領域の前記周辺縁部から離間されたｎ型シリコンカーバイドの第２の領域と、
    前記ドリフト層、前記ｎ型シリコンカーバイドの第１の領域および前記ｎ型シリコンカーバイドの第２の領域の上にある酸化物層と、
    前記ｐ型シリコンカーバイドの第１の領域の下で、前記ｐ型シリコンカーバイドの第１の領域と前記ドリフト層の間に配置され、キャリア濃度が、前記ドリフト層のキャリア濃度より高いｎ型シリコンカーバイドの第３の領域と、
    前記ｎ型シリコンカーバイドの第２の領域の部分上にあるソースコンタクトと、
    前記酸化物層上のゲートコンタクトと、
    前記酸化物層とは反対側の前記ドリフト層上のドレインコンタクトとを含むことを特徴とするシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
  16. 前記ｎ型シリコンカーバイドの第３の領域は、前記ｐ型シリコンカーバイドの第１の領域の前記周辺縁部に隣接することを特徴とする請求項１５に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
  17. 前記ｎ型シリコンカーバイドの第１の領域および前記ｎ型シリコンカーバイドの第３の領域は、前記ドリフト層上のｎ型シリコンカーバイドのエピタキシャル層を含み、
    前記ｐ型シリコンカーバイドの第１の領域は、前記ｎ型シリコンカーバイドのエピタキシャル層中に形成されることを特徴とする請求項１５に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
  18. 前記ｎ型シリコンカーバイドの第１の領域は、前記ドリフト層の領域を含むことを特徴とする請求項１５に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
  19. 前記ｎ型シリコンカーバイドの第３の領域は、前記ドリフト層中の埋め込まれたｎ型領域を含むことを特徴とする請求項１８に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
  20. 前記ｎ型シリコンカーバイドの第１の領域は、キャリア濃度が、前記ドリフト層のキャリア濃度より高く、前記ｎ型シリコンカーバイドの第３の領域のキャリア濃度より低いことを特徴とする請求項１５に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
  21. 前記第１のｐ型領域および前記ｎ型シリコンカーバイドの第１の領域の上に、シリコンカーバイドのｎ型エピタキシャル層をさらに含むことを特徴とする請求項１５に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
  22. 前記ドリフト層と前記ドレインコンタクトの間にｎ型シリコンカーバイド層をさらに含み、
    前記ｎ型シリコンカーバイド層は、キャリア濃度が、前記ドリフト層のキャリア濃度より高いことを特徴とする請求項１５に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
  23. 前記ｎ型シリコンカーバイド層は、ｎ型シリコンカーバイド基板を含むことを特徴とする請求項２２に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
  24. 前記ｐ型シリコンカーバイドの第１の領域内に配置されたｐ型シリコンカーバイドの第２の領域をさらに含むことを特徴とする請求項１５に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
  25. 前記ｎ型シリコンカーバイドの第３の領域は、厚さが、約０．５μｍから約１．５μｍであることを特徴とする請求項１５に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
  26. 前記ｎ型シリコンカーバイドの第３の領域は、キャリア濃度が、約１×１０１５ｃｍ−３から約５×１０１７ｃｍ−３であることを特徴とする請求項１５に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
  27. シリコンカーバイド金属酸化膜半導体電界効果トランジスタであって、
    ｎ型シリコンカーバイドのドリフト層と、
    離間されたｐ型シリコンカーバイドのウェル領域と、
    前記ウェル領域と前記ドリフト層の間に配置されたｎ型シリコンカーバイド制限領域とを含むことを特徴とするシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
  28. 前記ｎ型制限領域は、前記離間されたｐウェル領域間に配置されることを特徴とする請求項２７に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
  29. 前記ｎ型制限領域は、キャリア濃度が、前記ドリフト層のキャリア濃度より高いことを特徴とする請求項２７に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
  30. 前記ｎ型制限領域は、前記ドリフト層上にシリコンカーバイドのエピタキシャル層を含み、
    前記ｐウェル領域は、前記エピタキシャル層中に、しかし貫通せずに配置されることを特徴とする請求項２７に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
  31. シリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セルを製造する方法であって、
    ｎ型シリコンカーバイドのドリフト層を形成するステップと、
    前記ドリフト層に隣接して第１のｐ型シリコンカーバイド領域を形成するステップと、
    前記第１のｐ型シリコンカーバイド領域内に第１のｎ型シリコンカーバイド領域を形成するステップと、
    前記ドリフト層上に酸化物層を形成するステップと、
    前記ドリフト層と前記第１のｐ型シリコンカーバイド領域の一部分との間にｎ型シリコンカーバイド制限領域を形成するステップと含み、
    前記ｎ型制限領域は、キャリア濃度が、前記ドリフト層のキャリア濃度より高いことを特徴とする方法。
  32. 前記第１のｐ型シリコンカーバイド領域の前記一部分は、前記第１のｐ型シリコンカーバイド領域の底に隣接することを特徴とする請求項３１に記載の方法。
  33. 前記ｎ型制限領域を形成するステップは、前記第１のｐ型シリコンカーバイド領域の側壁に隣接して前記ｎ型制限領域を形成するステップをさらに含むことを特徴とする請求項３１に記載の方法。
  34. ｎ型シリコンカーバイド制限領域を形成するステップは、
    前記第１のｐ型シリコンカーバイド領域の底に隣接して前記ｎ型シリコンカーバイド制限領域の第１の部分を形成するステップと、
    前記第１のｐ型シリコンカーバイド領域の側壁に隣接してｎ型シリコンカーバイド制限領域の第２の部分を形成するステップとをさらに含み、
    前記制限領域の前記第１の部分は、キャリア濃度が、前記制限領域の第２の部分のキャリア濃度より高いことを特徴とする請求項３１に記載の方法。
  35. 第１のｐ型シリコンカーバイド領域を形成するステップは、
    前記ｐ型シリコンカーバイド領域中にアルミニウムを埋め込むステップと、 少なくとも１５００℃の温度で、前記ｐ型シリコンカーバイド領域をアニーリングするステップとをさらに含むことを特徴とする請求項３１に記載の方法。
  36. 前記酸化物層上にゲートコンタクトを形成するステップと、
    前記第１のｎ型シリコンカーバイド領域上にソースコンタクトを形成するステップと、
    前記酸化物層とは反対側の前記ドリフト層上にドレインコンタクトを形成するステップとをさらに含むことを特徴とする請求項３１に記載の方法。
  37. ｎ型制限領域を形成するステップは、
    前記ｎ型シリコンカーバイドのドリフト層上にシリコンカーバイドのｎ型エピタキシャル層を形成するステップと、
    前記エピタキシャル層上にマスクを形成するステップと、
    前記エピタキシャル層にパターン形成し前記ｎ型制限領域を形成するステップとを含むことを特徴とする請求項３１に記載の方法。
  38. 第１のｐ型領域を形成するステップは、前記シリコンカーバイドのエピタキシャル層中に、しかし貫通せずに前記第１のｐ型領域を形成するステップを含むことを特徴とする請求項３７に記載の方法。
  39. ｎ型制限領域を形成するステップは、前記ドリフト層にｎ型領域を埋め込むステップを含むことを特徴とする請求項３１に記載の方法。
  40. 前記ｎ型制限領域は、厚さが、約０．５μｍから約１．５μｍであり、かつキャリア濃度が、約１×１０１５ｃｍ−３から約５×１０１７ｃｍ−３になるように形成されることを特徴とする請求項３１に記載の方法。
  41. 前記ゲートコンタクトは、結晶シリコンまたは金属を含むことを特徴とする請求項３６に記載の方法。
  42. 前記第１のｐ型領域および前記第１のｎ型領域の一部分の上に、かつ前記第１のｎ型領域および前記第１のｐ型領域と前記酸化物層との間に、ｎ型エピタキシャル層を形成するステップをさらに含むことを特徴とする請求項３１に記載の方法。
  43. 前記ドリフト層と前記ドレインコンタクトの間にｎ型シリコンカーバイド基板を形成するステップをさらに含むことを特徴とする請求項３６に記載の方法。
  44. 前記第１のｐ型シリコンカーバイド領域内で、かつ前記第１のｎ型シリコンカーバイド領域に隣接して第２のｐ型シリコンカーバイド領域を形成するステップをさらに含むことを特徴とする請求項３１に記載の方法。
  45. シリコンカーバイド金属酸化膜半導体電界効果トランジスタを製造する方法であって、
    ｎ型シリコンカーバイドのドリフト層を形成するステップと、
    前記ドリフト層に隣接してｐ型シリコンカーバイドの第１の領域を形成するステップと、
    前記ｐ型シリコンカーバイドの第１の領域の周辺縁部間に、ｎ型シリコンカーバイドの第１の領域を形成するステップと、
    前記ｐ型シリコンカーバイドの第１の領域中に、キャリア濃度が、前記ドリフト層のキャリア濃度より高い、前記ｐ型シリコンカーバイドの第１の領域の前記周辺縁部から離間されたｎ型シリコンカーバイドの第２の領域を形成するステップと、
    前記ドリフト層、前記ｎ型シリコンカーバイドの第１の領域および前記ｎ型シリコンカーバイドの第２の領域の上に、酸化物層を形成するステップと、
    前記ｐ型シリコンカーバイドの第１の領域と前記ドリフト層の間で、キャリア濃度が、前記ドリフト層のキャリア濃度より高いｎ型シリコンカーバイドの第３の領域を形成するステップと、
    前記ｎ型シリコンカーバイドの第２の領域の部分上にソースコンタクトを形成するステップと、
    前記酸化物層上にゲートコンタクトを形成するステップと、
    前記酸化物層とは反対側の前記ドリフト層上にドレインコンタクトを形成するステップとを含むことを特徴とする方法。
  46. ｎ型シリコンカーバイドの第３の領域を形成するステップは、前記ｐ型シリコンカーバイドの第１の領域の前記周辺縁部に隣接して前記ｎ型シリコンカーバイドの第３の領域を形成するステップをさらに含むことを特徴とする請求項４５に記載の方法。
  47. 前記ドリフト層上にｎ型シリコンカーバイドのエピタキシャル層を形成するステップをさらに含み、
    前記ｎ型シリコンカーバイドの第１の領域および前記ｎ型シリコンカーバイドの第３の領域は、前記エピタキシャル層から形成され、
    前記ｐ型シリコンカーバイドの第１の領域は、前記エピタキシャル層中に形成されることを特徴とする請求項４５に記載の方法。
  48. 前記ｎ型シリコンカーバイドの第１の領域は、前記ドリフト層の領域を含むことを特徴とする請求項４５に記載の方法。
  49. ｎ型シリコンカーバイドの第３の領域を形成するステップは、前記ドリフト層にｎ型領域を埋め込むことによって、前記ｎ型シリコンカーバイドの第３の領域を形成するステップを含むことを特徴とする請求項４８に記載の方法。
  50. 前記ｎ型シリコンカーバイドの第１の領域は、キャリア濃度が、前記ドリフト層のキャリア濃度より高く、前記ｎ型シリコンカーバイドの第３の領域のキャリア濃度より低いことを特徴とする請求項４５に記載の方法。
  51. 前記第１のｐ型領域および前記ｎ型シリコンカーバイドの第１の領域の上に、シリコンカーバイドのｎ型エピタキシャル層を形成するステップをさらに含むことを特徴とする請求項４５に記載の方法。
  52. 前記ドリフト層と前記ドレインコンタクトの間にｎ型シリコンカーバイド層を形成するステップをさらに含み、
    前記ｎ型シリコンカーバイド層は、キャリア濃度が、前記ドリフト層のキャリア濃度より高いことを特徴とする請求項４５に記載の方法。
  53. 前記ｎ型シリコンカーバイド層は、ｎ型シリコンカーバイド基板を含むことを特徴とする請求項５２に記載の方法。
  54. 前記第１のｐ型シリコンカーバイド領域内に第２のｐ型シリコンカーバイド領域を形成するステップをさらに含むことを特徴とする請求項４５に記載の方法。
  55. 前記ｎ型シリコンカーバイドの第３の領域は、厚さが、約０．５μｍから約１．５μｍであることを特徴とする請求項４５に記載の方法。
  56. 前記ｎ型シリコンカーバイドの第３の領域は、キャリア濃度が、約１×１０１５ｃｍ−３から約５×１０１７ｃｍ−３であることを特徴とする請求項４５に記載の方法。
  57. シリコンカーバイド金属酸化膜半導体電界効果トランジスタを製造する方法であって、
    ｎ型シリコンカーバイドのドリフト層を形成するステップと、
    離間されたｐ型シリコンカーバイドのウェル領域を形成するステップと、
    前記ウェル領域と前記ドリフト層の間に、ｎ型シリコンカーバイド制限領域を形成するステップとを含むことを特徴とする方法。
  58. ｎ型シリコンカーバイド制限領域を形成するステップは、前記離間されたｐウェル領域間に前記ｎ型制限領域を形成するステップをさらに含むことを特徴とする請求項５７に記載の方法。
  59. 前記ｎ型制限領域は、キャリア濃度が、前記ドリフト層のキャリア濃度より高いことを特徴とする請求項５７に記載の方法。
  60. ｎ型制限領域を形成するステップは、前記ドリフト層上にシリコンカーバイドのエピタキシャル層を形成するステップを含み、
    離間されたｐウェル領域を形成するステップは、前記エピタキシャル層中に、しかし貫通せずに離間されたｐウェル領域を形成するステップを含むことを特徴とする請求項５７に記載の方法。
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