KR101020344B1 - 실리콘 카바이드 파워 모스 전계 효과 트랜지스터 및 그제조 방법 - Google Patents

실리콘 카바이드 파워 모스 전계 효과 트랜지스터 및 그제조 방법 Download PDF

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Abstract

실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터(MOSFET)들은, n-형 실리콘 카바이드 드리프트층(12), 드리프트층에 인접하고 제 1 n-형 실리콘 카바이드 영역(24)을 갖는 제 1 p-형 실리콘 카바이드 영역(20), 드리프트층 위의 산화막층(28) 및 드리프트층 및 제 1 p-형 영역의 일부분 사이에 배치된 n-형 실리콘 카바이드 제한 영역(26)을 포함할 수 있다. 제한 영역은 드리프트층의 캐리어 농도보다 높은 캐리어 농도를 가질 수 있다. 실리콘 카바이드 MOSFET의 제조방법이 또한 제공된다.

Description

실리콘 카바이드 파워 모스 전계 효과 트랜지스터 및 그 제조 방법{Silicon carbide power MOS field effect transistors and manufacturing methods}
(정부 권리에 대한 언급)
본 발명은 적어도 일부분에 있어서 계약 번호 N00014-02-C-0302인 미합중국 해군 연구의 지원 하에서 만들어졌다. 정부는 본 발명에 대해서 어떤 권리를 가질 수 있다.
(분할 출원에 대한 상호-참조)
본 출원은 여기에 온전히 제시된 것처럼 참조에 의해 첨부되고, 2002, 12, 20일에 출원된 분할 출원번호 60/435,212호, "VERTICAL JFET LIMITED SILICON CARBIDE POWER METAL-OXIDE SEMICONDUCTOR FIELD EFFECT TRANSISTOR AND METHODS OF FABRICATING VERTICAL JFET LIMITED SILICON CARBIDE POWER METAL-OXIDE SEMICONDUCTOR FIELD EFFECT TRANSISTORS(수직 JFET 제한 실리콘 카바이드 파워 금속-산화막 반도체 전계효과 트랜지스터 및 수직 JFET 제한 실리콘 카바이드 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터의 제조 방법)"의 이익과 우선권을 주장한다.
본 발명은 반도체 소자 및 반도체 소자의 제조 방법에 관한 것으로서, 특히 실리콘 카바이드(SiC) 금속-산화막 반도체 전계효과 트랜지스터(MOSFET) 및 그러한 MOSFET의 제조 방법에 관한 것이다.
고전류, 고전압, 낮은 온-저항을 만드는 데 있어, 수직 SiC 파워 MOSFET은 적어도 일부분에 있어서 반전층(inversion layer) 내의 전자의 낮은 표면 이동도(mobility) 때문에 여태까지 실용적이지 못했었다. 최근, 측면 MOSFET 구조에 관한 어느 정도의 공정 기술이 발전해 왔고, 그 결과로 표면 전자 이동도가 향상되었다. 그러나, 파워 MOSFET 구조는 예를 들어, p-형 도펀트, 예컨대 p-웰/p+ 콘택/p-접합 종단 연장(Junction Termination Extension; JTE) 주입의 활성화를 위하여 1500℃ 이상의 온도에서 어닐을 포함하는 부가적인 공정을 포함할 수 있다. 그러한 어닐은 그 기술을 이용하여 제조된 파워 MOSFET의 성능에 나쁜 영향을 미칠 수 있다.
많은 실리콘 카바이드 파워 MOSFET 구조가 문헌에 개시되어 있다. 예를 들어, 미국특허번호 5,506,421; A.K. Agarwal, J.B. Casady, L.B. Rowland, W.F. Valek, M.H. White, 및 C.D. Brandt에 의한 IEEE 전자소자 레터(Electron Device Letters), 1997년 12월, 18권 12호, 586-588쪽의 "1.1kV 4H-SiC Power UMOSFET's"; A.K. Agarwal, J.B. Casady, L.B. Rowland, W.F. Valek 및 C.D. Brandt에 의한 재료과학 포럼(Materials Science Forum), 1998년, 264-268권, 989-992쪽의 "1400 V 4H-SiC Power MOSFETs"; J. Tan, J.A. Cooper, Jr., 및 M.R. Melloch에 의한 IEEE 전자소자 레터, 1998년 12월, 19권/12호, 487-489쪽의 "High-Voltage Accumulation-Layer UMOSFETs in 4H-SiC(4H-SiC 내의 고-전압 축적층 UMOSFET)"; J.N. Shenoy, J.A. Cooper 및 M.R. Melloch에 의한 IEEE 전자소자 레터, 1997년 3월, 18권/3호, 93-95쪽의 "High-Voltage Double-Implanted Power MOSFET's in 6H-SiC(6H-SiC내의 고-전압 이중-주입 파워 UMOSFET)"; J.B. Casady, A.K. Agarwal, L.B. Rowland, W.F. Valek 및 C.D. Brandt에 의한, IEEE 소자연구 학회(Device Research Conference), 콜린스(Ft. colins, Co), 1997년 6월 23-25의 "900 V DMOS and 110 V UMOS 4H-SiC Power FETs(900V DMOS 및 110 V UMOS 4H-SiC 파워 FET)"; R. Schorner, P Friedrichs, D. Peters, H. Mitlehner, B. Weis 및 D. Stephani에 의한 재료과학 포럼, 2000년 338-342권, 1295-1298쪽의 "Rugged Power MOSFETs in 6H-SiC with Blocking Capability up to 1800 V(1800 V까지 블로킹 능력을 갖는 6H-SiC내 거칠은 파워 MOSFET)"; V.R. Vathulya 및 M.H. White에 의한 199년 6월 30-6월 2, 캘리포니아 산타바바라, 전자재료 학회(Electronic Materials Conference)의 "Characterization of Channel Mobility on Implanted SiC to determine Polytype suitability for the Power DIMOS structure(파워 DIMOS 구조에 대한 폴리타입 적합성을 결정하기 위한 주입된 SiC에 대한 채널 이동도 특징)"; A.V. Suvorov, L.A. Lipkin, G.M. Johnson, R. Singh 및 J.W. Palmour에 의한 재료과학 포럼, 2000년 338-342권, 1275-1278쪽의 "4H-SiC Self-Aligned Implant-Diffused Structure for Power DMOSFETs(파워 DMOSFET에 대한 4H-SiC 자기정렬 주입-확산 구조)"; P.M. Shenoy 및 B.J. Baliga에 의한 IEEE 전자소자 레터, 1997년 12월, 18권, 12호, 589-591쪽의 "The Planar 6H-SiC ACCUFET: A New High-Voltage Power MOSFET Structure(평면형 6H-SiC ACCUFET: 신규 고-전압 파워 MOSFET 구조 )"; Ranbir Singh, Sei-Hyung Ryu 및 John W. Palmour에 의한 2000년, 재료과학 포럼, 338-342권, 1271-1274쪽의 "High Temperature, High Current, 4H-SiC Accu-DMOSFET(고온, 고전류 4H-SiC Accu-DMOSFET)"; Y. Wang, C. Weitzel 및 M. Bhatnagar에 의한 재료과학 포럼, 2000년 338-342권 1287-1290쪽의 "Accumulation-Mode SiC Power MOSFET Design Issues(축적-모드 SiC 파워 MOSFET 설계 쟁점)"; 및 A.K. Agarwal, N.S. Saks, S.S. Mani, V.S. Hegde 및 P.A. Sanger에 의한 재료과학 포럼, 2000년, 338-342권, 1307-1310쪽의 "Investigation of Lateral RESURF, 6H-SiC MOSFETs(측면 RESURF, 6H-SiC MOSFET에 관한 연구)"들을 참조하라.
현재의 SiC 구조는 일반적으로 세 개의 카테고리로 분류될 수 있다: (1) 트렌치 또는 UMOSFET, (2) 수직 이중 주입된 MOSFET(DIMOSFET), 및 (3) 측면 확산된 MOSFET(LDMOSFET). 이러한 구조들 가운데에서, 수직 DIMOSFET 구조는 도 1에 도시된 바와 같이 실리콘 기술에서 적용되는 확산된 구조(DMOSFET)의 변형이다. 전형적으로, p-웰은 알루미늄(Al) 또는 붕소(boron)로 주입되고, 소오스 영역(n+)은 질소 또는 인으로 주입되고, p+ 영역은 통상 Al으로 주입된다. 주입 이온들은 1400℃ - 1700℃에서 활성화된다. n+층으로의 콘택들은 니켈(Ni)로 제조되어 어닐되고, p+로의 콘택들은 Ni, Ti 또는 Ti/Al로 제조된다. 두 콘택들은 고온에서 어닐된다. 게이트 절연물은 전형적으로 열적으로 성장되거나(열적 SiO2) 또는 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 기술을 이용하여 증착되고 이어 서 다양한 분위기에서 어닐된다. 증착된 절연물은, 예를 들어, SiO2 또는 산화막/질화막/산화막(ONO) 스택일 수 있다.
컨덕션 밴드 가장자리 근처의 인터페이스 스테이트는 역전층으로부터 다른 자유 전자들을 트랩하여, 역전층 내에 비교적 적은 수의 자유 전자들을 남겨 놓는 경향이 있다. 또한, 트랩된 전자들은 계면에 음으로 충전된 스테이트들을 만들 것이고, 그것이 자유 전자들을 쿨롬 분산할 것이다. 감소된 숫자의 자유 전자들과 증가된 스캐터링은 소오스로부터 드레인으로의 전류의 흐름을 감소시킬 것이고, 그것이 전자의 저효율 이동도와 높은 온-저항을 초래할 것이다. 여러 가지 요인들이 컨덕션 밴드 가장자리의 높은 밀도의 스테이트들에 기여해 왔다: (1) 탄소 또는 실리콘 댕글링 결합, (2) 탄소 클러스터들, 및 (3) 계면에 얇은 비정질 실리콘층을 생성하는 Si-Si 결합. S.T. pantelides에 의한 로슬린(Rosslyn, VA)에서의 1999년 8월 10-12일 DARPA/MTO 고밀도 및 ONR 파워 스위칭 MURI 리뷰의 "Atomic Scale Engineering of SiC Dielectric Interfaces(SiC 유전체의 계면에 대한 원자 단위 연구)" 및 V.V. Afanas'ev, M. Bassler, G. Pensl, 및 M. Schulz에 의한 Phys. Stat. Sol., 1997년 162권 321-337쪽의 "Intrinsic SiC/SiO2 Interface States(고유 SiC/SiO2 계면 스테이트)"들을 보라.
고밀도 인터페이스 스테이트 외에, 여러 다른 기구들이 또한 역전층 전자들의 낮은 이동도에 기여해 왔다: (1) Al-도핑된 p-형(p-type) SiC로부터의 Al 편석(segregation) 및 (2) 주입된 불순물들의 고온 활성화에 의해 초래된 표면 거칠기. S. Sridevan, P.K. McLarty, 및 B.J. Baliga에 의한 IEEE 전자소자 레터, 1996년 3월, 17권 3호, 136-138쪽의 "On the Presence of Aluminum in Thermally Grown Oxides on 6H-Silicon Carbide(6H-실리콘 카바이드 위에 열적으로 성장된 산화막들 내의 알루미늄의 존재에 대하여)" 및 M.A. Capano, S. Ryu, J.A. Cooper, Jr., M.R. Melloch, K. Rottner, S. Karlsson, N. Nordell, A. Powell, 및 D.E. Walker, Jr.에 의한 전자재료 논문(Journal of Electronic Materials), 1999년 3월, 28권 3호, 214-218쪽의 "Surface Roughening in Ion Implanted 4H-Silicon Carbide(이온 주입된 4H-실리콘 카바이드에서 표면 거칠기)"들을 보라. 퍼듀(Purdue) 대학의 연구원들은, 역전층 전자 이동도와 주입 활성화 온도 사이에 직접적인 연결이 존재한다고 결론을 내렸다. 그러한 연구의 결론에 의하면, 보다 낮은 주입 활성화 온도(1200℃)는 보다 높은 전자 이동도를 초래하고, 보다 높은 활성화 온도(1400℃)는 보다 낮은 전자 이동도를 초래한다. M.K. Das, J.A. Cooper, Jr., M.R. Melloch 및 M.A. Capano에 의한 캘리포니아 샌디에고에서의 IEEE 반도체 인터페이스 전문가 컨퍼런스(Semiconductor Interfacce Specialists Conference), 1998년 12월 3-5의 "Inversion Channel Mobility in 4H- and 6H-SiC MOSFETs(4H- 및 6H-SiC에서 반전 채널 이동도)"를 보라. 이러한 결과들은 p-웰의 주입을 이용하지 않는 평면형 MOSFET에서 얻어졌다. p-웰 주입 불순물(Al 또는 붕소)은 전형적으로 적어도 1500℃ 활성화 온도를 필요로 한다.
DIMOSFET에 있어 다른 어려움은 소자의 "JFET" 영역과 관련되어 있다. 도 1에 도시된 바와 같이, 전류 흐름이 제공될 때, 공핍(depletion) 영역은 채널 길이 를 p-웰 접합 깊이 보다 효율적으로 길게 한다. 이러한 문제들을 완화시키기 위해 p-웰 영역들 사이에 스페이서 주입을 도입할 것을 제안하였다. Vathulya 등에 의한 IEEE 전자소자 레터, 1999년 7월, 20권 7호 354쪽의 "A Novel 6H-SiC DMOSFET With Implanted P-Well Spacer(주입된 p-웰 스페이서를 갖는 새로운 6H-SiC DMOSFET)"를 보라. 만일, p-웰과 n- 드리프트 영역 계면에 형성된 공핍 영역이 n- 드리프트 영역 내로 깊게 확장한다면, 이러한 스페이서 주입은 p-웰 영역을 가로질러 확장하지 않고 JFET 저항을 심각하게 감소시키지 않는다.
본 발명의 실시예들은 n-형(n-type) 실리콘 카바이드 드리프트층(drift layer), 상기 드리프트층에 인접하고 제 1 n-형 실리콘 카바이드 영역을 갖는 제 1 p-형(p-type) 실리콘 카바이드 영역 및 상기 드리프트층 상의 산화막층을 포함하는 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터(MOSFET)들 및 실리콘 카바이드 MOSFET의 제조 방법을 제공한다. 상기 MOSFET은 또한, 상기 n-형 실리콘 카바이드 드리프트층과 상기 제 1 p-형 실리콘 카바이드 영역의 일부분 사이에 위치한 n-형 실리콘 카바이드 제한(limiting) 영역을 구비한다. 어떤 실시예에 있어서, 상기 n-형 제한 영역은 상기 n-형 실리콘 카바이드 드리프트층의 캐리어 농도보다 높은 캐리어 농도를 갖는다.
본 발명의 다른 실시예에서, 상기 n-형 실리콘 카바이드 제한 영역은 상기 드리프트층과 상기 제 1 p-형 실리콘 카바이드 영역의 바닥(floor) 사이에 제공된다. 또 다른 실시예에서, 상기 n-형 제한 영역은 또한 상기 제 1 p-형 실리콘 카바이드 영역의 측벽 근처에 제공된다. 본 발명의 어떤 실시예에서, 상기 제 1 p-형 영역의 바닥에 인접한 상기 제한 영역의 일부분은 상기 제 1 p-형 영역의 측벽에 인접한 상기 제한 영역보다 높은 캐리어 농도를 갖는다.
본 발명의 특정 실시예에서, 상기 제 1 p-형 실리콘 카바이드 영역은 알루미늄으로 주입된다.
본 발명의 다른 실시예는 상기 산화막층 상의 게이트 콘택, 상기 제 1 n-형 실리콘 카바이드층 상의 소오스 콘택 및 상기 산화막층 맞은편 상기 드리프트층 상의 드레인 콘택을 제공한다. 본 발명의 특정 실시예에서, 상기 게이트 콘택은 폴리실리콘(p-형 또는 n형)이다. 다른 실시예에서, 상기 게이트 콘택은 금속이다. 어떤 실시예에서, n-형 실리콘 카바이드 기판이 상기 드리프트층과 상기 드레인 콘택 사이에 제공된다.
본 발명의 어떤 실시예에서, 상기 n-형 제한 영역은 상기 n-형 실리콘 카바이드 드리프트층 상의 실리콘 카바이드 에피택셜층에 의해 제공된다. 그러나, 실시예에서, 상기 제 1 p-형 영역은 상기 실리콘 카바이드의 에피택셜층을 관통하지 않고, 상기 에피택셜층에 제공된다.
본 발명의 다른 실시예에서, 상기 n-형 제한 영역은 상기 드리프트층 내에 주입된 n-형 영역에 의해 제공된다. 어떤 실시예에서, 상기 n-형 제한 영역은 약 0.5 ㎛ 내지 약 1.5 ㎛ 사이의 두께를 갖는다. 어떤 실시예에서, 상기 n-형 제한 영역은 약 1 x 1015 내지 약 5 x 1017 cm-3 범위의 캐리어 농도를 갖는다.
본 발명의 또 다른 실시예에서, n-형 에피택셜층이 상기 제 1 p-형 영역과 상기 제 1 n-형 영역의 일부분 상에 제공된다. 상기 에피택셜층은 상기 제 1 n-형 실리콘 카바이드 영역과 상기 제 1 p-형 실리콘 카바이드 영역과 상기 산화막층 사이에 제공된다.
어떤 실시예에서, 제 2 p-형 실리콘 카바이드 영역이 상기 제 1 p-형 실리콘 카바이드 영역 사이에, 그리고 상기 제 1 n-형 실리콘 카바이드 영역에 인접하여 제공된다.
본 발명의 부가적인 실시예에서, n-형 실리콘 카바이드의 드리프트층과 p-형 실리콘 카바이드의 제 1 영역들을 구비하는 실리콘 카바이드 소자가 제공된다. 상기 p-형 실리콘 카바이드의 제 1 영역들은 서로 떨어져 있고, 그 사이에 n-형 실리콘 카바이드의 제 1 영역을 한정하는 주변 가장자리를 갖는다. 상기 드리프트층 보다 높은 캐리어 농도를 갖는 n-형 실리콘 카바이드의 제 2 영역들이 p-형 실리콘 카바이드의 상기 제 1 영역들 내에 제공되고, 상기 p-형 실리콘 카바이드의 제 1 영역들의 주변 가장자리로부터 떨어져 있다. 산화막층이 상기 드리프트층, 상기 n-형 실리콘 카바이드의 제 1 영역 및 상기 n-형 실리콘 카바이드의 제 2 영역 상에 제공된다. 상기 드리프트층 보다 높은 캐리어 농도를 갖는 n-형 실리콘 카바이드의 제 3 영역이 상기 p-형 실리콘 카바이드의 제 1 영역들 아래에, 그리고 p-형 실리콘 카바이드의 제 1 영역들 및 상기 드리프트층 사이에 제공된다. 소오스 콘택들은 상기 n-형 실리콘 카바이드의 제 2 영역들의 일부분 상에 제공된다. 게이트 콘택은 상기 산화막층 상에 제공되고, 드레인 콘택은 상기 산화막층의 맞은편 상기 드리프트층 상에 제공된다.
본 발명의 특정 실시예에서, 상기 n-형 실리콘 카바이드의 제 3 영역들은 또한 상기 n-형 실리콘 카바이드의 제 1 영역을 한정하는 상기 p-형 실리콘 카바이드의 제 1 영역들의 주변 가장자리에 인접하여 제공된다. 본 발명의 어떤 실시예에서, 상기 n-형 실리콘 카바이드의 제 1 영역과 n-형 실리콘 카바이드의 제 3 영역들은 상기 드리프트층 상의 제 1 n-형 실리콘 카바이드 에피택셜층에 의해 제공되고, 상기 p-형 실리콘 카바이드의 제 1 영역은 상기 제 1 n-형 실리콘 카바이드 에피택셜층 내에 제공된다. 본 발명의 다른 실시예에서, 상기 n-형 실리콘 카바이드의 제 3 영역들은 상기 드리프트층 내에 주입된 n-형 영역에 의해 제공된다.
본 발명의 어떤 실시예에서, 상기 n-형 실리콘 카바이드의 제 1 영역은 상기 드리프트층의 영역이다. 다른 실시예에서, 상기 n-형 실리콘 카바이드의 제 1 영역은 상기 드리프트층 보다 높은 캐리어 농도를 가질 수 있고, 그리고 상기 n-형 실리콘 카바이드의 제 3 영역보다 낮은 캐리어 농도를 가질 수 있다.
본 발명의 또 다른 실시예에서, 실리콘 카바이드의 에피택셜층은 상기 제 1 p-형 영역, 및 상기 n-형 실리콘 카바이드의 제 1 영역 상에 제공된다.
본 발명의 다른 실시예에서, 상기 드리프트층 보다 높은 캐리어 농도를 갖는 n-형 실리콘 카바이드층이 상기 드리프트층과 상기 드레인 콘택 사이에 제공된다. 그러한 실시예에서, 상기 n-형 실리콘 카바이드층은 n-형 실리콘 카바이드 기판일 수 있다.
다른 실시예에서, 제 2 p-형 실리콘 카바이드 영역들이 상기 제 1 p-형 실리콘 카바이드 영역들 내에 제공될 수 있다.
본 발명의 어떤 실시예에서, 상기 n-형 실리콘 카바이드의 제 3 영역들은 약 0.5 ㎛ 내지 약 1.5 ㎛ 범위이 두께를 갖고, 약 1 x 1015 내지 약 5 x 1017 cm-3 범위의 캐리어 농도를 갖는다.
본 발명의 부가적인 실시예에서, n-형 실리콘 카바이드 드리프트층, 서로 떨어져 있는 p-형 실리콘 카바이드 웰 영역들, 및 상기 웰 영역들과 상기 드리프트층 사이의 n-형 실리콘 카바이드 제한 영역을 갖는 실리콘 카바이드 소자가 제공된다. 특정 실시예에서, 상기 n-형 제한 영역은 상기 떨어져 있는 p-형 웰 영역들 사이에 제공된다. 어떤 실시예에서, 상기 n-형 제한 영역은 상기 드리프트층 보다 높은 캐리어 농도를 갖는다. 다른 실시예에서, 상기 n-형 제한 영역은 상기 드리프트층 상의 실리콘 카바이드의 에피택셜층에 의해 제공되고, 상기 p-형 웰 영역들은 상기 에피택셜층을 관통하지는 않고 그 내에 제공된다.
본 발명의 실시예들에 따른 소자들의 제조 방법이 또한 제공된다.
도 1은 통상적인 DIMOSFET을 보여주는 단면도이고;
도 2a는 본 발명의 실시예에 따른 SiC MOSFET을 보여주는 단면도이고;
도 2b는 본 발명의 실시예에 따른 SiC MOSFET을 보여주는 단면도이고;
도 3은 본 발명의 다른 실시예에 따른 SiC MOSFET을 보여주는 단면도이고;
도 4a 내지 도 4h는 본 발명의 다양한 실시예들에 따른 MOSFET의 제조에 있어서 공정 단계들을 보여주고;
도 5a 내지 도 5d는 본 발명의 다른 실시예에 따른 MOSFET의 제조에 있어서 공정 단계들을 보여주고;
도 6a 및 도 6b는 시뮬레이션 소자의 p-웰 영역들 사이의 갭에 따른 온-스테이트 저항 및 산화막 필드 전압을 보여주는 통상적인 DIMOSFET에 대한 시뮬레이션 결과들이고;
도 7a 및 도 7b는 시뮬레이션 소자의 p-웰 영역들 사이의 갭에 따른 온-스테이트 저항 및 산화막 필드 전압을 보여주는 주입된 스페이서를 갖는 DIMOSFET에 대한 시뮬레이션 결과들이고;
도 8a 및 도 8b는 시뮬레이션 소자의 p-웰 영역들 사이의 갭에 따른 온-스테이트 저항 및 산화막 필드 전압을 보여주는 본 발명의 실시예들에 따른 DIMOSFET에 대한 시뮬레이션 결과들이고;
도 9a 및 도 9b는 주입된 스페이서를 갖는 DIMOSFET(도 9a) 및 본 발명의 실시예들에 따른 DIMOSFET(도 9b)에 대하여 실험적으로 얻어진 I-V 그래프들이고; 그리고
도 10a 및 도 10b는 주입된 스페이서를 갖는 DIMOSFET(도 10a) 및 본 발명의 실시예들에 따른 DIMOSFET(도 10b)에 대하여 실험적으로 얻어진 역 바이어스 누설 전류 플롯들이다.
본 발명은 실시예가 도시된 아래의 도면들을 참조하여 보다 상세하게 설명될 것이다. 그러나, 본 발명은 다양한 형태로 구현될 수 있고, 여기에 제시된 실시예들에 제한되지는 않는다. 그 보다는 이러한 실시예들은 본 발명의 개시가 철저하고 완전하고 해당 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 범위를 완전하게 전달하기 위해 제공되었다. 도면에서, 층들의 및 영역들의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공되었다. 동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같이, 한 요소가 다른 요소의 "위(on)"에 있다고 지칭할 때, 그것은 다른 요소의 바로 상부에 있거나 또는 개재된 요소들이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 요소가 다른 요소의 "바로 위에(directly on)" 있다라고 지칭할 때는 중간 개재 요소들이 존재하지 않는다.
본 발명의 실시예들은 소자의 온-상태 저항을 줄일 수 있는 실리콘 카바이드 MOSFET 및/또는 실리콘 카바이드 MOSFET의 제조 방법을 제공한다. 발명자는 어떤 동작 이론에 구속받고 싶지는 않지만, MOSFET의 p-웰 아래의 공핍 영역을 감소시킴으로써 도전 경로를 감소시킬 수 있고 그에 따라서 소자의 온-상태 저항을 유사한 크기의 통상적인 MOSFET에 비해서 낮출 수 있다고 믿어진다. 게다가, JFET 갭(gap)에서 공핍 영역을 감소시킴으로써 JFET 갭이 감소되고, 이에 따라 소자 영역이 감소될 수 있다.
본 발명의 실시예에 따른 MOSFET이 도 2a에 도시되어 있다. 도 2a에 도시된 바와 같이, 본 발명의 특정 실시예에서, 실리콘 카바이드의 저농도 도핑된 n- 드리프트층(12)이 선택적인 실리콘 카바이드의 n+ 층(10) 상에 있다. n- 드리프트층(12)은 기판 또는 실리콘 카바이드의 에피택셜층일 수 있고, 예를 들어 4H 폴리타입(polytype) 실리콘 카바이드일 수 있다. 어떤 실시예에서, n- 드리프트층(12)은 약 1014 내지 5 x 1016 cm-3의 캐리어 농도를 갖는다. 게다가, 본 발명의 어떤 실시예에서, 드리프트층(12)은 약 5 ㎛ 내지 약 150 ㎛ 범위의 두께를 갖는다. 게다가, n+ 층(10)은 주입된 층 또는 영역, 에피택셜 층 또는 기판일 수 있다. 어떤 실시예에서, n+ 층은 1018 내지 1021cm-3 범위의 캐리어 농도를 갖는다.
높은 캐리어 농도의 n-형 실리콘 카바이드의 영역(26)이 드리프트층(12) 위에 제공된다. 영역(26)은 드리프트층(12)보다 높은 캐리어 농도를 갖고, p-웰(20)의 바닥(20a)과 드리프트층(12) 사이의 JFET 제한 영역(26a)의 실시예를 제공한다. 영역(26)은 에피택셜 성장 또는 이온 주입에 의해 제공될 수 있다. 본 발명의 어떤 실시예에서, 영역(26)은 약 0.5 ㎛ 내지 약 1.5 ㎛ 범위의 두께를 갖는다. 또한, 영역(26)은 균일한 캐리어 농도 또는 불 균일한 캐리어 농도를 가질 수 있다.
도 2a에 도시된 바와 같이, p-형 실리콘 카바이드의 떨어져 있는 영역들(20)은 영역(26) 내에 p-웰들(20)을 제공한다. p-웰들(20)은 영역(26)을 관통하지 않으면서 영역(26) 내로 확장하도록 주입되고, 그 결과 높은 캐리어 농도의 n-형 실리 콘 카바이드 영역(26a)이 p-웰들(20)의 바닥(20a)과 드리프트층(12) 사이에 제공된다. 특정 실시예에서, p-웰들(20) 사이의 갭(gap, 21) 내의 영역(26)의 일부분은 드리프트층(12) 보다 높은 캐리어 농도를 갖는다. 본 발명의 다른 실시예에서, p-웰들(20) 사이의 갭(21) 내의 영역(26)의 일부분은 드리프트층(12)과 같은 캐리어 농도를 갖는다. 따라서, p-웰들(20)의 측벽과 인접한 영역(26)의 일부분은 드리프트층(12)과 동일하거나 높은 캐리어 농도를 가질 수 있고, 반면 p-웰들(20)의 바닥(20a)에 인접한 영역(26)의 일부분(26a)은 드리프트층(12) 보다 높은 캐리어 농도를 갖는다. 특정 실시예에서, p-웰들(20)은 약 1016 내지 약 1019 cm-3 범위의 캐리어 농도를 갖는다. 게다가, p-웰들(20)은 약 0.3 ㎛ 내지 약 1.2 ㎛ 범위의 접합 깊이를 가질 수 있다.
갭(21)과 p-웰들(20) 아래의 영역이 다른 캐리어 농도를 갖는 본 발명의 실시예가 도 2b에 도시되어 있다. 도 2b에 도시된 바와 같이, 영역들(26')은 p-웰들(20)의 바닥 아래에 그리고 p-웰들(20)과 드리프트층(12) 사이에 제공되어, JFET 제한 영역들을 제공한다. 그러나, 드리프트층(12)은 p-웰들(120) 사이의 갭(21)에 제공된다. 영역들(26')은 예를 들어, 마스크를 이용하여 n-형 영역들(26')을 드리프트층(12) 내에 주입하고 p-웰들(20)을 주입함으로써 제공될 수 있고, 그 결과 드리프트층(12) 내의 p-웰들(20)의 깊이는 드리프트층(12) 내의 영역(26')의 최장 깊이보다 작게 된다. 유사하게, n-웰이 드리프트츠층(12) 내에 형성되고, n-웰 내에 p-웰들(20)이 형성될 수 있다.
어떤 실시예에서, p-웰들(20)은 Al으로 주입되고, 적어도 약 1500℃의 온도에서 어닐된다. 그러나, 다른 적당한 p-형 도펀트가 p-웰(20)을 제공하는 데 이용될 수 있다. p-웰들(20)의 도핑 프로파일은 실질적으로 균일한 프로파일 또는 역행(retrograde) 프로파일(깊이에 따라 증가하는 도핑)이고, 또는 p-웰들은 전체적으로 매몰층일 수 있다(어떤 n-형 실리콘 카바이드층이 p-웰들(20) 위에 있는). 어떤 실시예에서, p-웰들(20)은 약 1 x 1016 내지 약 1 x 1019 cm-3 범위의 캐리어 농도를 가질 수 있고, 약 0.3 ㎛ 내지 약 1.2 ㎛ 만큼 영역(26) 또는 n-드리프트층(12) 내로 확장할 수 있다. 다양한 p-형 도펀트들이 이용될 수 있지만, 붕소는 1500℃ 이상의 온도에서 어닐될 때 수 마이크론에 걸쳐 확산할 수 있기 때문에, Al이 어떤 실시예에서 이용된다. 따라서, p-웰들(20) 사이의 정확한 갭(JFET 영역(21)으로 지칭될 수 있는 영역) 및/또는 p-웰들(20)의 정확한 깊이를 제어하기는 어렵다. 만일 이러한 갭이 너무 크면, 소자가 블로킹 상태에 있는 동안 게이트 산화막 내의 필드가 너무 높아진다. 그러나, 만일 갭이 너무 좁으면, JFET 영역(21)의 저항이 매우 크게 된다. 이에 따라, 약 1 ㎛ 내지 약 10 ㎛ 범위의 갭들이 바람직하다. 주어진 소자에 이용되는 특정한 갭은 요구되는 블로킹 전압 및 소자의 온-상태 저항에 의존할 수 있다.
n+ 실리콘 카바이드의 영역들(24) 및, 선택적인 p+ 실리콘 카바이드의 영역들(22)이 p-웰들(20) 내에 배치된다. 어떤 실시예에서, n+ 실리콘 카바이드의 영역들(24)은 JFET 영역(21)에 인접한 p-웰들(20)로부터 약 0.5 ㎛ 내지 약 5 ㎛ 범위 만큼 떨어져 있다. n+ 실리콘 카바이드의 영역들(24)은 약 5 x 1018 cm-3 내지 약 1021 cm-3 범위의 도핑 농도를 가질 수 있고, p-웰들(20) 내로 약 0.1 ㎛ 내지 약 0.8 ㎛ 확장할 수 있으나, 그러나 p-웰들(20)의 깊이보다는 얕다. 적당한 n-형 도펀트들은 인과 질소 또는 해당 기술분야에서 알려진 다른 n-형 도펀트들을 포함한다. 선택적인 p+ 실리콘 카바이드의 영역(22)은 n+ 실리콘 카바이드의 영역(24)에 인접할 수 있고, p-웰들(20)의 가장자리를 마주하고 있을 수 있다. p+ 실리콘 카바이드(22)의 영역들(22)은 약 5 x 1018 cm-3 내지 약 1021 cm-3 범위의 도핑 농도를 가질 수 있고, p-웰들(20) 내로 약 0.2 ㎛ 내지 약 1.2 ㎛ 만큼 확장할 수 있으나, 그러나 p-웰들(20)의 깊이보다는 얕다.
게이트 산화막(28)은 실리콘 카바이드의 n+ 영역들(24) 사이에서 적어도 확장하고, 그 위에 게이트 콘택(32)을 갖는다. 어떤 실시예에서, 게이트 산화막(28)은 NO 또는 N2O 어닐된 열적으로 성장된 산화막이거나 또는 산화막/질화막/산화막(ONO)이고 이 경우 제 1 산화막은 NO 또는 N2O 어닐을 받은 열 산화막일 수 있다. 게이트 콘택 물질은 적당한 콘택 물질일 수 있다. 어떤 실시예에서, 게이트 콘택 물질은 몰리브데늄 또는 p-형 폴리실리콘일 수 있다. p-형 폴리실리콘이 어떤 실시예에서 그 높은 일함수(work function) 때문에 적당할 수 있다. 게이트 산화막(28)의 두께는 게이트 콘택(32)의 물질의 일함수에 의존할 수 있다. 그러나, 일반적으 로 약 100 Å 내지 약 5000 Å 범위의 두께가 바람직하다.
하나 또는 그 이상의 소오스 콘택들(30) 및 드레인 콘택들(34)이 또한 제공된다. 어떤 실시예에서, 소오스 콘택들(30)은 니켈(Ni), 티타늄(Ti), 플라티늄(Pt) 또는 알루미늄(Al), 그것들의 조합 및/또는 다른 적당한 콘택 물질로 형성되고, p+ 영역들(22) 및 n+ 영역들(24) 둘 다에 오믹 콘택을 제공하기 위해 약 600℃ 내지 1000℃ 범위, 예컨대 825℃에서 어닐될 수 있다. 드레인 콘택(34)은 Ni 또는 Ti 또는 n-형 실리콘 카바이드에 오믹 콘택을 형성할 수 있는 다른 적당한 물질일 수 있다.
다른 또는 동일한 콘택 물질이 p+ 영역들(22) 및 n+ 영역들(24)에 접촉하기 위해 이용될 수 있다. 게다가, 도면에는 도시되지 않았지만, 하나 또는 그 이상의 금속 상부층들이 하나 또는 그 이상의 콘택들 위에 제공될 수 있다. 금속 상부층들 제공하기 위한 기술 및 물질은 해당 기술분야에서 통상의 지식을 가진 자에게 알려져 있으므로, 여기에서는 설명하지 않는다.
도 3은 재-성장된 에피택셜층(epitaxial layer)을 이용하는 본 발명의 다른 선택적인 실시예를 도시한다. 도 3에 도시된 바와 같이, p-웰들(20)을 주입하고 어닐한 후에 실리콘 카바이드의 얇은 층(27)이 p-웰들(20) 위에 재-성장되고, JFET 영역 내의 영역(26)을 가로질러 확장한다. 예컨대 도 2b에 도시된 실시예들은 또한 p-웰들(20)을 주입하고 어닐한 후에 실리콘 카바이드의 얇은 층(27)이 p-웰들(20) 위에 재-성장되고, JFET 영역 내의 드리프트층(12)을 가로질러 확장하도록 변형될 수 있다. 실리콘 카바이드의 n+ 영역들(24)이 재-성장된 실리콘 카바이드층(27)을 관통하여 재-성장 및/또는 전에 형성될 수 있다. 재-성장된 실리콘 카바이드층(27)은 어떤 실시예에서 약 0.05 ㎛ 내지 약 1 ㎛ 범위의 두께를 가질 수 있다. 재-성장된 실리콘 카바이드층(27)은 n-형 실리콘 카바이드일 수 있다. 어떤 실시예에서, 재-성장된 실리콘 카바이드층(27)은 약 5 x 1014 cm-3 내지 약 5 x 1017 cm-3 범위의 도핑을 가질 수 있다.
도 3에 더 도시된 바와 같이, 재-성장된 실리콘 카바이드층(27) 때문에, 콘택 윈도우는 실리콘 카바이드층(27)을 관통하여 제공되고, 만일 p+ 영역들(22)이 없다면 선택적인 p+ 영역들(22)로의 또는 p-웰들(20)로의 콘택(30')을 제공한다. 콘택(30')은 전술한 바와 같이 오믹 콘택을 형성하는 여하의 적당한 물질로 형성될 수 있다.
도 2a, 도 2b 및 도 3은 본 발명의 실시예들을 분리된 소자들로 도시하고 있지만, 해당 기술분야에서 통상의 지식을 가진 자가 이해할 수 있듯이, 도 2a, 도 2b 및 도 3은 다수의 셀들을 갖는 소자의 단위 셀들로 간주될 수 있다. 따라서, 예를 들어, 부가적인 단위 셀들이 소자를 그 중앙 축(도 2a, 도 2b 및 도 3에 수직 축으로 도시된)을 따라 분할하고 소자들을 도 2a, 도 2b 및 도 3에 도시된 소자들의 주변 축(도 2a, 도 2b 및 도 3에 도시된 수직 가장자리) 근처로 회전시킴으로써, 도 2a, 도 2b 및 도 3에 도시된 소자들 내로 첨가될 수 있다. 이에 따라, 본 발명의 실시예들은 소자들, 예컨대 도 2a, 도 2b 및 도 3에 도시된 소자뿐만 아니라 도 2a, 도 2b 및 도 3에 도시된 JFET 제한 영역들을 포함하는 다수의 단위 셀들을 갖는 소자들을 포함한다.
에피택셜층에 의해 제공된 JFET 제한 영역을 갖는 본 발명의 실시예들에 따른 소자의 제조에 대해 도 4a 내지 도 4h 및 도 5a 내지 도 5d를 참조하여 이제 설명한다. 본 발명의 개시에 비추어 해당 기술분야에서 통상의 지식을 가진 자에게 이해되는 바와 같이, 주입에 의해 제공된 JFET 제한 영역을 갖는 본 발명의 실시예들은 전술한 바와 같은 그러한 주입된 영역들 제공하기 위하여 여기에 설명된 동작을 변형하여 제공될 수 있다.
도 4a에 도시된 바와 같이, n-형 실리콘 카바이드 에피택셜층(26)은 드리프트층(12) 위에 형성된다. n-형 에피택셜층(26)은 전술한 바와 같은 두께 및 도핑 레벨로 형성될 수 있다. 도 4b에 도시된 바와 같이, 마스크(100)가 형성되고 n-형 에피택셜층(26) 위에 패턴되고, 불순물들이 p-웰들(20)들 제공하기 위해 n-형 에피택셜층(26) 내로 주입된다. 주입된 불순물들은 전술한 깊이까지 주입되고, 활성화되었을 때, 요구되는 캐리어 농도를 제공한다. 선택적으로, 드리프트층(12)은 n+ 실리콘 카바이드 기판 위에 제공될 수 있다. 그러한 실시예에서, 하기에 설명되는 n+ 층이 기판에 의해 제공될 것이다.
도 4c에 도시된 바와 같이, 마스크(100)가 제거되고, 마스크(104)가 형성되고 패턴되고 n-형 불순물들이 마스크(104)를 이용하여 주입되어 n+ 영역들(24)을 제 공한다. 마스크(104)는 p-웰들(20)의 경계와 숏팅 채널들(shorting channels, 26)의 채널 길이를 정의하는 n+ 영역들(24) 사이에 요구되는 간격을 제공하도록 형성된다. 적당한 n-형 불순물들은 질소와 인을 포함한다. 게다가, 불순물들은 여기에 설명한 n+ 영역들(24)의 크기와 캐리어 농도를 제공하도록 주입될 수 있다.
도 4d는 선택적인 p+ 영역들의 형성을 도시하고 있다. 마스크(104)가 제거되고, 마스크(106)가 형성되어 패턴되고 p-형 불순물들이 마스크(106)를 이용하여 주입되어 p+ 영역들(22)을 제공한다. p-형 불순물들이 여기에 설명한 p+ 영역들(220의 크기와 캐리어 농도를 제공하도록 주입될 수 있다. 어떤 실시예에서, p-형 불순물은 알루미늄이나, 그러나 다른 적절한 p-형 불순물이 또한 이용될 수 있다.
도 4e는 마스크(106)의 제거뿐만 아니라, 기판에 n-형 불순물을 뒷면 주입하여 형성되거나 또는 기판 그 자체로 형성되고 도 4a 전에 형성될 수도 있는 n+ 층(10)의 형성에 관해 도시하고 있다. 그 구조는, 또한 약 1200 ℃ 내지 약 1800℃ 범위의 온도에서 약 30초 내지 약 24시간 동안, 주입된 p-형 및 n-형 불순물을 활성화시키기 위해, 어닐될 수 있다. 선택적으로, 그 구조는 어닐 동안 그 구조를 보호하기 위하여 절연층, 예컨대 SiO2, 또는 Si3N4로 캡핑될 수 있다. 선택적으로, 실시예에서, 게이트 산화막이 형성된 후 SiC/SiO2 계면을 향상시키기 위해 어닐되는 동안, 그 불순물의 활성화는 그러한 어닐에 의해 제공될 수 있다.
도 4f는 게이트 산화막(28)의 형성을 도시하고 있다. 게이트 산화막은 열적으로 성장되고 질화된 산화막이고 그리고/또는 다른 산화막일 수 있다. 질화된 산화막은 여하의 적절한 게이트 산화막일 수 있으나, 어떤 실시예에서 SiO2, 산화질화막(oxynitride) 또는 ONO가 이용될 수 있다. 게이트 산화막 또는 ONO 게이트 절연물의 초기 산화막 형성에 이어, N2O 또는 NO에서 어닐이 SiC/산화막 계면에서 결함 밀도를 낮추기 위해 이어질 수 있다. 특정 실시예에서, 게이트 산화막은 열적 성장 또는 증착에 의해 형성될 수 있고, 그 다음 N2O 분위기에서 약 1100℃ 이상의 온도에서 약 2 내지 약 8 SLM의 유속에서 어닐될 수 있고, 그것이 약 11 내지 약 45초의 N2O의 초기 잔류 시간을 제공할 수 있다. 실리콘 카바이드 위의 산화막층에 대한 그러한 형성 및 어닐링은, 그것들의 개시 내용이 마치 여기에 온전하게 제시된 것처럼 참조에 의해 참조된, 공유로 양수된 미국특허출원번호 09/834,283호의 "Method of N2O Annealing an Oxide Layer on a Silicon Carbide Layer(실리콘 카바이드층 위의 산화막층에 대한 N2O 어닐링 방법)", 2001, 5, 30일에 출원된 미국분할출원번호 60/237,822호의 "Mehod of N2O Growth of an oxide layer on a Silicon Carbide Layer(실리콘 카바이드층 위에서 산화막층의 N2O 성장 방법)", 2001, 10, 1일에 출원된 미국특허출원번호 09/968,391호의 "Method of NO Growth Of An Oxide On A Silicon Carbide Layer(실리콘 카바이드층 위에 산화막의 NO 성장 방법)" 및/또는 2001, 10, 26일에 출원된 미국특허출원번호 10/045,542호의 "Method Of Fabricating an Oxide Layer on a Silicon Carbide Layer Utilizing an Anneal in a Hydrogen Environment(수소 분위기에서 어닐을 이용하여 실리콘 카바이드층 위에 산화막층을 제조하는 방법)"에 설명되어 있다.
게다가, N2O 성장된 산화막은 또한 J.P. Xu, P.T. Lai, C.L. Chan, B. Li 및 Y.C. Cheng에 의한 IEEE 전자소자 레터, 2000년 6월, 21권 6호, 298-300쪽의 "Improved Performance and Reliability of N2O-Grown Oxynitride on 6H-SiC(6H-SiC 위에 N2O 성장된 산화질화막의 개선된 성능 및 신뢰성)"에 설명된 바에 따라 이용될 수 있다. L.A. Lipkin 및 J.W. Palmour에 의한 재료과학 학회, 1998년, 264-268권, 853-856쪽의 "Low interface state density oxides on p-type SiC(p-형 SiC 위의 낮은 인터페이스 스테이트 밀도의 산화막들)"에 설명된 기술들이, 또한 이용될 수 있다. 선택적 대안으로, 열적으로 성장된 산화막에 대해서, 열적으로 성장된 SiO2층의 이어지는 NO 어닐이, 계면 트랩 밀도를 낮추기 위해 제공될 수 있다. 이러한 계면 트랩 밀도에 대해서는, M.K. Das, L.A. Lipkin, J.W. Palmour, G.Y. Chung, J.R. Williams, K. McDonald, 및 L.C. Feldman에 의한 덴버(Denver, Co)에서 IEEE 소자연구 학회, 2000년 6월 19-21일의 "High Mobility 4H-SiC Inversion Mode MOSFETs Using Thermally Grown, NO Annealed SiO2(열적으로 성장된 NO 어닐된 SiO2를 이용하는 높은 이동도의 4H-SiC 반전 모드 MOSFET)"; G.Y. Chung, C.C. Tin, F.R. Williams, K. McDonald, R.A. Weller, S.T. Pantelides, L.C. Feldman, M.K. Das 및 J.W. Palmour에 의한 출간하기로 받아들여진 IEEE 전자소자 레터의 "Improved Inversion Channel Mobility for 4H-SiC MOSFETs Following High Temperature Anneals in Nitric Oxide(질소 산화막에서 고온 어닐을 받은 4H-SiC MOSFET의 개선된 반전 채널 이동도)"; 및 G.Y. Chung, C.C. Tin, J.R. Williams, K. McDonald, M. Di Ventra, S.T. Pantelides, L.C. Feldman, 및 R.A. Weller에 의한 응용물리 레터(Applide Physics Letter), 2000년 3월, 76권 13호, 1713-1715쪽의 "Effect of nitric oxide annealing on the interface trap densities near the band edges in the 4H polytype of silicon carbide(4H 폴리타입 실리콘 카바이드에서 밴드 가장자리 근처의 인터페이스 트랩 밀도에 대한 질소 산화막 어닐링의 효과)"에 설명되어 있다. 산화질화막들이 마치 여기에 온전하게 제공되는 것처럼 참조에 의해 여기에 첨부되고 2001, 6, 11일에 출원된 미국특허출원번호 09/878,442호의 "High Voltage, High Temperature Capacitor Structures and Methods of Fabrication(고전압, 고온 커패시터 구조 및 그 제조 방법)"에서 설명된 바에 따라서 제공될 수 있다.
도 4G는 게이트 콘택(32)의 형성에 대해 도시한다. 전술한 바와 같이, 게이트 콘택(32)은 p-형 폴리실리콘 및/또는 다른 적당한 콘택 물질일 수 있고, 해당 기술분야의 통상의 지식을 가진 자에게 알려진 기술을 이용하여 형성되고 패턴될 수 있다. 선택적으로, 도 4f의 산화막(28) 및 게이트 콘택(32)은 함께 형성되고 패턴될 수 있다. 마지막으로, 도 4h는 증발 증착, 스퍼터링 또는 해당 기술분야에서 알려진 통상의 기술을 이용하여 형성될 수 있는 소오스 및 드레인 콘택들(30, 34) 의 형성을 각각 도시하고 있다. 어떤 실시예에서, 소오스 및 드레인 콘택들(30, 34)은 오믹 콘택 품질을 향상하기 위해 형성 후 약 825℃에서 어닐된 니켈이다.
도 5a 내지 도 5d는 재성장된 에피택셜층을 이용하는 본 발명의 다른 실시예에 따른 소자의 제조에 있어서 단계들을 도시한다. 그 소자의 제조를 위한 단계들은 도 4a 내지 도 4e를 참조하여 설명된 것과 동일하고, 도 5a에 도시된 단계로 이어진다. 도 5a에 도시된 바와 같이, n-형 에피택셜층(27)이 도 4e의 구조 위에 형성된다. 그러한 성장은 주입물들을 활성화시키기 위한 어닐링 전 또는 후에 제공될 수 있다. 에피택셜층(27)은 패턴되어 도 5b에 도시된 바와 같이 주입된 영역들(24) 사이로 확장한다. 도 5b는 또한 게이트 산화막(28)의 형성에 대해 도시한다. 어떤 실시예에서, 게이트 산화막(28)은 열적으로 성장되고 질화된 산화막일 수 있다. 질화된 산화막은 여하의 적당한 게이트 산화막일 수 있으나, SiO2, 산화질화막, 또는 ONO가 바람직하다. 게이트 산화막의 형성은 도 4f를 참조하여 설명된 바와 같이 수행될 수 있다.
도 5c는 소오스 콘택들(30')의 형성을 도시하고 있다. 도 5c에 도시된 바와 같이, 윈도우들이 p+ 영역들(220 및/또는 n+ 영역들(24)의 위치에 대응하여 게이트 산화막(28) 내에 개방된다. 그 다음, 콘택들(30')이 윈도우 내에 형성된다. 도 5d는 게이트 콘택(32) 및 소오스 콘택들(30')의 형성에 대해 도시하고 있다. 선택적 방법으로, 도 5d의 산화막(28) 및 게이트 콘택(32)은 함께 형성될 수 있다. 따라서, 게이트 콘택은 소오스 콘택들을 위한 윈도우의 개방 전에 형성되고 패턴될 수 있다. 전술한 바와 같이, 게이트 콘택들(32)은 p-형 폴리실리콘이거나 또는 다른 적당한 콘택 물질일 수 있고, 해당 기술분야에서 알려진 기술을 이용하여 형성되고 패턴될 수 있다. 소오스 콘택들(30')은 증발 증착, 스퍼터링 또는 해당 기술분야에서 알려진 다른 기술들에 의해 형성될 수 있다. 마지막으로 도 5d는 또한 드레인 콘택(34)에 대해 도시하고 있다. 드레인 콘택(34)은 증발 증착, 스퍼터링 또는 해당 기술분야에서 알려진 다른 기술에 의해 형성될 수 있다. 어떤 실시예에서, 소오스 및 드레인 콘택들(30', 34)은 오믹 콘택의 품질을 향상시키기 위해 약 600℃ 내지 약 1000℃의 온도 범위, 예컨대 825℃의 온도에서 어닐된 니켈이다.
여기에 설명된 실시예에 부가하여, JFET 제한 영역들의 실시예가, 그 개시 내용이 참조에 의해 여기에 마치 온전하게 개시된 것처럼 첨부된, 2001, 7, 24일에 출원된 미국특허출원번호 09/911,995호의 "Silicon Carbide Power Metal-Oxide Semiconductor Field Effect Transistors Having a Shorting Channel(쇼팅 채널을 갖는 실리콘 카바이드 파워 금속-산화막 반도체 전계효과 트랜지스터)"에 설명된 DMOSFET에 또한 제공된다.
본 발명의 실시예들이 특정 단계들의 순서를 참조하여 설명되었지만, 해당 기술분야에서 통상의 지식을 가진 자가 이해할 수 있듯이, 순서 내의 특정 단계들은 본 발명의 가르침의 이익 내에서 재배열될 수 있다. 예를 들어, 본 발명의 특정 실시예에서, n+ 영역들(24) 및 p+ 영역들(22)의 형성은 뒤바뀔 수 있다. 이에 따라, 본 발명은 여기에 설명된 단계들의 정확한 순서에 제한되지 않는다.
도 6a 내지 도 8b는 다양한 DMOSFET 구조에 대한 JFET 갭 거리에 따른 온-상태 저항 또는 산화막 필드 강도를 도시하는 시뮬레이션 결과들이다. 도 6a 및 도 6b는 6 x 1014 cm-3, 115 ㎛ 두께의 드리프트층 및 드리프트층 내로 0.75 ㎛ 만큼 확장하고 10 ㎛ 폭의 p-웰들을 갖는 통상적인 DMOSFET에 대한 시뮬레이션 결과들이다. 도 7a 및 도 7b는 6 x 1014 cm-3 그리고 115 ㎛ 두께의 드리프트층, 드리프트층 내로 0.75 ㎛ 만큼 확장하고 10 ㎛ 폭의 p-웰들, 및 드리프트층 내로 0.75 ㎛ 만큼 확장하는 5 x 1015 cm-3 스페이서 주입을 갖는 DMOSFET에 대한 시뮬레이션 결과들이다. 도 8a 및 도 8b는 6 x 1014 cm-3 그리고 115 ㎛ 두께의 드리프트층, 1.75 ㎛ 두께인 5 x 1015 cm-3 에피택셜층 내로 0.75 ㎛ 만큼 확장하고 10 ㎛ 폭의 p-웰들을 갖는 본 발명의 실시예들에 따른 DMOSFET에 대한 시뮬레이션 결과들이다. 도 6a 내지 도 8b에 도시된 바와 같이, 본 발명의 실시예들은 감소된 온-상태 저항뿐만 아니라 주어진 최대 산화막 강도에 대해서, 보다 좁은 JFET 갭을 제공한다.
도 9a는 본 발명의 실시예에 따른 JFET 제한 영역을 갖지 않는 DMOSFET에 대해 측정된 I-V 그래프이고, 도 9b는 본 발명의 실시예에 따른 JFET 제한 영역들을 갖는 DMOSFET에 대해 측정된 I-V 그래프이다. 도 9a 및 도 9b에 도시된 바와 같이, 측정된 온-상태 저항이 약 266 mΩ-cm2에서 189 mΩ-cm2로 감소하였다. 게다가, 도 10a는 본 발명의 실시예에 따른 JFET 제한 영역을 갖지 않는 DMOSFET에 대하여 측정된 드레인 누설 전류 자취이고, 도 10b는 본 발명의 실시예에 따른 JFET 제한 영 역을 갖는 DMOSFET에 대하여 측정된 드레인 누설 전류 자취이다. 도 10a 및 도 10b에 도시된 바와 같이, 두 소자들은 3150 V 이상의 항복 전압을 갖는다.
도면 및 명세서에서, 본 발명의 전형적이고 바람직한 실시예들이 개시되었고, 특정한 용어들이 사용되었음에도 불구하고, 그것들은 일반적인 의미로 사용되었고 단지 설명적으로 사용되었을 뿐, 제한하려는 의도로 사용되지는 않았다.

Claims (60)

  1. 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀로서,
    n-형 실리콘 카바이드 드리프트층;
    상기 드리프트층에 인접한 제 1 p-형 실리콘 카바이드 영역;
    상기 제 1 p-형 실리콘 카바이드 영역 내의 제 1 n-형 실리콘 카바이드 영역;
    상기 드리프트층, 상기 제 1 p-형 실리콘 카바이드 영역, 및 상기 제 1 n-형 실리콘 카바이드 영역 상의 산화막층; 및
    상기 드리프트층과 상기 제 1 p-형 실리콘 카바이드 영역 사이에 위치한 n-형 실리콘 카바이드 제한 영역을 포함하고, 상기 n-형 제한 영역은 상기 제 1 p-형 실리콘 카바이드 영역의 바닥에 인접하게 배치된 제 1 부분 및 상기 제 1 p-형 실리콘 카바이드 영역의 측벽에 인접하게 배치된 제 2 부분을 포함하고, 상기 n-형 제한 영역의 제 1 부분 및 제 2 부분은 상기 드리프트층의 캐리어 농도보다 높은 캐리어 농도를 갖는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀.
  2. 제 1 항에 있어서, 상기 n-형 실리콘 카바이드 제한 영역의 제 1 부분은 상기 제 1 p-형 실리콘 카바이드 영역의 주변 가장자리들로 확장하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀.
  3. 제 1 항에 있어서, 상기 n형 제한 영역은 상기 제 1 p-형 실리콘 카바이드 영역의 측벽에 인접하게 배치되는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀.
  4. 제 1 항에 있어서, 상기 n-형 제한 영역의 제 1 부분은 상기 n-형 제한 영역의 제 2 부분의 캐리어 농도보다 높은 캐리어 농도를 갖는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀.
  5. 제 1 항에 있어서, 상기 제 1 p-형 실리콘 카바이드 영역은 알루미늄으로 주입되는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀.
  6. 제 1 항에 있어서,
    상기 산화막층 상의 게이트 콘택;
    상기 제 1 n-형 실리콘 카바이드 영역 상의 소오스 콘택; 및
    상기 산화막층 맞은편(opposite) 상기 드리프트층 상의 드레인 콘택을 더 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀.
  7. 제 1 항에 있어서, 상기 n형 제한 영역은 상기 n-형 실리콘 카바이드 드리프트층 상에 실리콘 카바이드의 에피택셜층을 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀.
  8. 제 7 항에 있어서, 상기 제 1 p-형 영역은 상기 실리콘 카바이드의 에피택셜층을 관통하지 않고, 상기 실리콘 카바이드의 에피택셜층 내에 배치되는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀.
  9. 제 1 항에 있어서, 상기 n형 제한 영역은 0.5 ㎛ 내지 1.5 ㎛ 범위의 두께 및 1 x 1015 내지 5 x 1017 cm-3 범위의 캐리어 농도를 갖는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀.
  10. 제 6 항에 있어서, 상기 게이트 콘택은 폴리실리콘 또는 금속을 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀.
  11. 제 1 항에 있어서, 상기 제 1 p-형 실리콘 카바이드 영역 및 상기 제 1 n-형 영역의 일부분 상에 있고, 상기 제 1 n-형 실리콘 카바이드 영역 및 상기 제 1 p-형 실리콘 카바이드 영역 및 상기 산화막층의 사이에 배치된 n-형 에피택셜층을 더 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀.
  12. 제 1 항에 있어서, 상기 n-형 제한 영역은 상기 드리프트층 내에 주입된 n-형 영역을 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀.
  13. 제 6 항에 있어서, 상기 드리프트층과 상기 드레인 콘택 사이에 배치된 n-형 실리콘 카바이드 기판을 더 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀.
  14. 제 1 항에 있어서, 상기 제 1 p-형 실리콘 카바이드 영역 내에 그리고 상기 제 1 n-형 실리콘 카바이드 영역에 인접하여 배치된 제 2 p-형 실리콘 카바이드 영역을 더 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀.
  15. 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터로서,
    n-형 실리콘 카바이드의 드리프트층;
    상기 드리프트층에 인접한 p-형 실리콘 카바이드의 제 1 영역들;
    상기 p-형 실리콘 카바이드의 제 1 영역들 내의 n-형 실리콘 카바이드의 제 1 영역들 - 상기 n-형 실리콘 카바이드의 제 1 영역들은 상기 드리프트층의 캐리어 농도보다 높은 캐리어 농도를 갖고 상기 p-형 실리콘 카바이드의 제 1 영역들의 주변 가장자리들로부터 이격되어 있음 - ; 및
    상기 p-형 실리콘 카바이드의 제 1 영역들 아래에 배치된 제 1 부분 및 상기 p-형 실리콘 카바이드의 제 1 영역들 사이에 배치된 제 2 부분을 포함하는 n-형 실리콘 카바이드 제한 영역들
    을 포함하고,
    상기 n-형 실리콘 카바이드 제한 영역들은 상기 p-형 실리콘 카바이드의 제 1 영역들의 주변 가장자리들로 확장하고, 상기 n-형 실리콘 카바이드 제한 영역들의 제 1 부분은 상기 드리프트층의 캐리어 농도보다 높은 캐리어 농도를 갖고, 상기 n-형 실리콘 카바이드 제한 영역들의 제 2 부분은 상기 제 1 부분의 캐리어 농도보다 낮은 캐리어 농도를 갖는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터.
  16. 제 15 항에 있어서, 상기 n-형 실리콘 카바이드 제한 영역들의 제 1 부분 및 제 2 부분은 상기 드리프트층 상의 n-형 실리콘 카바이드 에피택셜층을 포함하고, 상기 p-형 실리콘 카바이드의 제 1 영역들은 상기 n-형 실리콘 카바이드 에피택셜층에 형성되는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터.
  17. 제 15 항에 있어서, 상기 n-형 실리콘 카바이드 제한 영역들의 제 2 부분은 상기 드리프트층의 캐리어 농도와 같은 캐리어 농도를 갖는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터.
  18. 제 17 항에 있어서, 상기 n-형 실리콘 카바이드 제한 영역들의 제 1 부분은 상기 드리프트층 내에 주입된 n-형 영역들을 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터.
  19. 제 15 항에 있어서,
    상기 드리프트층, 상기 n-형 실리콘 카바이드의 제 1 영역들 및 상기 n-형 실리콘 카바이드 제한 영역들 상의 산화막층;
    상기 n-형 실리콘 카바이드의 제 1 영역들의 부분들 상의 소오스 콘택들;
    상기 산화막층 상의 게이트 콘택; 및
    상기 산화막층 맞은편 상기 드리프트층 상의 드레인 콘택을 더 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터.
  20. 제 15 항에 있어서, 상기 제 1 p-형 영역들 상에 실리콘 카바이드의 n-형 에피택셜층을 더 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터.
  21. 제 15 항에 있어서, 상기 드리프트층 아래의 n-형 실리콘 카바이드층을 더 포함하고, 상기 n-형 실리콘 카바이드층은 상기 드리프트층의 캐리어 농도보다 높은 캐리어 농도를 갖는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터.
  22. 제 21 항에 있어서, 상기 n-형 실리콘 카바이드층은 n-형 실리콘 카바이드 기판을 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터.
  23. 제 15 항에 있어서, 상기 제 1 p-형 실리콘 카바이드 영역들 내에 제 2 p-형 실리콘 카바이드 영역들을 더 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터.
  24. 제 15 항에 있어서, 상기 n-형 실리콘 카바이드 제한 영역들의 제 1 부분은 0.5 ㎛ 내지 1.5 ㎛ 범위의 두께를 갖는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터.
  25. 제 15 항에 있어서, 상기 n-형 실리콘 카바이드 제한 영역들의 제 1 부분은 1 x 1015 내지 5 x 1017 cm-3 범위의 캐리어 농도를 갖는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터.
  26. 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀의 제조방법으로서,
    n-형 실리콘 카바이드 드리프트층을 형성하는 단계;
    상기 드리프트층에 인접한 제 1 p-형 실리콘 카바이드 영역을 형성하는 단계;
    상기 제 1 p-형 실리콘 카바이드 영역 내의 제 1 n-형 실리콘 카바이드 영역을 형성하는 단계;
    상기 드리프트층 상의 산화막층을 형성하는 단계; 및
    상기 드리프트층과 상기 제 1 p-형 실리콘 카바이드 영역 사이에 n-형 실리콘 카바이드 제한 영역을 형성하는 단계
    를 포함하고,
    상기 n-형 제한 영역은 상기 제 1 p-형 실리콘 카바이드 영역의 바닥에 인접하게 배치된 제 1 부분 및 상기 제 1 p-형 실리콘 카바이드 영역의 측벽에 인접하게 배치된 제 2 부분을 포함하고, 상기 n-형 제한 영역의 제 1 부분 및 제 2 부분은 상기 드리프트층의 캐리어 농도보다 높은 캐리어 농도를 갖는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀의 제조방법.
  27. 제 26 항에 있어서, 상기 n-형 실리콘 카바이드 제한 영역의 제 1 부분은 상기 제 1 p-형 실리콘 카바이드 영역의 주변 가장자리들로 확장하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀의 제조방법.
  28. 제 26 항에 있어서, 상기 n형 제한 영역을 형성하는 단계는 상기 제 1 p-형 실리콘 카바이드 영역의 측벽에 인접한 상기 n-형 제한 영역을 형성하는 단계를 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀의 제조방법.
  29. 제 26 항에 있어서, 상기 제한 영역의 제 1 부분은 상기 제한 영역의 제 2 부분의 캐리어 농도보다 높은 캐리어 농도를 갖는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀의 제조방법.
  30. 제 26 항에 있어서, 상기 제 1 p-형 실리콘 카바이드 영역을 형성하는 단계는,
    상기 p-형 실리콘 카바이드 영역에 알루미늄을 주입하는 단계; 및
    상기 p-형 실리콘 카바이드 영역을 적어도 1500℃의 온도에서 어닐링(anealing)하는 단계를 더 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀의 제조방법.
  31. 제 26 항에 있어서,
    상기 산화막층 상에 게이트 콘택을 형성하는 단계;
    상기 제 1 n-형 실리콘 카바이드 영역 상에 소오스 콘택을 형성하는 단계; 및
    상기 산화막층 맞은편 상기 드리프트층 상에 드레인 콘택을 형성하는 단계를 더 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀의 제조방법.
  32. 제 26 항에 있어서, 상기 n형 제한 영역을 형성하는 단계는,
    상기 n-형 실리콘 카바이드 드리프트층 상에 실리콘 카바이드의 n-형 에피택셜층을 형성하는 단계;
    상기 에피택셜층 상에 마스크를 형성하는 단계;
    상기 에피택셜층을 패터닝하여 상기 n-형 제한 영역을 형성하는 단계를 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀의 제조방법.
  33. 제 32 항에 있어서, 상기 제 1 p-형 영역을 형성하는 단계는 상기 실리콘 카바이드의 에피택셜층을 관통하지 않고, 상기 실리콘 카바이드의 에피택셜층에 상기 제 1 p-형 영역을 형성하는 단계를 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀의 제조방법.
  34. 제 26 항에 있어서, 상기 n형 제한 영역을 형성하는 단계는 상기 드리프트층에 n-형 영역들을 주입하는 단계를 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀의 제조방법.
  35. 제 26 항에 있어서, 상기 n형 제한 영역은 0.5 ㎛ 내지 1.5 ㎛ 범위의 두께 및 1 x 1015 내지 5 x 1017 cm-3 범위의 캐리어 농도로 형성되는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀의 제조방법.
  36. 제 31 항에 있어서, 상기 게이트 콘택은 폴리실리콘 또는 금속을 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀의 제조방법.
  37. 제 26 항에 있어서, 상기 제 1 p-형 영역 및 상기 제 1 n-형 영역의 일부분 상에 그리고 상기 제 1 n-형 영역 및 상기 제 1 p-형 영역 및 상기 산화막층의 사이에 n-형 에피택셜층을 형성하는 단계를 더 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀의 제조방법.
  38. 제 31 항에 있어서, 상기 드리프트층과 상기 드레인 콘택 사이에 n-형 실리콘 카바이드 기판을 형성하는 단계를 더 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀의 제조방법.
  39. 제 26 항에 있어서, 상기 제 1 p-형 실리콘 카바이드 영역 내에 그리고 상기 제 1 n-형 실리콘 카바이드 영역에 인접하게 제 2 p-형 실리콘 카바이드 영역을 형성하는 단계를 더 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터 단위 셀의 제조방법.
  40. 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터의 제조방법으로서,
    n-형 실리콘 카바이드의 드리프트층을 형성하는 단계;
    상기 드리프트층에 인접한 p-형 실리콘 카바이드의 제 1 영역들을 형성하는 단계;
    상기 p-형 실리콘 카바이드의 제 1 영역들 내에 n-형 실리콘 카바이드의 제 1 영역들을 형성하는 단계 - 상기 n-형 실리콘 카바이드의 제 1 영역들은 상기 드리프트층의 캐리어 농도보다 높은 캐리어 농도를 갖고 상기 p-형 실리콘 카바이드의 제 1 영역들의 주변 가장자리들로부터 이격되어 있음 - ; 및
    상기 p-형 실리콘 카바이드의 제 1 영역들과 상기 드리프트층 사이에 n-형 실리콘 카바이드 제한 영역들을 형성하는 단계
    를 포함하고,
    상기 n-형 실리콘 카바이드 제한 영역들은 상기 p-형 실리콘 카바이드의 제 1 영역들의 주변 가장자리들 아래로 확장하는 제 1 부분 및 상기 p-형 실리콘 카바이드의 제 1 영역들 사이의 제 2 부분을 포함하고, 상기 제 1 부분은 상기 드리프트층의 캐리어 농도보다 높은 캐리어 농도를 갖고, 상기 제 2 부분은 상기 제 1 부분의 캐리어 농도보다 낮은 캐리어 농도를 갖는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터의 제조방법.
  41. 제 40 항에 있어서, 상기 드리프트층 상에 n-형 실리콘 카바이드 에피택셜층을 형성하는 단계를 더 포함하고, 상기 n-형 실리콘 카바이드 제한 영역들의 제 1 부분 및 제 2 부분은 상기 에피택셜층으로부터 형성되고, 상기 p-형 실리콘 카바이드의 제 1 영역들은 상기 에피택셜층에 형성되는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터의 제조방법.
  42. 제 40 항에 있어서, 상기 n-형 실리콘 카바이드 제한 영역들의 제 2 부분은 상기 드리프트층의 캐리어 농도와 같은 캐리어 농도를 갖는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터의 제조방법.
  43. 제 42 항에 있어서, 상기 n-형 실리콘 카바이드 제한 영역들을 형성하는 단계는 상기 드리프트층에 n-형 영역들을 주입하여 상기 n-형 실리콘 카바이드 제한 영역들의 제 1 부분을 형성하는 것을 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터의 제조방법.
  44. 제 40 항에 있어서,
    상기 드리프트층, 상기 n-형 실리콘 카바이드의 제 1 영역들 및 상기 n-형 실리콘 카바이드 제한 영역들 상에 산화막층을 형성하는 단계;
    상기 n-형 실리콘 카바이드의 제 1 영역들의 부분들 상에 소오스 콘택들을 형성하는 단계;
    상기 산화막층 상에 게이트 콘택을 형성하는 단계; 및
    상기 산화막층 맞은편 상기 드리프트층 상에 드레인 콘택을 형성하는 단계를 더 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터의 제조방법.
  45. 제 40 항에 있어서, 상기 제 1 p-형 영역들 상에 실리콘 카바이드의 n-형 에피택셜층을 형성하는 단계를 더 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터의 제조방법.
  46. 제 40 항에 있어서, 상기 드리프트층 아래에 n-형 실리콘 카바이드층을 형성하는 단계를 더 포함하고, 상기 n-형 실리콘 카바이드층은 상기 드리프트층의 캐리어 농도보다 높은 캐리어 농도를 갖는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터의 제조방법.
  47. 제 46 항에 있어서, 상기 n-형 실리콘 카바이드층은 n-형 실리콘 카바이드 기판을 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터의 제조방법.
  48. 제 40 항에 있어서, 상기 제 1 p-형 실리콘 카바이드 영역들 내에 제 2 p-형 실리콘 카바이드 영역들을 형성하는 단계를 더 포함하는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터의 제조방법.
  49. 제 40 항에 있어서, 상기 n-형 실리콘 카바이드 제한 영역들의 제 1 부분은 0.5 ㎛ 내지 1.5 ㎛ 범위의 두께를 갖는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터의 제조방법.
  50. 제 40 항에 있어서, 상기 n-형 실리콘 카바이드 제한 영역들의 제 1 부분은 1 x 1015 내지 5 x 1017 cm-3 범위의 캐리어 농도를 갖는, 실리콘 카바이드 금속-산화막 반도체 전계효과 트랜지스터의 제조방법.
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