JP2010182762A - 半導体素子及びこの製造方法 - Google Patents
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Abstract
【課題】高耐圧ＭＯＳＦＥＴ等のＯＦＦ時におけるリーク電流を低減する。
【解決手段】ＭＯＳＦＥＴでは、ＯＮ時に、ゲート電極２０に正バイアス電圧が加えられると、Ｎ＋型ソース領域１４からゲート絶縁膜１６下のＰ型ウェル層１２中のチャネルを介し、Ｐ型ウェル層１２−Ｐ型ウェル層１２間の低濃度Ｎ型エピ層１１を通って第２の主面側のドレイン電極２２へドレイン電流が流れる。ＯＦＦ時は、ゲート電極２０及びソース電極２１の０Ｖに対して、ドレイン電極２２に数１００Ｖ〜数ＫＶが印加され、Ｐ型ウェル層１２下の低濃度Ｎ型エピ層１１の空乏層にその高電圧が加わり、ソース電極２１及びドレイン電極２２間が遮断される。低濃度Ｎ型エピ層１１内に形成されるＰ型ウエル層１２との界面近傍に窒素を追加で打ち込んで窒素注入領域１３を形成しているので、Ｎ型不純物の濃度分布が均一化される。
【選択図】図１
【解決手段】ＭＯＳＦＥＴでは、ＯＮ時に、ゲート電極２０に正バイアス電圧が加えられると、Ｎ＋型ソース領域１４からゲート絶縁膜１６下のＰ型ウェル層１２中のチャネルを介し、Ｐ型ウェル層１２−Ｐ型ウェル層１２間の低濃度Ｎ型エピ層１１を通って第２の主面側のドレイン電極２２へドレイン電流が流れる。ＯＦＦ時は、ゲート電極２０及びソース電極２１の０Ｖに対して、ドレイン電極２２に数１００Ｖ〜数ＫＶが印加され、Ｐ型ウェル層１２下の低濃度Ｎ型エピ層１１の空乏層にその高電圧が加わり、ソース電極２１及びドレイン電極２２間が遮断される。低濃度Ｎ型エピ層１１内に形成されるＰ型ウエル層１２との界面近傍に窒素を追加で打ち込んで窒素注入領域１３を形成しているので、Ｎ型不純物の濃度分布が均一化される。
【選択図】図１
Description
本発明は、炭化珪素（ＳｉＣ）を用いた高耐圧用の電界効果ＭＯＳトランジスタ（ＭＯＳＦＥＴ）等の半導体素子、特に、立方晶ＳｉＣ（３Ｃ−ＳｉＣ）を用いた高耐圧ＭＯＳＦＥＴ等のオフ（以下「ＯＦＦ」という。）時におけるリーク電流を低減した半導体素子及びこの製造方法に関するものである。
ＳｉＣ結晶を用いた半導体素子は、シリコン（Ｓｉ）結晶を用いた従来の半導体素子に比べて高耐圧、高温動作といった特徴がある。現在、六方晶構造（４Ｈ構造）のＳｉＣ基板を用いた半導体素子の量産化に向けた研究開発が盛んに行われている。４Ｈ構造のＳｉＣ基板は２０００℃近くの成長温度が必要で、成長雰囲気の温度分布等の不均一性で結晶欠陥が発生しやすいため、大口径化が難しく、半導体素子の量産化の大きな障害となっている。
一方、３Ｃ構造のＳｉＣ基板はＳｉ基板上にヘテロエピタキシャル成長（以下単に「ヘテロエピ成長」という。）することで形成するため、大口径化が容易で量産化に向いている。しかし、３Ｃ−ＳｉＣは高品質な結晶成長の技術が確立されておらず、素子開発も進んでいない。
図１０は、下記の特許文献１〜３等に記載された従来の高耐圧半導体素子の１つであるＮチャネル縦型ＭＯＳＦＥＴの構造を示す概略の断面図である。
このＮチャネル縦型ＭＯＳＦＥＴは、３Ｃ−ＳｉＣを用いたＮ＋型基板１を用い、このＮ＋型基板１の表面側に、低濃度Ｎ型のエピタキシャル成長層（以下単に「エピ層」という。）２が形成されている。低濃度Ｎ型エピ層２内には、イオン注入により、Ｐ型ウェル層（Ｐ−Ｗｅｌｌ）３が形成されると共に、このＰ型ウェル層３内に、Ｎ＋型ソース領域４、及びＰ型コンタクト領域５が形成されている。これらの上層には、熱酸化膜であるゲート酸化膜６を介して、ポリシリコン（Ｐｏｌｙ−Ｓｉ）のゲート層７が形成されている。
全面に層間絶縁膜８が堆積され、この上にゲート電極９−１及びソース電極９−２が形成され、接続穴（コンタクトホール）を通して、金属である例えばアルミニュウム（Ａｌ）のゲート電極９−１がゲート層７に接続されると共に、Ａｌのソース電極９−２がＰ＋型コンタクト領域５及び、Ｎ＋型ソース領域４に接続されている。Ｎ＋型基板１の裏面全体には、ドレイン電極９−３が形成されている。
このような構造のＮチャネル縦型ＭＯＳＦＥＴでは、例えば、オン（以下「ＯＮ」という。）時に、ゲート電極９−１に正バイアス電圧が加えられると、Ｎ＋型ソース領域４からゲート酸化膜６下のＰ型ウェル層３表面に形成されるチャネルを介し、Ｐ型ウェル層３−Ｐ型ウェル層３間の低濃度Ｎ型エピ層２を通って裏面側のドレイン電極９−３へドレイン電流が流れる。一方、ＯＦＦ時は、ゲート電極９−１及びソース電極９−２の０ボルト（Ｖ）に対して、ドレイン電極９−３に数１００Ｖ〜数キロボルト（ＫＶ）が印加され、Ｐ型ウェル層３下の低濃度Ｎ型エピ層２の空乏層にその高電圧が加わり、ソース電極９−２及びドレイン電極９−３間が遮断されるようになっている。
しかしながら、従来の縦型ＭＯＳＦＥＴでは、以下のような課題があった。
図１１は、図１０の縦型ＭＯＳＦＥＴにおいてＰ型ウェル層３／低濃度Ｎ型エピ層２によるＰＮダイオードのリーク特性を示す図である。
図１１は、図１０の縦型ＭＯＳＦＥＴにおいてＰ型ウェル層３／低濃度Ｎ型エピ層２によるＰＮダイオードのリーク特性を示す図である。
図１１に示すように、従来の縦型ＭＯＳＦＥＴでは、ＯＦＦ時のＰＮダイオード個所においてリーク電流のばらつきが大きく、歩留が低いことが分かる。このリーク電流箇所を発光分析で解析したところ、３Ｃ−ＳｉＣ基板を用いたＮ＋型基板１に発生した積層欠陥部分であることが分かった。これより、リーク電流低減の最も簡便な方法は、積層欠陥を減らすことであることは明らかであるが、積層欠陥を減らすためには様々な基板形成改良が必要であり、相当困難な問題である。
このように、従来の縦型ＭＯＳＦＥＴでは、元来、ＳｉＣ−Ｎ＋型基板１内の低濃度Ｎ型エピ層２を生成するため、Ｎ型不純物の窒素（Ｎ）イオンが含有されているが、Ｎ型エピ層２内に形成されるＰ型ウエル層３との界面近傍のＮ型不純物の濃度分布が不均一になっており、これに起因して、濃度の高いところで電界集中が起き、ＰＮダイオード個所でリークを起こしている。
そこで、本発明は、従来の積層欠陥によるリーク電流の課題を解決し、リーク電流を抑制できる半導体素子及びこの製造方法を提供することを目的とする。
本発明の半導体素子は、第１と第２の主面を有する３Ｃ−ＳｉＣ基板と、前記３Ｃ−ＳｉＣ基板の前記第１の主面側に形成された低濃度Ｎ型エピ層と、前記エピ層内に、所定間隔隔てて形成された複数のＰ型ウェル層と、前記ウェル層と前記エピ層との界面近傍に、Ｎ型不純物の濃度分布を均一化するために窒素が注入された窒素注入領域と、前記各ウェル層内に形成されたＮ型ソース領域と、前記各ウェル層間上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ソース領域上に層間絶縁膜を介して配置され、且つ前記ソース領域に接続されたソース電極と、前記３Ｃ−ＳｉＣ基板の前記第２の主面側に形成されたドレイン電極とを有することを特徴とする。
本発明の半導体素子の製造方法は、第１と第２の主面を有する３Ｃ−ＳｉＣ基板における前記第１の主面側に、低濃度Ｎ型エピ層を形成する工程と、前記エピ層内に、所定間隔隔ててＰ型不純物を注入して複数のＰ型ウェル層を形成する工程と、前記ウェル層と前記エピ層との界面近傍に、窒素を注入して窒素注入領域を形成する窒素注入領域形成工程と、前記各ウェル層内に、Ｎ型不純物を注入してＮ型ソース領域を形成する工程と、前記各ウェル層間上に、ゲート絶縁膜介してゲート電極を形成する工程と、前記ソース領域上に層間絶縁膜を介して配置され、且つ前記ソース領域に接続されたソース電極を形成すると共に、前記３Ｃ−ＳｉＣ基板の前記第２の主面側にドレイン電極を形成する工程とを有することを特徴とする。
本発明の半導体素子及びこの製造方法によれば、ウェル層とエピ層との界面近傍に、窒素を打ち込んで窒素注入領域を形成しているので、Ｎ型不純物の濃度分布が均一化される。これにより、半導体素子におけるＯＦＦ時のリーク電流のばらつきを抑え、リーク電流を抑制できるので、歩留まりを大幅に向上できる。
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
（実施例１の構成）
図１は、本発明の実施例１における高耐圧半導体素子（例えば、Ｎチャネル縦型ＭＯＳＦＥＴ）の構造を示す概略の断面図である。
図１は、本発明の実施例１における高耐圧半導体素子（例えば、Ｎチャネル縦型ＭＯＳＦＥＴ）の構造を示す概略の断面図である。
このＮチャネル縦型ＭＯＳＦＥＴは、３Ｃ−ＳｉＣを用いたＮ＋型基板１０を有している。Ｎ＋型基板１０における第１と第２の主面の内の第１の主面側には、低濃度Ｎ型エピ層１１が形成されている。低濃度Ｎ型エピ層１１２内には、Ｐ型不純物（例えば、アルミニュウム（Ａｌ）、ホウ素（Ｂ）等）のイオン注入により、所定間隔隔てて複数のＰ型ウェル層（Ｐ−Ｗｅｌｌ）１２が形成されている。各Ｐ型ウェル層１２と低濃度Ｎ型エピ層１１との界面近傍（例えば、Ｐ型ウェル層底面付近の空乏層）には、窒素（Ｎ）イオンが注入された窒素注入領域１３が形成されている。
各Ｐ型ウェル層１２内には、Ｎ型不純物（例えば、リン（Ｐ）、窒素（Ｎ）、ヒ素（Ａｓ）等）がイオン注入されてＮ＋型ソース領域１４が形成されると共に、Ｐ型不純物がイオン注入されてＰ＋型コンタクト領域１５が形成されている。各Ｐ型ウェル層１２の間の表面上には、ゲート絶縁膜（例えば、熱酸化膜）１６を介して、ポリシリコン（Ｐｌｙ−Ｓｉ）等からなるゲート層１７が選択的に形成され、このゲート層１７上にシート抵抗を低減することを目的とした例えば、タングステン（Ｗ）Ｓｉ膜１７ａが被着されている。
ゲート層１７を含む全面には、シリコン酸化膜（ＳｉＯ２膜）等の層間絶縁膜１８が形成されている。層間絶縁膜１８において、Ｐ＋型コンタクト領域１５及びゲート層１７箇所には、コンタクトホール１９が開口されると共に、層間絶縁膜１８上に、Ａｌ等の金属配線膜からなるゲート電極２０及びソース電極２１が形成されている。各コンタクトホール１９を通して、ゲート電極２０がゲート層１７に接続されると共に、ソース電極２１がＰ＋型コンタクト領域１５を介してＮ＋型ソース領域１４に接続されている。又、Ｎ＋型基板１０における第２の主面側の全面には、Ａｌ等のドレイン電極２２が形成されている。
（実施例１の製造方法）
図２−１、図２−２は、図１のＮチャネル縦型ＭＯＳＦＥＴにおける製造方法の一例を示す製造工程図である。
図２−１、図２−２は、図１のＮチャネル縦型ＭＯＳＦＥＴにおける製造方法の一例を示す製造工程図である。
本実施例１のＮチャネル縦型ＭＯＳＦＥＴは、例えば、以下の（１）〜（９）の工程により製造される。
（１） 図２−１（ａ）の工程
窒素（Ｎ２）を高濃度ドープした低抵抗Ｎ型３Ｃ−ＳｉＣ基板（例えば、１Ｅ１８ｃｍ−３、３００μｍ）上に、耐圧スペックに合わせた所望の濃度と膜厚の低窒素濃度層の低濃度Ｎ型エピ層１１が形成された３Ｃ−ＳｉＣ基板（例えば、１Ｅ１６ｃｍ−３、１０μｍ）からなるＮ＋型基板１０を用意する。リソグラフィ技術等により、低濃度Ｎ型エピ層１１上に、ホトレジストからなるＰウェルパターン３０を形成し、このパターン３０をマスクにして、例えば、標準的な７００ＫｅＶ／４Ｅ１３ｃｍ−２の条件で、Ａｌイオンを打ち込んで注入し、所定間隔隔てた複数のＰ型ウェル層１２を形成する。
窒素（Ｎ２）を高濃度ドープした低抵抗Ｎ型３Ｃ−ＳｉＣ基板（例えば、１Ｅ１８ｃｍ−３、３００μｍ）上に、耐圧スペックに合わせた所望の濃度と膜厚の低窒素濃度層の低濃度Ｎ型エピ層１１が形成された３Ｃ−ＳｉＣ基板（例えば、１Ｅ１６ｃｍ−３、１０μｍ）からなるＮ＋型基板１０を用意する。リソグラフィ技術等により、低濃度Ｎ型エピ層１１上に、ホトレジストからなるＰウェルパターン３０を形成し、このパターン３０をマスクにして、例えば、標準的な７００ＫｅＶ／４Ｅ１３ｃｍ−２の条件で、Ａｌイオンを打ち込んで注入し、所定間隔隔てた複数のＰ型ウェル層１２を形成する。
（２） 図２−１（ｂ）の工程
図３は、Ｐ型ウェル層１２に注入される窒素（Ｎ）の濃度プロファイルを示す図である。
図３は、Ｐ型ウェル層１２に注入される窒素（Ｎ）の濃度プロファイルを示す図である。
同一のＰウェルパターン３０をマスクにして、標準的な７００ＫｅＶ、１Ｅ１２ｃｍ−２の条件で、Ｎイオンを打ち込んで注入し、各Ｐ型ウェル層１２の底面付近の空乏層に窒素注入領域１３を形成する。
Ｎイオンの注入に関して、図３に示すように、Ｐ型ウェル層１２と低濃度エピ層１１との界面におけるＰＮ接合の空乏層が広がる近辺に向けて、且つ、Ｐ型ウェル層１２のＡｌプロファイルに影響を与えない程度のＮイオンを注入する。
（３） 図２−１（ｃ）の工程
レジスト除去剤等によってＰウェルパターン３０を除去し、新たに、ホトレジストからなるソース領域パターン３１を形成し、このパターン３１をマスクにして、標準的な２００ＫｅＶ、１００ＫｅＶ、７０ＫｅＶ、各５Ｅ１４ｃｍ−２の条件下で、Ｐイオンを注入してＮ＋型ソース領域１４を形成する。
レジスト除去剤等によってＰウェルパターン３０を除去し、新たに、ホトレジストからなるソース領域パターン３１を形成し、このパターン３１をマスクにして、標準的な２００ＫｅＶ、１００ＫｅＶ、７０ＫｅＶ、各５Ｅ１４ｃｍ−２の条件下で、Ｐイオンを注入してＮ＋型ソース領域１４を形成する。
（４） 図２−１（ｄ）の工程
レジスト除去剤等によってソース領域パターン３１を除去し、新たに、ホトレジストからなるコンタクト領域パターン３２を形成し、このパターン３２をマスクにして、標準的な１５０ＫｅＶ、１００ＫｅＶ、７０ＫｅＶ、４０ＫｅＶ、各１Ｅ１５ｃｍ−２の条件下で、Ｐ型ウェル層１２内にＡｌイオンを打ち込んで注入し、Ｐ＋型コンタクト領域１５を形成する。
レジスト除去剤等によってソース領域パターン３１を除去し、新たに、ホトレジストからなるコンタクト領域パターン３２を形成し、このパターン３２をマスクにして、標準的な１５０ＫｅＶ、１００ＫｅＶ、７０ＫｅＶ、４０ＫｅＶ、各１Ｅ１５ｃｍ−２の条件下で、Ｐ型ウェル層１２内にＡｌイオンを打ち込んで注入し、Ｐ＋型コンタクト領域１５を形成する。
（５） 図２−１（ｅ）の工程
レジスト除去剤等によってコンタクト領域パターン３２を除去し、標準的なアルゴン（Ａｒ）雰囲気、１６００℃、１０分の条件下で、注入イオンの活性化及び結晶のダメージ回復のための加熱（アニール）を行う。次に、基板表面を犠牲酸化にて２０ｎｍ程度酸化し、フッ酸洗浄にて除去することで、ＳｉＣ基板表面を１０ｎｍ程度除去する。その後、標準的な１１５０℃ウェット酸素（Ｗｅｔ Ｏ２）雰囲気の条件下で、再度熱酸化を行い、膜厚（例えば、６０ｎｍ）のゲート酸化膜（熱酸化膜）からなる所望のゲート絶縁膜１６を形成する。
レジスト除去剤等によってコンタクト領域パターン３２を除去し、標準的なアルゴン（Ａｒ）雰囲気、１６００℃、１０分の条件下で、注入イオンの活性化及び結晶のダメージ回復のための加熱（アニール）を行う。次に、基板表面を犠牲酸化にて２０ｎｍ程度酸化し、フッ酸洗浄にて除去することで、ＳｉＣ基板表面を１０ｎｍ程度除去する。その後、標準的な１１５０℃ウェット酸素（Ｗｅｔ Ｏ２）雰囲気の条件下で、再度熱酸化を行い、膜厚（例えば、６０ｎｍ）のゲート酸化膜（熱酸化膜）からなる所望のゲート絶縁膜１６を形成する。
（６） 図２−１（ｆ）の工程
ゲート絶縁膜１６上に、リン（Ｐ）をドープしたポリシリコン（Ｐｏｌｙ−Ｓｉ）からなるゲート層１７を形成し、更に、この上層にＷＳｉ膜１７ａを形成する。その後、リソグラフィ技術等により、ゲート層１７及びＷＳｉ膜１７ａを所望のゲート形状にパターンニングする。
ゲート絶縁膜１６上に、リン（Ｐ）をドープしたポリシリコン（Ｐｏｌｙ−Ｓｉ）からなるゲート層１７を形成し、更に、この上層にＷＳｉ膜１７ａを形成する。その後、リソグラフィ技術等により、ゲート層１７及びＷＳｉ膜１７ａを所望のゲート形状にパターンニングする。
（７） 図２−２（ｇ）の工程
化学的気相成長法（ＣＶＤ法）等により、全面に、酸化膜等の層間絶縁膜１８を形成する。
化学的気相成長法（ＣＶＤ法）等により、全面に、酸化膜等の層間絶縁膜１８を形成する。
（８） 図２−２（ｈ）の工程
リソグラフィ技術等により、層間絶縁膜１８におけるゲート領域及びソース領域個所にコンタクトホール１９を開口する。
リソグラフィ技術等により、層間絶縁膜１８におけるゲート領域及びソース領域個所にコンタクトホール１９を開口する。
（９） 図２−２（ｉ）の工程
全面に金属（例えば、Ａｌ）配線膜を被着し、リソグラフィ技術等により、そのＡｌ配線膜を選択的にエッチングしてゲート電極２０及びソース電極２１を形成する。又、Ｎ＋型基板１０における第２の主面の全面に、金属（例えば、Ａｌ）膜を被着してドレイン電極２２を形成等すれば、図１に示すＮチャネル縦型ＭＯＳＦＥＴの製造が終了する。
全面に金属（例えば、Ａｌ）配線膜を被着し、リソグラフィ技術等により、そのＡｌ配線膜を選択的にエッチングしてゲート電極２０及びソース電極２１を形成する。又、Ｎ＋型基板１０における第２の主面の全面に、金属（例えば、Ａｌ）膜を被着してドレイン電極２２を形成等すれば、図１に示すＮチャネル縦型ＭＯＳＦＥＴの製造が終了する。
（実施例１の動作）
図１に示すＮチャネル縦型ＭＯＳＦＥＴでは、従来と同様に、例えば、ＯＮ時に、ゲート電極２０に正バイアス電圧が加えられると、Ｎ＋型ソース領域１４からゲート絶縁膜１６下のＰ型ウェル層１２中のチャネルを介し、Ｐ型ウェル層１２−Ｐ型ウェル層１２間の低濃度Ｎ型エピ層１１を通って第２の主面側のドレイン電極２２へドレイン電流が流れる。一方、ＯＦＦ時は、ゲート電極２０及びソース電極２１の０Ｖに対して、ドレイン電極２２に数１００Ｖ〜数ＫＶが印加され、Ｐ型ウェル層１２下の低濃度Ｎ型エピ層１１の空乏層にその高電圧が加わり、ソース電極２１及びドレイン電極２２間が遮断される。
図１に示すＮチャネル縦型ＭＯＳＦＥＴでは、従来と同様に、例えば、ＯＮ時に、ゲート電極２０に正バイアス電圧が加えられると、Ｎ＋型ソース領域１４からゲート絶縁膜１６下のＰ型ウェル層１２中のチャネルを介し、Ｐ型ウェル層１２−Ｐ型ウェル層１２間の低濃度Ｎ型エピ層１１を通って第２の主面側のドレイン電極２２へドレイン電流が流れる。一方、ＯＦＦ時は、ゲート電極２０及びソース電極２１の０Ｖに対して、ドレイン電極２２に数１００Ｖ〜数ＫＶが印加され、Ｐ型ウェル層１２下の低濃度Ｎ型エピ層１１の空乏層にその高電圧が加わり、ソース電極２１及びドレイン電極２２間が遮断される。
図４は、本実施例１を示す図１の縦型ＭＯＳＦＥＴのように窒素注入領域１３を形成した場合と、従来の図１０の縦型ＭＯＳＦＥＴのように窒素注入領域を形成しない場合のＰ型ウェル層／低濃度Ｎ型エピ層によるＰＮダイオードのリーク特性を示す図である。
図４に示すように、本実施例１では、Ｐ型ウェル層１２の底面付近に窒素注入領域１３を形成しているので、Ｐウェル接合部分の貫通する積層欠陥が不活性化し、リーク電流が低減していることが分かる。この理由として、現状では、以下の（ａ）、（ｂ）等のように考えられる。
（ａ） 低濃度Ｎ型エピ層１１中の積層欠陥に窒素が偏析して低濃度Ｎ型エピ層濃度よりも高濃度になっていると仮定すると、ＰＮ接合付近に１桁程度高濃度の領域を均一に作ることで、高濃度の積層欠陥部分の空乏層の凹みを緩和し、電界集中しないような効果が働く。
（ｂ） 表面に露出した積層欠陥からゲート酸化時に酸素や水素等の元素が拡散し、空乏層を横切る部分で電子正孔の生成サイトを形成する。
このような（ａ）、（ｂ）等の理由が考えられるが、実証には至っていない。
（実施例１の効果）
本実施例１によれば、低濃度Ｎ型エピ層１１内に形成されるＰ型ウエル層１２との界面近傍に窒素を追加で打ち込んで窒素注入領域１３を形成しているので、Ｎ型不純物の濃度分布が均一化される。これにより、ＭＯＳＦＥＴにおけるＯＦＦ時のリーク電流のばらつきを抑え、ショートに近いリーク電流を抑制できるので、歩留まりを大幅に向上できる。
本実施例１によれば、低濃度Ｎ型エピ層１１内に形成されるＰ型ウエル層１２との界面近傍に窒素を追加で打ち込んで窒素注入領域１３を形成しているので、Ｎ型不純物の濃度分布が均一化される。これにより、ＭＯＳＦＥＴにおけるＯＦＦ時のリーク電流のばらつきを抑え、ショートに近いリーク電流を抑制できるので、歩留まりを大幅に向上できる。
（実施例２の構成）
図５は、本発明の実施例２における高耐圧半導体素子（例えば、Ｎチャネル縦型ＭＯＳＦＥＴ）の構造を示す概略の断面図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
図５は、本発明の実施例２における高耐圧半導体素子（例えば、Ｎチャネル縦型ＭＯＳＦＥＴ）の構造を示す概略の断面図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
本実施例２のＮチャネル縦型ＭＯＳＦＥＴでは、実施例１の窒素注入領域１３に代えて、これとは形成位置等が異なる窒素注入領域４３が設けられている。本実施例２の窒素注入領域４３は、各Ｐ型ウェル層１６の底面付近の空乏層と側面の空乏層とにＮイオンが注入されて形成されている。その他の構成は、実施例１と同様である。
（実施例２の製造方法）
図６−１、図６−２は、図５のＮチャネル縦型ＭＯＳＦＥＴにおける製造方法の一例を示す製造工程図であり、実施例１を示す図２−１、図２−２中の要素と共通の要素には共通の符号が付されている。
図６−１、図６−２は、図５のＮチャネル縦型ＭＯＳＦＥＴにおける製造方法の一例を示す製造工程図であり、実施例１を示す図２−１、図２−２中の要素と共通の要素には共通の符号が付されている。
本実施例２のＮチャネル縦型ＭＯＳＦＥＴは、例えば、以下の（１）〜（５）の工程により製造される。
（１） 図６−１（ａ）の工程
実施例１の図２−１（ａ）の工程と同様に、低濃度Ｎ型エピ層１１が形成された３Ｃ−ＳｉＣ基板からなるＮ＋型基板１０を用い、Ｐウェルパターン３０をマスクにして、低濃度Ｎ型エピ層１１内に、Ａｌイオンを打ち込んで注入し、所定間隔隔てた複数のＰ型ウェル層１２を形成する。
実施例１の図２−１（ａ）の工程と同様に、低濃度Ｎ型エピ層１１が形成された３Ｃ−ＳｉＣ基板からなるＮ＋型基板１０を用い、Ｐウェルパターン３０をマスクにして、低濃度Ｎ型エピ層１１内に、Ａｌイオンを打ち込んで注入し、所定間隔隔てた複数のＰ型ウェル層１２を形成する。
（２） 図６−１（ｂ）の工程
実施例１の図２−１（ｂ）の工程と同様に、Ｐウェルパターン３０をマスクにして、標準的な７００ＫｅＶ、１Ｅ１２ｃｍ−２の条件で、Ｎイオンを打ち込んで注入し、各Ｐ型ウェル層１２の底面付近の空乏層に窒素注入領域４３ａを形成する。
実施例１の図２−１（ｂ）の工程と同様に、Ｐウェルパターン３０をマスクにして、標準的な７００ＫｅＶ、１Ｅ１２ｃｍ−２の条件で、Ｎイオンを打ち込んで注入し、各Ｐ型ウェル層１２の底面付近の空乏層に窒素注入領域４３ａを形成する。
（３） 図６−１（ｃ）の工程
図７は、Ｐ型ウェル層１２に注入されるアルミニュウム（Ａｌ）及び窒素（Ｎ）の濃度プロファイルを示す図である。
図７は、Ｐ型ウェル層１２に注入されるアルミニュウム（Ａｌ）及び窒素（Ｎ）の濃度プロファイルを示す図である。
実施例１とは異なり、レジスト除去剤等によってＰウェルパターン３０を除去し、新たに、リソグラフィ技術により、各Ｐ型ウェル層１２の外周部を縁取るレジストパターン４１を形成し、このレジストパターン４１をマスクにして、Ａｌイオンを注入する。このときのＡｌイオンの注入条件は、濃度プロファイルが１Ｅ１８ｃｍ−３程度となるよう５０ＫｅＶ程度〜７００ＫｅＶまで多段で注入する。更に、同一のレジストパターン４１をマスクにして、Ｎイオンを注入する。このときのＮイオンの注入条件は、濃度プロファイルがＰ型ウェル層１２内部で１Ｅ１７ｃｍ−３程度となるよう５０ＫｅＶ〜７００ＫｅＶまで多段で注入する。これにより、各Ｐ型ウェル層１２の側面の空乏層に、窒素注入領域４３ｂが形成される。
Ａｌイオン及びＮイオンの注入に関して、図７に示すように、１Ｅ１８ｃｍ−３のＰ型ウェル層１２のボックスプロファイルに対して窒素（Ｎ）を１Ｅ１７ｃｍ−３程度、Ｐ型ウェル層１２内部にボックス注入する。
（３） 図６−１（ｄ）の工程
実施例１の図２−１（ｃ）の工程と同様に、レジスト除去剤等によってレジストパターン４１を除去し、新たに、ホトレジストからなるソース領域パターン３１を形成し、このパターン３１をマスクにして、標準的な２００ＫｅＶ、１００ＫｅＶ、７０ＫｅＶ、各５Ｅ１４ｃｍ−２の条件下で、Ｐイオンを注入してＮ＋型ソース領域１４を形成する。
実施例１の図２−１（ｃ）の工程と同様に、レジスト除去剤等によってレジストパターン４１を除去し、新たに、ホトレジストからなるソース領域パターン３１を形成し、このパターン３１をマスクにして、標準的な２００ＫｅＶ、１００ＫｅＶ、７０ＫｅＶ、各５Ｅ１４ｃｍ−２の条件下で、Ｐイオンを注入してＮ＋型ソース領域１４を形成する。
（４） 図６−１（ｅ）の工程
実施例１の図２−１（ｄ）の工程と同様に、レジスト除去剤等によってソース領域パターン３１を除去し、新たに、ホトレジストからなるコンタクト領域パターン３２を形成し、このパターン３２をマスクにして、標準的な１５０ＫｅＶ、１００ＫｅＶ、７０ＫｅＶ、４０ＫｅＶ、各１Ｅ１５ｃｍ−２の条件下で、Ｐ型ウェル層１２内にＡｌイオンを打ち込んで注入し、Ｐ＋型コンタクト領域１５を形成する。
実施例１の図２−１（ｄ）の工程と同様に、レジスト除去剤等によってソース領域パターン３１を除去し、新たに、ホトレジストからなるコンタクト領域パターン３２を形成し、このパターン３２をマスクにして、標準的な１５０ＫｅＶ、１００ＫｅＶ、７０ＫｅＶ、４０ＫｅＶ、各１Ｅ１５ｃｍ−２の条件下で、Ｐ型ウェル層１２内にＡｌイオンを打ち込んで注入し、Ｐ＋型コンタクト領域１５を形成する。
（５） 図６−１（ｆ）、図６−１（ｇ）〜図６−２（ｊ）の工程
実施例１の図２−１（ｅ）、（ｆ）、図２−２（ｇ）〜図２−２（ｉ）の工程と同様の図６−１（ｆ）、図６−１（ｇ）〜図６−２（ｇ）〜図６−２（ｊ）の工程が実施され、図５に示すＮチャネル縦型ＭＯＳＦＥＴの製造が終了する。
実施例１の図２−１（ｅ）、（ｆ）、図２−２（ｇ）〜図２−２（ｉ）の工程と同様の図６−１（ｆ）、図６−１（ｇ）〜図６−２（ｇ）〜図６−２（ｊ）の工程が実施され、図５に示すＮチャネル縦型ＭＯＳＦＥＴの製造が終了する。
（実施例２の動作）
図５に示すＮチャネル縦型ＭＯＳＦＥＴでは、実施例１と同様に、ＯＮ／ＯＦＦ動作する。この際、本実施例２では、Ｐウェル層１２の底面に窒素注入領域４３ａが形成されると共に、Ｐウェル層１２の側面にも窒素注入領域４３ｂが形成されているので、Ｐ型ウェル層１２の周辺に積層欠陥が存在した場合のリーク電流が低減される。
図５に示すＮチャネル縦型ＭＯＳＦＥＴでは、実施例１と同様に、ＯＮ／ＯＦＦ動作する。この際、本実施例２では、Ｐウェル層１２の底面に窒素注入領域４３ａが形成されると共に、Ｐウェル層１２の側面にも窒素注入領域４３ｂが形成されているので、Ｐ型ウェル層１２の周辺に積層欠陥が存在した場合のリーク電流が低減される。
（実施例２の効果）
本実施例２によれば、実施例１の効果以上に、ＭＯＳＦＥＴにおけるリーク電流のばらつきを抑え、歩留まりを向上できる。
本実施例２によれば、実施例１の効果以上に、ＭＯＳＦＥＴにおけるリーク電流のばらつきを抑え、歩留まりを向上できる。
（実施例３の構成）
図８は、本発明の実施例３における高耐圧半導体素子（例えば、Ｎチャネル縦型ＭＯＳＦＥＴ）の構造を示す概略の断面図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
図８は、本発明の実施例３における高耐圧半導体素子（例えば、Ｎチャネル縦型ＭＯＳＦＥＴ）の構造を示す概略の断面図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
本実施例３のＮチャネル縦型ＭＯＳＦＥＴでは、実施例１の窒素注入領域１３に代えて、これとは形成位置等が異なる窒素注入領域５３が設けられている。本実施例３の窒素注入領域５３は、各Ｐ型ウェル層１２の底面付近の空乏層と、各Ｐ型ウェル層１２間の低濃度Ｎ型エピ層１１とに、同時に形成されている。その他の構成は、実施例１と同様である。
（実施例３の製造方法）
図９−１、図９−２は、図８のＮチャネル縦型ＭＯＳＦＥＴにおける製造方法の一例を示す製造工程図であり、実施例１を示す図２−１、図２−２中の要素と共通の要素には共通の符号が付されている。
図９−１、図９−２は、図８のＮチャネル縦型ＭＯＳＦＥＴにおける製造方法の一例を示す製造工程図であり、実施例１を示す図２−１、図２−２中の要素と共通の要素には共通の符号が付されている。
本実施例３のＮチャネル縦型ＭＯＳＦＥＴは、例えば、以下の（１）〜（４）の工程により製造される。
（１） 図９−１（ａ）の工程
実施例１の図２−１（ａ）の工程と同様に、低濃度Ｎ型エピ層１１が形成された３Ｃ−ＳｉＣ基板からなるＮ＋型基板１０を用い、Ｐウェルパターン３０をマスクにして、低濃度Ｎ型エピ層１１内に、Ａｌイオンを打ち込んで注入し、所定間隔隔てた複数のＰ型ウェル層１２を形成する。
実施例１の図２−１（ａ）の工程と同様に、低濃度Ｎ型エピ層１１が形成された３Ｃ−ＳｉＣ基板からなるＮ＋型基板１０を用い、Ｐウェルパターン３０をマスクにして、低濃度Ｎ型エピ層１１内に、Ａｌイオンを打ち込んで注入し、所定間隔隔てた複数のＰ型ウェル層１２を形成する。
（２） 図９−１（ｂ）の工程
実施例１の図２−１（ｂ）の工程とは異なり、エッチング除去剤等でＰウェルパターン３０を除去し、標準的な７００ＫｅＶ、１Ｅ１２ｃｍ−２の条件で、全面にＮイオンを打ち込んで注入し、各Ｐ型ウェル層１２の底面付近の空乏層と、各Ｐ型ウェル層１２間の低濃度Ｎ型エピ層１１とに、同時に窒素注入領域５３を形成する。
実施例１の図２−１（ｂ）の工程とは異なり、エッチング除去剤等でＰウェルパターン３０を除去し、標準的な７００ＫｅＶ、１Ｅ１２ｃｍ−２の条件で、全面にＮイオンを打ち込んで注入し、各Ｐ型ウェル層１２の底面付近の空乏層と、各Ｐ型ウェル層１２間の低濃度Ｎ型エピ層１１とに、同時に窒素注入領域５３を形成する。
（３） 図９−１（ｃ）の工程
ホトレジストからなるソース領域パターン３１を形成し、このパターン３１をマスクにして、標準的な２００ＫｅＶ、１００ＫｅＶ、７０ＫｅＶ、各５Ｅ１４ｃｍ−２の条件下で、Ｐイオンを注入してＮ＋型ソース領域１４を形成する。
ホトレジストからなるソース領域パターン３１を形成し、このパターン３１をマスクにして、標準的な２００ＫｅＶ、１００ＫｅＶ、７０ＫｅＶ、各５Ｅ１４ｃｍ−２の条件下で、Ｐイオンを注入してＮ＋型ソース領域１４を形成する。
（４） 図９−１（ｄ）〜（ｆ）、図９−２（ｇ）〜（ｉ）の工程
実施例１の図２−１（ｄ）〜（ｆ）、図２−２（ｇ）〜（ｉ）の工程と同様の工程により、ゲート絶縁膜１６、ゲート電極２０、層間絶縁膜１８、ソース電極２１、及びドレイン電極２２を形成すれば、図８に示すＮチャネル縦型ＭＯＳＦＥＴの製造が終了する。
実施例１の図２−１（ｄ）〜（ｆ）、図２−２（ｇ）〜（ｉ）の工程と同様の工程により、ゲート絶縁膜１６、ゲート電極２０、層間絶縁膜１８、ソース電極２１、及びドレイン電極２２を形成すれば、図８に示すＮチャネル縦型ＭＯＳＦＥＴの製造が終了する。
（実施例３の動作）
図８に示すＮチャネル縦型ＭＯＳＦＥＴでは、実施例１と同様に、ＯＮ／ＯＦＦ動作する。この際、本実施例３では、Ｐウェル層１２の底面に窒素注入領域５３が形成されているので、実施例１と同様に、逆方向のリーク電流が低減される。更に、各Ｐ型ウェル層１２間の低濃度Ｎ型エピ層１１に、同時に窒素注入領域５３が形成されているので、ＤＭＯＳがＯＮした際のＯＮ抵抗が低減される。
図８に示すＮチャネル縦型ＭＯＳＦＥＴでは、実施例１と同様に、ＯＮ／ＯＦＦ動作する。この際、本実施例３では、Ｐウェル層１２の底面に窒素注入領域５３が形成されているので、実施例１と同様に、逆方向のリーク電流が低減される。更に、各Ｐ型ウェル層１２間の低濃度Ｎ型エピ層１１に、同時に窒素注入領域５３が形成されているので、ＤＭＯＳがＯＮした際のＯＮ抵抗が低減される。
（実施例３の効果）
本実施例３によれば、実施例１の効果であるＭＯＳＦＥＴのリーク電流のばらつきが抑えられることに加え、ＤＭＯＳのＯＮ時の抵抗を低くすることが可能であり、ＭＯＳＦＥＴの必要面積を縮小することが可能となる。その結果、コストが下げられ、歩留も向上する。
本実施例３によれば、実施例１の効果であるＭＯＳＦＥＴのリーク電流のばらつきが抑えられることに加え、ＤＭＯＳのＯＮ時の抵抗を低くすることが可能であり、ＭＯＳＦＥＴの必要面積を縮小することが可能となる。その結果、コストが下げられ、歩留も向上する。
（変形例）
本発明は、上記実施例１〜３に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ｉ）〜（ｉｖ）のようなものがある。
本発明は、上記実施例１〜３に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ｉ）〜（ｉｖ）のようなものがある。
（ｉ） 実施例３の図９−１（ｂ）の工程において、Ｎイオンを注入するのではなく、予め低濃度Ｎ型エピ層１１の成長時に所望の窒素濃度分布を作りこむことで、工程数の削減を図ることができる。
（ｉｉ） 実施例３において、実施例２の図６−１（ｃ）の工程を挿入し、各Ｐ型ウェル層１２の側壁へＮイオンを同時に注入することで、リーク電流の抑制効果を向上させることも可能である。
（ｉｉｉ） 実施例１〜３において、低濃度Ｎ型エピ層１１の第１の主面側にＮイオンを浅く（例えば、２０ｎｍ程度）注入し、ゲート酸化及び犠牲酸化時にそのＮイオン注入層を除去することで、リーク電流の低減効果を更に向上させることも可能である。
（ｉｖ） 実施例１〜３のＮチャネル縦型ＭＯＳＦＥＴは、図示以外の断面構造に変更してもよい。更に、本発明は、Ｎチャネル縦型ＭＯＳＦＥＴ以外の他の高耐圧半導体素子にも適用できる。
１０ Ｎ＋基板
１１ 低濃度Ｎ型エピ層
１２ Ｐ型ウェル層
１３，４３ａ，４３ｂ，５３ 窒素注入領域
１４ Ｎ＋型ソース領域
１６ ゲート絶縁膜
１７ ゲート層
２０ ゲート電極
２１ ソース電極
２２ ドレイン電極
１１ 低濃度Ｎ型エピ層
１２ Ｐ型ウェル層
１３，４３ａ，４３ｂ，５３ 窒素注入領域
１４ Ｎ＋型ソース領域
１６ ゲート絶縁膜
１７ ゲート層
２０ ゲート電極
２１ ソース電極
２２ ドレイン電極
Claims (5)
- 第１と第２の主面を有する３Ｃ−ＳｉＣ基板と、
前記３Ｃ−ＳｉＣ基板の前記第１の主面側に形成された低濃度Ｎ型エピタキシャル層と、
前記エピタキシャル層内に、所定間隔隔てて形成された複数のＰ型ウェル層と、
前記ウェル層と前記エピタキシャル層との界面近傍に、Ｎ型不純物の濃度分布を均一化するために窒素が注入された窒素注入領域と、
前記各ウェル層内に形成されたＮ型ソース領域と、
前記各ウェル層間上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ソース領域上に層間絶縁膜を介して配置され、且つ前記ソース領域に接続されたソース電極と、
前記３Ｃ−ＳｉＣ基板の前記第２の主面側に形成されたドレイン電極と、
を有することを特徴とする半導体素子。 - 第１と第２の主面を有する３Ｃ−ＳｉＣ基板における前記第１の主面側に、低濃度Ｎ型エピタキシャル層を形成する工程と、
前記エピタキシャル層内に、所定間隔隔ててＰ型不純物を注入して複数のＰ型ウェル層を形成する工程と、
前記ウェル層と前記エピタキシャル層との界面近傍に、窒素を注入して窒素注入領域を形成する窒素注入領域形成工程と、
前記各ウェル層内に、Ｎ型不純物を注入してＮ型ソース領域を形成する工程と、
前記各ウェル層間上に、ゲート絶縁膜介してゲート電極を形成する工程と、
前記ソース領域上に層間絶縁膜を介して配置され、且つ前記ソース領域に接続されたソース電極を形成すると共に、前記３Ｃ−ＳｉＣ基板の前記第２の主面側にドレイン電極を形成する工程と、
を有することを特徴とする半導体素子の製造方法。 - 前記窒素注入領域形成工程では、
前記ウェル層と前記エピタキシャル層との前記界面近傍、及び／又は、前記ウェル層の空乏層内にも、前記窒素を注入することを特徴とする請求項２記載の半導体素子の製造方法。 - 前記窒素注入領域形成工程では、
前記ウェル層の下面の空乏層、及び／又は前記ウェル層の側面の空乏層にも、前記窒素を注入することを特徴とする請求項２又は３記載の半導体素子の製造方法。 - 前記窒素の注入濃度は、前記Ｐ型ウェル層に注入された前記Ｐ型不純物の濃度に対して１桁以上低いことを特徴とする請求項２〜４のいずれか１項に記載の半導体素子の製造方法。
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