JP2000138231A - 炭化珪素半導体装置の製造方法 - Google Patents
炭化珪素半導体装置の製造方法Info
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- JP2000138231A JP2000138231A JP10308768A JP30876898A JP2000138231A JP 2000138231 A JP2000138231 A JP 2000138231A JP 10308768 A JP10308768 A JP 10308768A JP 30876898 A JP30876898 A JP 30876898A JP 2000138231 A JP2000138231 A JP 2000138231A
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Abstract
(57)【要約】
【課題】 イオン注入によって形成する不純物層の欠陥
をなくし、ＰＮ接合部における耐圧低下を防止できるよ
うにする。 【解決手段】 ｎ- 型エピ層２にｐ型不純物であるＢを
イオン注入して不純物領域３０を形成する、そして、不
純物領域３０の表層部を除去する。これにより、結晶性
が乱れていない表層部が除去され、イオン注入によって
結晶性が乱れた部分が残る。その後、Ｂを活性化させて
ｐ型ベース領域３を形成すると、最も深くイオン注入が
成された位置側からのみ再結晶化が起こる。これによ
り、ｐ型ベース領域３に結晶欠陥が残らず、ｐ型ベース
領域３とｎ- 型エピ層２とのＰＮ接合部における耐圧低
下を防止することができる。
をなくし、ＰＮ接合部における耐圧低下を防止できるよ
うにする。 【解決手段】 ｎ- 型エピ層２にｐ型不純物であるＢを
イオン注入して不純物領域３０を形成する、そして、不
純物領域３０の表層部を除去する。これにより、結晶性
が乱れていない表層部が除去され、イオン注入によって
結晶性が乱れた部分が残る。その後、Ｂを活性化させて
ｐ型ベース領域３を形成すると、最も深くイオン注入が
成された位置側からのみ再結晶化が起こる。これによ
り、ｐ型ベース領域３に結晶欠陥が残らず、ｐ型ベース
領域３とｎ- 型エピ層２とのＰＮ接合部における耐圧低
下を防止することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体装
置の製造方法に関し、特に絶縁ゲート型電界効果トラン
ジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに
関するものである。
置の製造方法に関し、特に絶縁ゲート型電界効果トラン
ジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに
関するものである。
【０００２】
【従来の技術】炭化珪素半導体装置では、炭化珪素中を
不純物が拡散しにくいことから、ＰＮ接合を形成するた
めにはイオン注入を行わなければならない。このため、
例えばｎ型半導体層中に、ｐ型不純物としてのＢ（ボロ
ン）等をイオン注入することによって、ｎ型半導体層内
の深い位置までｐ型不純物が注入されるようにしたの
ち、熱処理によってｐ型不純物を活性化させてＰＮ接合
を形成している。
不純物が拡散しにくいことから、ＰＮ接合を形成するた
めにはイオン注入を行わなければならない。このため、
例えばｎ型半導体層中に、ｐ型不純物としてのＢ（ボロ
ン）等をイオン注入することによって、ｎ型半導体層内
の深い位置までｐ型不純物が注入されるようにしたの
ち、熱処理によってｐ型不純物を活性化させてＰＮ接合
を形成している。
【０００３】
【発明が解決しようとする課題】しかしながら、イオン
注入によって形成したｐ型不純物層を調べたところ、ｐ
型不純物層の内部に欠陥が生じていることが確認され
た。この欠陥は、ｐ型不純物層の表層部から所定深さと
なる中間位置に、ｐ型不純物層の表面に対して平行な層
を成すように形成されていた。
注入によって形成したｐ型不純物層を調べたところ、ｐ
型不純物層の内部に欠陥が生じていることが確認され
た。この欠陥は、ｐ型不純物層の表層部から所定深さと
なる中間位置に、ｐ型不純物層の表面に対して平行な層
を成すように形成されていた。
【０００４】このような欠陥が存在すると、ＰＮ接合に
伸びる空乏層が欠陥中でスライドしてしまい、ＰＮ接合
の耐圧を低下させるという問題がある。本発明は上記問
題に鑑みて成され、イオン注入によって形成する不純物
層の欠陥をなくし、ＰＮ接合部における耐圧低下を防止
できるようにすることを目的とする。
伸びる空乏層が欠陥中でスライドしてしまい、ＰＮ接合
の耐圧を低下させるという問題がある。本発明は上記問
題に鑑みて成され、イオン注入によって形成する不純物
層の欠陥をなくし、ＰＮ接合部における耐圧低下を防止
できるようにすることを目的とする。
【０００５】
【課題を解決するための手段】上記問題を解決すべく、
本発明者らは以下の検討を行った。まず、ｐ型不純物層
における深さとＢの濃度との関係を調べた。その結果を
図９（ａ）に示す。なお、図９（ａ）の縦軸に示される
ｐ型不純物層１００の深さ方向の大きさは、図９（ａ）
の右側に示すＰＮ接合の断面模式図に対応しており、参
考として欠陥が発生している位置を斜線で示してある。
本発明者らは以下の検討を行った。まず、ｐ型不純物層
における深さとＢの濃度との関係を調べた。その結果を
図９（ａ）に示す。なお、図９（ａ）の縦軸に示される
ｐ型不純物層１００の深さ方向の大きさは、図９（ａ）
の右側に示すＰＮ接合の断面模式図に対応しており、参
考として欠陥が発生している位置を斜線で示してある。
【０００６】この図に示されるように、ｐ型不純物層１
００の表層部ではＢの濃度が低くなっており、このＢの
濃度が低下している領域より若干深い位置で上記欠陥が
発生している。この結晶欠陥について、ｐ型不純物層１
００の形成方法から検討した。上述したように、ｐ型不
純物層１００はｎ型半導体層１０１内にｐ型不純物をイ
オン注入したのち、熱処理によってｐ型不純物を活性化
させてＰＮ接合を形成している。これは、ｐ型不純物の
イオン注入により、イオン注入された領域の結晶性が乱
れるが、熱処理によってｐ型不純物を格子位置に取り込
ませつつ再結晶化させることによってｐ型不純物を活性
化させているのである。
００の表層部ではＢの濃度が低くなっており、このＢの
濃度が低下している領域より若干深い位置で上記欠陥が
発生している。この結晶欠陥について、ｐ型不純物層１
００の形成方法から検討した。上述したように、ｐ型不
純物層１００はｎ型半導体層１０１内にｐ型不純物をイ
オン注入したのち、熱処理によってｐ型不純物を活性化
させてＰＮ接合を形成している。これは、ｐ型不純物の
イオン注入により、イオン注入された領域の結晶性が乱
れるが、熱処理によってｐ型不純物を格子位置に取り込
ませつつ再結晶化させることによってｐ型不純物を活性
化させているのである。
【０００７】そして、この再結晶化の様子を調べたとこ
ろ、図９（ｂ）の矢印に示すように、ｐ型不純物が最も
深く注入された位置側だけでなく、イオン注入が行われ
た表面側からも、上記再結晶化が行われていることが分
かった。これは、炭化珪素へのイオン注入が高エネルギ
ーで行われるために、注入量のピーク位置となる深さ
（飛程）は注入される表面から所定深さ深くなった位置
となる。このため、注入された不純物の濃度が小さい表
面層はそれより深い注入不純物濃度の大きい領域に比べ
て結晶性の乱れの少ない層となっている。このような状
態の半導体を熱処理によって再結晶化させると、ｎ型半
導体層１０１側からだけでなく、イオン注入が行われた
表面側からも再結晶化が行われてしまうのである。
ろ、図９（ｂ）の矢印に示すように、ｐ型不純物が最も
深く注入された位置側だけでなく、イオン注入が行われ
た表面側からも、上記再結晶化が行われていることが分
かった。これは、炭化珪素へのイオン注入が高エネルギ
ーで行われるために、注入量のピーク位置となる深さ
（飛程）は注入される表面から所定深さ深くなった位置
となる。このため、注入された不純物の濃度が小さい表
面層はそれより深い注入不純物濃度の大きい領域に比べ
て結晶性の乱れの少ない層となっている。このような状
態の半導体を熱処理によって再結晶化させると、ｎ型半
導体層１０１側からだけでなく、イオン注入が行われた
表面側からも再結晶化が行われてしまうのである。
【０００８】そして、このような再結晶化の過程で、再
結晶化が進んで衝突したところ、つまりｐ型不純物層１
００の表面から所定深さ深くなった位置に結晶欠陥が集
中して残留してしまう。そこで、上記目的を達成するた
め、以下の技術的手段を採用する。請求項１に記載の発
明においては、第１導電型の第１半導体層（２）中に第
２導電型不純物をイオン注入したのち、該第２導電型不
純物を活性化させて第２導電型の第２半導体層（３）を
形成することで、ＰＮ接合を形成してなる半導体装置の
製造方法において、第１半導体層に第２導電型不純物を
イオン注入して不純物領域（３０）を形成する工程と、
不純物領域の表層部を除去したのち、第２導電型不純物
を活性化させて第２半導体層を形成する工程と、を含ん
でいることを特徴としている。
結晶化が進んで衝突したところ、つまりｐ型不純物層１
００の表面から所定深さ深くなった位置に結晶欠陥が集
中して残留してしまう。そこで、上記目的を達成するた
め、以下の技術的手段を採用する。請求項１に記載の発
明においては、第１導電型の第１半導体層（２）中に第
２導電型不純物をイオン注入したのち、該第２導電型不
純物を活性化させて第２導電型の第２半導体層（３）を
形成することで、ＰＮ接合を形成してなる半導体装置の
製造方法において、第１半導体層に第２導電型不純物を
イオン注入して不純物領域（３０）を形成する工程と、
不純物領域の表層部を除去したのち、第２導電型不純物
を活性化させて第２半導体層を形成する工程と、を含ん
でいることを特徴としている。
【０００９】このように、イオン注入によって不純物領
域を形成したのち、不純物領域の表層部を除去するよう
にすれば、結晶性が乱れていない表層部が除去され、イ
オン注入によって結晶性が乱れた部分が残る。この後、
第２導電型不純物を活性化させれば、最も深くイオン注
入が成された位置側からのみ、つまり一方向からのみ再
結晶化が起こるため、第２半導体層に結晶欠陥が残らな
い。これにより、ＰＮ接合部における耐圧低下を防止す
ることができる。
域を形成したのち、不純物領域の表層部を除去するよう
にすれば、結晶性が乱れていない表層部が除去され、イ
オン注入によって結晶性が乱れた部分が残る。この後、
第２導電型不純物を活性化させれば、最も深くイオン注
入が成された位置側からのみ、つまり一方向からのみ再
結晶化が起こるため、第２半導体層に結晶欠陥が残らな
い。これにより、ＰＮ接合部における耐圧低下を防止す
ることができる。
【００１０】なお、この方法は、例えば、請求項２や請
求項３に示すように、ベース領域（３）を形成する際に
適用することができる。具体的には、請求項４に示すよ
うに、不純物領域の表層部を除去する工程において、不
純物領域の不純物濃度がピーク値となる位置まで、不純
物領域の表層部を除去すればよい。
求項３に示すように、ベース領域（３）を形成する際に
適用することができる。具体的には、請求項４に示すよ
うに、不純物領域の表層部を除去する工程において、不
純物領域の不純物濃度がピーク値となる位置まで、不純
物領域の表層部を除去すればよい。
【００１１】例えば、請求項５に示すように、不純物領
域の表層部を０．１μｍ程度除去すればよい。請求項６
に記載の発明においては、第１導電型の第１半導体層
（２）中に第２導電型不純物のイオン注入を行ったの
ち、該第２導電型不純物を活性化させて第２導電型の第
２半導体層（３）を形成することで、ＰＮ接合を形成し
てなる半導体装置の製造方法において、半導体層の表面
にキャップ層（４０）を形成する工程と、キャップ層を
通して半導体層に第２導電型不純物をイオン注入し、不
純物領域（４１）を形成する工程と、キャップ層を除去
する工程と、不純物領域内の第２導電型不純物を活性化
させて第２半導体層を形成する工程と、を含んでいるこ
とを特徴としている。
域の表層部を０．１μｍ程度除去すればよい。請求項６
に記載の発明においては、第１導電型の第１半導体層
（２）中に第２導電型不純物のイオン注入を行ったの
ち、該第２導電型不純物を活性化させて第２導電型の第
２半導体層（３）を形成することで、ＰＮ接合を形成し
てなる半導体装置の製造方法において、半導体層の表面
にキャップ層（４０）を形成する工程と、キャップ層を
通して半導体層に第２導電型不純物をイオン注入し、不
純物領域（４１）を形成する工程と、キャップ層を除去
する工程と、不純物領域内の第２導電型不純物を活性化
させて第２半導体層を形成する工程と、を含んでいるこ
とを特徴としている。
【００１２】このように、半導体層の表面にキャップ層
を配置し、キャップ層をマスクとしてイオン注入を行え
ば、キャップ層が結晶性の乱れない領域となり、その下
面に位置する半導体層は結晶性が乱れた領域となる。こ
のため、キャップ層を除去すれば、半導体層は表面から
結晶性が乱れた状態となり、この後、第２導電型不純物
を活性化させれば、最も深くイオン注入が成された位置
側からのみ、つまり一方向からのみ再結晶化が起こり、
第２半導体層に結晶欠陥が残らない。これにより、ＰＮ
接合部における耐圧低下を防止することができる。
を配置し、キャップ層をマスクとしてイオン注入を行え
ば、キャップ層が結晶性の乱れない領域となり、その下
面に位置する半導体層は結晶性が乱れた領域となる。こ
のため、キャップ層を除去すれば、半導体層は表面から
結晶性が乱れた状態となり、この後、第２導電型不純物
を活性化させれば、最も深くイオン注入が成された位置
側からのみ、つまり一方向からのみ再結晶化が起こり、
第２半導体層に結晶欠陥が残らない。これにより、ＰＮ
接合部における耐圧低下を防止することができる。
【００１３】なお、この方法は、例えば、請求項７や請
求項８に示すように、ベース領域（３）を形成する際に
適用することができる。具体的には、請求項９に示すよ
うに、マスク層を形成する工程においては、イオン注入
工程におけるイオン注入で濃度がピーク値となる飛程よ
りも大きな膜厚でマスク層を形成すればよい。
求項８に示すように、ベース領域（３）を形成する際に
適用することができる。具体的には、請求項９に示すよ
うに、マスク層を形成する工程においては、イオン注入
工程におけるイオン注入で濃度がピーク値となる飛程よ
りも大きな膜厚でマスク層を形成すればよい。
【００１４】例えば、請求項１０に示すように、マスク
層の膜厚を０．１μｍ以上で形成すればよい。なお、マ
スク層としては、請求項１１に示すように、シリコン窒
化膜、シリコン酸化膜、酸化チタン膜、炭化チタン膜、
炭化珪素のいずれかを用いることができる。
層の膜厚を０．１μｍ以上で形成すればよい。なお、マ
スク層としては、請求項１１に示すように、シリコン窒
化膜、シリコン酸化膜、酸化チタン膜、炭化チタン膜、
炭化珪素のいずれかを用いることができる。
【００１５】上記した括弧内の符号は、後述する実施形
態記載の具体的手段との対応関係を示すものである。
態記載の具体的手段との対応関係を示すものである。
【００１６】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１に、本発明の一実施形態を適用
して形成したノーマリオフ型のｎチャネルタイププレー
ナ型のＭＯＳＦＥＴ（以下、縦型パワーＭＯＳＦＥＴと
いう）の断面構成を示す。本デバイスは、インバータや
車両用オルタネータのレクチファイヤに適用すると好適
なものである。以下、図１に基づいて縦型パワーＭＯＳ
ＦＥＴの構造について説明する。
について説明する。図１に、本発明の一実施形態を適用
して形成したノーマリオフ型のｎチャネルタイププレー
ナ型のＭＯＳＦＥＴ（以下、縦型パワーＭＯＳＦＥＴと
いう）の断面構成を示す。本デバイスは、インバータや
車両用オルタネータのレクチファイヤに適用すると好適
なものである。以下、図１に基づいて縦型パワーＭＯＳ
ＦＥＴの構造について説明する。
【００１７】炭化珪素からなるｎ+ 型半導体基板１は上
面を主表面１ａとし、主表面の反対面である下面を裏面
１ｂとしている。このｎ+ 型半導体基板１の主表面１ａ
上には、基板１よりも低いドーパント濃度を有する炭化
珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エ
ピ層という）２が積層されている。ｎ- 型エピ層２の表
層部における所定領域には、所定深さを有するｐ型ベー
ス領域３が形成されている。このｐ型ベース領域３はＢ
をドーパントとしたイオン注入により形成されており、
ｐ型ベース領域３の表層部から底部に至るまで概ね均等
に略１×１０17ｃｍ-3以上の濃度となっている。
面を主表面１ａとし、主表面の反対面である下面を裏面
１ｂとしている。このｎ+ 型半導体基板１の主表面１ａ
上には、基板１よりも低いドーパント濃度を有する炭化
珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エ
ピ層という）２が積層されている。ｎ- 型エピ層２の表
層部における所定領域には、所定深さを有するｐ型ベー
ス領域３が形成されている。このｐ型ベース領域３はＢ
をドーパントとしたイオン注入により形成されており、
ｐ型ベース領域３の表層部から底部に至るまで概ね均等
に略１×１０17ｃｍ-3以上の濃度となっている。
【００１８】また、ｐ型ベース領域３の表層部の所定領
域には、該ベース領域３よりも浅い低抵抗なｎ+ 型ソー
ス領域４が形成されている。さらに、ｎ+ 型ソース領域
４とｎ- 型エピ層２とを繋ぐように、ｐ型ベース領域３
の表面部にはｎ- 型ＳｉＣ層５が延設されている。この
ｎ- 型ＳｉＣ層５は、エピタキシャル成長にて形成され
たものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、
３Ｃのものを用いる。尚、このｎ- 型ＳｉＣ層５はデバ
イスの動作時にチャネル形成層として機能する。以下、
ｎ- 型ＳｉＣ層５を表面チャネル層という。
域には、該ベース領域３よりも浅い低抵抗なｎ+ 型ソー
ス領域４が形成されている。さらに、ｎ+ 型ソース領域
４とｎ- 型エピ層２とを繋ぐように、ｐ型ベース領域３
の表面部にはｎ- 型ＳｉＣ層５が延設されている。この
ｎ- 型ＳｉＣ層５は、エピタキシャル成長にて形成され
たものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、
３Ｃのものを用いる。尚、このｎ- 型ＳｉＣ層５はデバ
イスの動作時にチャネル形成層として機能する。以下、
ｎ- 型ＳｉＣ層５を表面チャネル層という。
【００１９】表面チャネル層５はＮ（窒素）をドーパン
トに用いて形成されており、そのドーパント濃度は、例
えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度
で、かつ、ｎ- 型エピ層２及びｐ型ベース領域３のドー
パント濃度以下となっている。これにより、低オン抵抗
化が図られている。そして、ｐ型ベース領域３の間に位
置するｎ- 型エピ層２がいわゆるＪ−ＦＥＴ部６を構成
している。
トに用いて形成されており、そのドーパント濃度は、例
えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度
で、かつ、ｎ- 型エピ層２及びｐ型ベース領域３のドー
パント濃度以下となっている。これにより、低オン抵抗
化が図られている。そして、ｐ型ベース領域３の間に位
置するｎ- 型エピ層２がいわゆるＪ−ＦＥＴ部６を構成
している。
【００２０】表面チャネル層５の上面およびｎ+ 型ソー
ス領域４の上面には熱酸化にてゲート酸化膜７が形成さ
れている。さらに、ゲート酸化膜７の上にはゲート電極
８が形成されている。ゲート電極８は絶縁膜９にて覆わ
れている。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅ
ｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用いられている。この
絶縁膜９の上にはソース電極１０が形成され、ソース電
極１０はｎ+ 型ソース領域４およびｐ型ベース領域３と
接している。また、ｎ+ 型半導体基板１の裏面１ｂに
は、ドレイン電極層１１が形成されている。
ス領域４の上面には熱酸化にてゲート酸化膜７が形成さ
れている。さらに、ゲート酸化膜７の上にはゲート電極
８が形成されている。ゲート電極８は絶縁膜９にて覆わ
れている。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅ
ｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用いられている。この
絶縁膜９の上にはソース電極１０が形成され、ソース電
極１０はｎ+ 型ソース領域４およびｐ型ベース領域３と
接している。また、ｎ+ 型半導体基板１の裏面１ｂに
は、ドレイン電極層１１が形成されている。
【００２１】次に、図１に示すＭＯＳＦＥＴの製造工程
を、図２〜図４に基づいて説明する。 〔図２（ａ）に示す工程〕まず、ｎ型４Ｈ、６Ｈ、若し
くは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型半導体基板１を
用意する。ｎ+ 型半導体基板１は、その厚さが４００μ
ｍであり、主表面１ａが（０００１）Ｓｉ面、又は、
（１１２−０）ａ面となっている。この基板１の主表面
１ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成
長させる。本例では、ｎ- 型エピ層２は下地の基板１と
同様の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−
ＳｉＣ層となる。
を、図２〜図４に基づいて説明する。 〔図２（ａ）に示す工程〕まず、ｎ型４Ｈ、６Ｈ、若し
くは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型半導体基板１を
用意する。ｎ+ 型半導体基板１は、その厚さが４００μ
ｍであり、主表面１ａが（０００１）Ｓｉ面、又は、
（１１２−０）ａ面となっている。この基板１の主表面
１ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成
長させる。本例では、ｎ- 型エピ層２は下地の基板１と
同様の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−
ＳｉＣ層となる。
【００２２】〔図２（ｂ）に示す工程〕ｎ- 型エピ層２
の上の所定領域にＬＴＯ膜２０を配置し、これをマスク
としてＢのイオン注入を行う。これにより、ｎ- 型エピ
層２の表層部にｐ型不純物がドーピングされた不純物領
域３０が形成される。このとき、イオン注入条件は、温
度が７００℃、ドーズ量が１×１０16ｃｍ-2としてお
り、Ｂの不純物濃度が１×１０16ｃｍ-3以上になるよう
にしている。
の上の所定領域にＬＴＯ膜２０を配置し、これをマスク
としてＢのイオン注入を行う。これにより、ｎ- 型エピ
層２の表層部にｐ型不純物がドーピングされた不純物領
域３０が形成される。このとき、イオン注入条件は、温
度が７００℃、ドーズ量が１×１０16ｃｍ-2としてお
り、Ｂの不純物濃度が１×１０16ｃｍ-3以上になるよう
にしている。
【００２３】この不純物領域３０における深さとＢの不
純物濃度の関係を図５（ａ）に示す。この図に示される
ように、Ｂの不純物濃度のピーク値（不純物量のピーク
値）は、不純物領域３０の表面より所定深さ深くなった
位置となっている。これは、炭化珪素へのイオン注入が
高エネルギーで行われるために、イオン注入がある程度
の飛程となるからである。
純物濃度の関係を図５（ａ）に示す。この図に示される
ように、Ｂの不純物濃度のピーク値（不純物量のピーク
値）は、不純物領域３０の表面より所定深さ深くなった
位置となっている。これは、炭化珪素へのイオン注入が
高エネルギーで行われるために、イオン注入がある程度
の飛程となるからである。
【００２４】なお、本工程においてドーパントをＢとし
ているが、ｐ型不純物となる３Ａ族の元素なら他のドー
パントを使用してもよい。 〔図２（ｃ）に示す工程〕不純物領域３０を含むｎ- 型
エピ層２の上面をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ
ｅｔｃｈｉｎｇ）により除去する。このとき、図５
（ａ）に示す不純物濃度がピーク値となる深さ（例えば
０．１μｍ程度）よりも深い位置まで除去するのが好ま
しい。
ているが、ｐ型不純物となる３Ａ族の元素なら他のドー
パントを使用してもよい。 〔図２（ｃ）に示す工程〕不純物領域３０を含むｎ- 型
エピ層２の上面をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ
ｅｔｃｈｉｎｇ）により除去する。このとき、図５
（ａ）に示す不純物濃度がピーク値となる深さ（例えば
０．１μｍ程度）よりも深い位置まで除去するのが好ま
しい。
【００２５】これにより、不純物領域３０の表層部にお
けるＢの不純物濃度が小さい領域、つまり不純物領域３
０のうち結晶性のあまり乱れていない部分が除去され
る。その後、再結晶化を行うための熱処理として、１４
００℃以上の温度（例えば、１６００℃）で、３０分間
の活性化アニールを施し、不純物領域３０におけるＢを
活性化させる。これにより、ｐ型ベース領域３が形成さ
れると共に、ｐ型ベース領域３の間におけるＪ−ＦＥＴ
部６が確定される。
けるＢの不純物濃度が小さい領域、つまり不純物領域３
０のうち結晶性のあまり乱れていない部分が除去され
る。その後、再結晶化を行うための熱処理として、１４
００℃以上の温度（例えば、１６００℃）で、３０分間
の活性化アニールを施し、不純物領域３０におけるＢを
活性化させる。これにより、ｐ型ベース領域３が形成さ
れると共に、ｐ型ベース領域３の間におけるＪ−ＦＥＴ
部６が確定される。
【００２６】このとき、不純物領域３０の表層部が除去
されているため、不純物領域３０の表面は結晶性の乱れ
た部分となり、不純物領域３０の表面側からは再結晶化
が行われない。このため、図５（ｂ）の矢印で示すよう
に、不純物領域３０の最も深い位置からのみ再結晶化が
進み、この再結晶化が不純物領域３０の表面まで進む。
されているため、不純物領域３０の表面は結晶性の乱れ
た部分となり、不純物領域３０の表面側からは再結晶化
が行われない。このため、図５（ｂ）の矢印で示すよう
に、不純物領域３０の最も深い位置からのみ再結晶化が
進み、この再結晶化が不純物領域３０の表面まで進む。
【００２７】このように、不純物領域３０の再結晶化が
一方向からのみ進むようになるため、二方向から再結晶
化が進む場合のように衝突が生じず、ｐ型ベース領域３
には結晶欠陥が形成されない。この結晶欠陥の有無の様
子をＲＢＳ（Ｒｕｔｈｅｒｆｏｒｄ ｂａｃｋ ｓｃａ
ｔｔｅｒｉｎｇ）によるチャネリング検出にて調べた。
この結果を図６に示す。参考として、不純物領域３０の
表層部を除去せずに活性化を行った場合についてのチャ
ネリング検査の結果を図６中に示す。なお、ＲＢＳと
は、所定エネルギーでＨｅイオンビームを照射したとき
に結晶欠陥で散乱されたＨｅイオンがどれだけ検出器に
届くか検査することをいい、結晶性が乱れ、格子間位置
に原子が存在すると、照射されたＨｅイオンが格子間位
置に存在する原子に衝突して散乱されることから、結晶
欠陥の有無の確認にＲＢＳが用いられている。
一方向からのみ進むようになるため、二方向から再結晶
化が進む場合のように衝突が生じず、ｐ型ベース領域３
には結晶欠陥が形成されない。この結晶欠陥の有無の様
子をＲＢＳ（Ｒｕｔｈｅｒｆｏｒｄ ｂａｃｋ ｓｃａ
ｔｔｅｒｉｎｇ）によるチャネリング検出にて調べた。
この結果を図６に示す。参考として、不純物領域３０の
表層部を除去せずに活性化を行った場合についてのチャ
ネリング検査の結果を図６中に示す。なお、ＲＢＳと
は、所定エネルギーでＨｅイオンビームを照射したとき
に結晶欠陥で散乱されたＨｅイオンがどれだけ検出器に
届くか検査することをいい、結晶性が乱れ、格子間位置
に原子が存在すると、照射されたＨｅイオンが格子間位
置に存在する原子に衝突して散乱されることから、結晶
欠陥の有無の確認にＲＢＳが用いられている。
【００２８】この図に示されるように、不純物領域３０
の表層部を除去せずに活性化処理を行った場合には、ｐ
型ベース領域３の表面（本図においてＣｈａｎｎｅｌの
値が４２５の部分が表面に相当）より所定深さ深くなっ
た位置において、波形が突出している。この波形の突出
は、この領域でＨｅイオンが多く検出されたことを示し
ており、ｐ型ベース領域３に結晶欠陥が存在しているこ
とを意味している。
の表層部を除去せずに活性化処理を行った場合には、ｐ
型ベース領域３の表面（本図においてＣｈａｎｎｅｌの
値が４２５の部分が表面に相当）より所定深さ深くなっ
た位置において、波形が突出している。この波形の突出
は、この領域でＨｅイオンが多く検出されたことを示し
ており、ｐ型ベース領域３に結晶欠陥が存在しているこ
とを意味している。
【００２９】これに対して、本実施形態のように不純物
領域３０の表層部を除去してから活性化処理を行った場
合には、波形が滑らかになっており、ｐ型ベース領域３
に結晶欠陥がほぼ存在していない状態となっている。こ
の結果からも、本実施形態のように不純物領域３０の表
層部を除去してから活性化処理を行うことにより、ｐ型
ベース領域３の結晶欠陥をなくすことができるといえ
る。
領域３０の表層部を除去してから活性化処理を行った場
合には、波形が滑らかになっており、ｐ型ベース領域３
に結晶欠陥がほぼ存在していない状態となっている。こ
の結果からも、本実施形態のように不純物領域３０の表
層部を除去してから活性化処理を行うことにより、ｐ型
ベース領域３の結晶欠陥をなくすことができるといえ
る。
【００３０】〔図３（ａ）に示す工程〕ＬＴＯ膜２０を
除去したのち、ｐ型ベース領域３の表面を含むｎ- 型エ
ピ層２の上に不純物濃度が１×１０16ｃｍ-2以下、膜厚
が０．３μｍ以下の表面チャネル層５をエピタキシャル
成長させる。このとき、縦型パワーＭＯＳＦＥＴをノー
マリオフ型にするために、表面チャネル層５の厚み（膜
厚）を、ゲート電極８に電圧を印加していない時におけ
るｐ型ベース領域３から表面チャネル層５に広がる空乏
層の伸び量と、ゲート酸化膜７から表面チャネル層５に
広がる空乏層の伸び量との和よりも小さくなるようにし
ている。
除去したのち、ｐ型ベース領域３の表面を含むｎ- 型エ
ピ層２の上に不純物濃度が１×１０16ｃｍ-2以下、膜厚
が０．３μｍ以下の表面チャネル層５をエピタキシャル
成長させる。このとき、縦型パワーＭＯＳＦＥＴをノー
マリオフ型にするために、表面チャネル層５の厚み（膜
厚）を、ゲート電極８に電圧を印加していない時におけ
るｐ型ベース領域３から表面チャネル層５に広がる空乏
層の伸び量と、ゲート酸化膜７から表面チャネル層５に
広がる空乏層の伸び量との和よりも小さくなるようにし
ている。
【００３１】具体的には、ｐ型ベース領域３から表面チ
ャネル層５に広がる空乏層の伸び量は、表面チャネル層
５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧に
よって決定され、ゲート酸化膜７から表面チャネル層５
に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及び
ゲート電極８（金属）と表面チャネル層５（半導体）と
の仕事関数差によって決定されるため、これらに基づい
て表面チャネル層５の膜厚を決定している。
ャネル層５に広がる空乏層の伸び量は、表面チャネル層
５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧に
よって決定され、ゲート酸化膜７から表面チャネル層５
に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及び
ゲート電極８（金属）と表面チャネル層５（半導体）と
の仕事関数差によって決定されるため、これらに基づい
て表面チャネル層５の膜厚を決定している。
【００３２】このようなノーマリオフ型の縦型パワーＭ
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。また、図１に示すよ
うに、ｐ型ベース領域３は、ソース電極１０と接触して
いて接地状態となっている。このため、表面チャネル層
５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧を
利用して表面チャネル層５をピンチオフすることができ
る。例えば、ｐ型ベース領域３が接地されてなくてフロ
ーティング状態となっている場合には、ビルトイン電圧
を利用してｐ型ベース領域３から空乏層を延ばすという
ことができないため、ｐ型ベース領域３をソース電極１
０と接触させることは、表面チャネル層５をピンチオフ
するのに有効な構造であるといえる。
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。また、図１に示すよ
うに、ｐ型ベース領域３は、ソース電極１０と接触して
いて接地状態となっている。このため、表面チャネル層
５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧を
利用して表面チャネル層５をピンチオフすることができ
る。例えば、ｐ型ベース領域３が接地されてなくてフロ
ーティング状態となっている場合には、ビルトイン電圧
を利用してｐ型ベース領域３から空乏層を延ばすという
ことができないため、ｐ型ベース領域３をソース電極１
０と接触させることは、表面チャネル層５をピンチオフ
するのに有効な構造であるといえる。
【００３３】なお、ｐ型ベース領域３の不純物濃度を高
くすると、ビルトイン電圧をより大きく利用することが
できるため有効である。本実施形態では、炭化珪素によ
って縦型パワーＭＯＳＦＥＴを製造しているが、これを
シリコンを用いて製造しようとすると、ｐ型ベース領域
３や表面チャネル層５等の不純物層を形成する際におけ
る熱拡散の拡散量の制御が困難であるため、上記構成と
同様のノーマリオフ型のＭＯＳＦＥＴを製造することが
困難となる。このため、本実施形態のようにＳｉＣを用
いることにより、シリコンを用いた場合と比べて精度良
く縦型パワーＭＯＳＦＥＴを製造することができる。
くすると、ビルトイン電圧をより大きく利用することが
できるため有効である。本実施形態では、炭化珪素によ
って縦型パワーＭＯＳＦＥＴを製造しているが、これを
シリコンを用いて製造しようとすると、ｐ型ベース領域
３や表面チャネル層５等の不純物層を形成する際におけ
る熱拡散の拡散量の制御が困難であるため、上記構成と
同様のノーマリオフ型のＭＯＳＦＥＴを製造することが
困難となる。このため、本実施形態のようにＳｉＣを用
いることにより、シリコンを用いた場合と比べて精度良
く縦型パワーＭＯＳＦＥＴを製造することができる。
【００３４】また、ノーマリオフ型の縦型パワーＭＯＳ
ＦＥＴにするためには、上記条件を満たすように表面チ
ャネル層５の厚みを設定する必要があるが、シリコンを
用いた場合にはビルトイン電圧が低いため、表面チャネ
ル層５の厚みを薄くしたり不純物濃度を薄くして形成し
なければならず、不純物イオンの拡散量の制御が困難な
ことを考慮すると、非常に製造が困難であるといえる。
しかしながら、ＳｉＣを用いた場合にはビルトイン電圧
がシリコンの約３倍と高く、表面チャネル層５の厚みを
厚くしたり不純物濃度を濃くして形成できるため、ノー
マリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易
であるといえる。
ＦＥＴにするためには、上記条件を満たすように表面チ
ャネル層５の厚みを設定する必要があるが、シリコンを
用いた場合にはビルトイン電圧が低いため、表面チャネ
ル層５の厚みを薄くしたり不純物濃度を薄くして形成し
なければならず、不純物イオンの拡散量の制御が困難な
ことを考慮すると、非常に製造が困難であるといえる。
しかしながら、ＳｉＣを用いた場合にはビルトイン電圧
がシリコンの約３倍と高く、表面チャネル層５の厚みを
厚くしたり不純物濃度を濃くして形成できるため、ノー
マリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易
であるといえる。
【００３５】〔図３（ｂ）に示す工程〕次に、表面チャ
ネル層５の上の所定領域にＬＴＯ膜２１を配置し、これ
をマスクとしてｎ型不純物である窒素（Ｎ）をイオン注
入する。このときのイオン注入条件は、温度を７００℃
とし、ドーズ量が５×１０15ｃｍ-2となるようにしてい
る。
ネル層５の上の所定領域にＬＴＯ膜２１を配置し、これ
をマスクとしてｎ型不純物である窒素（Ｎ）をイオン注
入する。このときのイオン注入条件は、温度を７００℃
とし、ドーズ量が５×１０15ｃｍ-2となるようにしてい
る。
【００３６】この後、熱処理によって注入されたｎ型不
純物イオン（窒素及びリン）を活性化させてｎ+ 型ソー
ス領域４を形成する。 〔図３（ｃ）に示す工程〕ＬＴＯ膜２１を除去した後、
フォトレジスト法を用いて表面チャネル層５の上の所定
領域にＬＴＯ膜２２を配置し、これをマスクとしてＲＩ
Ｅによりｐ型ベース領域３の上の表面チャネル層５を部
分的にエッチング除去する。これにより、ｐ型ベース領
域３が露出する。
純物イオン（窒素及びリン）を活性化させてｎ+ 型ソー
ス領域４を形成する。 〔図３（ｃ）に示す工程〕ＬＴＯ膜２１を除去した後、
フォトレジスト法を用いて表面チャネル層５の上の所定
領域にＬＴＯ膜２２を配置し、これをマスクとしてＲＩ
Ｅによりｐ型ベース領域３の上の表面チャネル層５を部
分的にエッチング除去する。これにより、ｐ型ベース領
域３が露出する。
【００３７】〔図４（ａ）に示す工程〕ＬＴＯ膜２２を
除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によ
るパイロジェニック法を含む）によりゲート酸化膜７を
形成する。このとき、雰囲気温度は１０８０℃とする。
その後、ゲート絶縁膜７の上にポリシリコンからなるゲ
ート電極８をＬＰＣＶＤにより堆積する。このときの成
膜温度は６００℃とする。
除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によ
るパイロジェニック法を含む）によりゲート酸化膜７を
形成する。このとき、雰囲気温度は１０８０℃とする。
その後、ゲート絶縁膜７の上にポリシリコンからなるゲ
ート電極８をＬＰＣＶＤにより堆積する。このときの成
膜温度は６００℃とする。
【００３８】〔図４（ｂ）に示す工程〕引き続き、ゲー
ト絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶
縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、
成膜温度は４２５℃であり、成膜後に１０００℃のアニ
ールを行う。この後、室温での金属スパッタリングによ
りソース電極１０及びドレイン電極１１を配置したの
ち、１０００℃のアニールを行うと図１に示す縦型パワ
ーＭＯＳＦＥＴが完成する。
ト絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶
縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、
成膜温度は４２５℃であり、成膜後に１０００℃のアニ
ールを行う。この後、室温での金属スパッタリングによ
りソース電極１０及びドレイン電極１１を配置したの
ち、１０００℃のアニールを行うと図１に示す縦型パワ
ーＭＯＳＦＥＴが完成する。
【００３９】このようにして完成した縦型パワーＭＯＳ
ＦＥＴの作用（動作）を説明する。本ＭＯＳＦＥＴはノ
ーマリオフ型の蓄積モードで動作するものであって、ゲ
ート電極８に電圧を印加しない場合は、表面チャネル層
５においてキャリアは、ｐ型ベース領域３と表面チャネ
ル層５との間の静電ポテンシャルの差、及び表面チャネ
ル層５とゲート電極８との間の仕事関数の差により生じ
た電位によって全域空乏化される。そして、ゲート電極
８に電圧を印加することにより、表面チャネル層５とゲ
ート電極８との間の仕事関数の差と外部からの印加電圧
の和により生じる電位差を変化させる。このことによ
り、チャネルの状態を制御することができる。
ＦＥＴの作用（動作）を説明する。本ＭＯＳＦＥＴはノ
ーマリオフ型の蓄積モードで動作するものであって、ゲ
ート電極８に電圧を印加しない場合は、表面チャネル層
５においてキャリアは、ｐ型ベース領域３と表面チャネ
ル層５との間の静電ポテンシャルの差、及び表面チャネ
ル層５とゲート電極８との間の仕事関数の差により生じ
た電位によって全域空乏化される。そして、ゲート電極
８に電圧を印加することにより、表面チャネル層５とゲ
ート電極８との間の仕事関数の差と外部からの印加電圧
の和により生じる電位差を変化させる。このことによ
り、チャネルの状態を制御することができる。
【００４０】つまり、ゲート電極８の仕事関数を第１の
仕事関数とし、ｐ型ベース領域３の仕事関数を第２の仕
事関数とし、表面チャネル層５の仕事関数を第３の仕事
関数としたとき、第１〜第３の仕事関数の差を利用し
て、表面チャネル層５のｎ型のキャリアを空乏化する様
に第１〜第３の仕事関数と表面チャネル層５の不純物濃
度及び膜厚を設定することができる。
仕事関数とし、ｐ型ベース領域３の仕事関数を第２の仕
事関数とし、表面チャネル層５の仕事関数を第３の仕事
関数としたとき、第１〜第３の仕事関数の差を利用し
て、表面チャネル層５のｎ型のキャリアを空乏化する様
に第１〜第３の仕事関数と表面チャネル層５の不純物濃
度及び膜厚を設定することができる。
【００４１】また、オフ状態において、空乏領域は、ｐ
型ベース領域３及びゲート電極８により作られた電界に
よって、表面チャネル層５内に形成される。この状態か
らゲート電極８に対して正のバイアスを供給すると、ゲ
ート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の
界面においてｎ+ 型ソース領域４からｎ- 型ドリフト領
域２方向へ延びるチャネル領域が形成され、オン状態に
スイッチングされる。このとき、電子は、ｎ+ 型ソース
領域４から表面チャネル層５を経由し表面チャネル層５
からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２
（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基
板１（ｎ+ ドレイン）へ垂直に流れる。
型ベース領域３及びゲート電極８により作られた電界に
よって、表面チャネル層５内に形成される。この状態か
らゲート電極８に対して正のバイアスを供給すると、ゲ
ート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の
界面においてｎ+ 型ソース領域４からｎ- 型ドリフト領
域２方向へ延びるチャネル領域が形成され、オン状態に
スイッチングされる。このとき、電子は、ｎ+ 型ソース
領域４から表面チャネル層５を経由し表面チャネル層５
からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２
（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基
板１（ｎ+ ドレイン）へ垂直に流れる。
【００４２】このようにゲート電極８に正の電圧を印加
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。また、上述したように、ｐ型ベース
領域３には結晶欠陥が発生していないため、ｐ型ベース
領域３に伸びる空乏層が欠陥でスライドしてしまうこと
がない。これにより、縦型パワーＭＯＳＦＥＴの耐圧低
下を防止することができる。
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。また、上述したように、ｐ型ベース
領域３には結晶欠陥が発生していないため、ｐ型ベース
領域３に伸びる空乏層が欠陥でスライドしてしまうこと
がない。これにより、縦型パワーＭＯＳＦＥＴの耐圧低
下を防止することができる。
【００４３】このように、ｐ型ベース領域３を形成する
ために、イオン注入を行ったのち、イオン注入によって
形成された不純物領域３０の表層部を除去し、その後に
活性化のための熱処理を行うようにすることで、ｐ型ベ
ース領域３の結晶欠陥を無くすことができ、縦型パワー
ＭＯＳＦＥＴの耐圧低下を防止できる。 （第２実施形態）本実施形態は、第１実施形態に対して
ｐ型ベース領域３の形成方法のみ変化させたものであ
り、他の構成についての製造方法及び縦型パワーＭＯＳ
ＦＥＴの全体構成は同様であるため、ｐ型ベース領域３
の形成方法についてのみ説明する。
ために、イオン注入を行ったのち、イオン注入によって
形成された不純物領域３０の表層部を除去し、その後に
活性化のための熱処理を行うようにすることで、ｐ型ベ
ース領域３の結晶欠陥を無くすことができ、縦型パワー
ＭＯＳＦＥＴの耐圧低下を防止できる。 （第２実施形態）本実施形態は、第１実施形態に対して
ｐ型ベース領域３の形成方法のみ変化させたものであ
り、他の構成についての製造方法及び縦型パワーＭＯＳ
ＦＥＴの全体構成は同様であるため、ｐ型ベース領域３
の形成方法についてのみ説明する。
【００４４】図７に本実施形態における縦型パワーＭＯ
ＳＦＥＴの製造工程を示す。 〔図７（ａ）に示す工程〕まず、図２（ａ）の工程で使
用したものと同様の構成のｎ+ 型半導体基板１を用意す
る。そして、この基板１の主表面１ａに厚さ５μｍのｎ
- 型エピ層２をエピタキシャル成長させる。
ＳＦＥＴの製造工程を示す。 〔図７（ａ）に示す工程〕まず、図２（ａ）の工程で使
用したものと同様の構成のｎ+ 型半導体基板１を用意す
る。そして、この基板１の主表面１ａに厚さ５μｍのｎ
- 型エピ層２をエピタキシャル成長させる。
【００４５】そして、さらにｎ- 型エピ層２の上面にキ
ャップ層４０を厚さ０．１μｍ程度で成膜する。このキ
ャップ層４０としては、シリコン窒化膜（Ｓｉ
3 Ｎ4 ）、シリコン酸化膜（ＳｉＯ2 ）、酸化チタン膜
（ＴｉＯ2 ）、炭化チタン膜（ＴｉＣ）、炭化珪素膜
（ＳｉＣ）等が適用できる。 〔図７（ｂ）に示す工程〕ｎ- 型エピ層２の上の所定領
域にＬＴＯ膜２０を配置し、これをマスクとしてＢのイ
オン注入を行う。これにより、ｎ- 型エピ層２の表層部
にｐ型不純物がドーピングされた不純物領域４１が形成
される。このとき、イオン注入条件は、温度が７００
℃、ドーズ量が１×１０16ｃｍ-2としており、Ｂの不純
物濃度が１×１０16ｃｍ-3以上になるようにしている。
ャップ層４０を厚さ０．１μｍ程度で成膜する。このキ
ャップ層４０としては、シリコン窒化膜（Ｓｉ
3 Ｎ4 ）、シリコン酸化膜（ＳｉＯ2 ）、酸化チタン膜
（ＴｉＯ2 ）、炭化チタン膜（ＴｉＣ）、炭化珪素膜
（ＳｉＣ）等が適用できる。 〔図７（ｂ）に示す工程〕ｎ- 型エピ層２の上の所定領
域にＬＴＯ膜２０を配置し、これをマスクとしてＢのイ
オン注入を行う。これにより、ｎ- 型エピ層２の表層部
にｐ型不純物がドーピングされた不純物領域４１が形成
される。このとき、イオン注入条件は、温度が７００
℃、ドーズ量が１×１０16ｃｍ-2としており、Ｂの不純
物濃度が１×１０16ｃｍ-3以上になるようにしている。
【００４６】このとき、第１実施形態と同様に、Ｂの不
純物濃度のピーク値（不純物量のピーク値）は、イオン
注入が行われる表面より所定深さ深くなった位置となる
ため、それより浅い領域ではＢの不純物濃度が薄くなっ
てしまう。しかし、本実施形態では、ｎ- 型エピ層２の
表面にキャップ層４１を形成しているため、キャップ層
４１はＢの不純物濃度が薄くなる領域となり、ｎ- 型エ
ピ層２は表面から全てＢの不純物濃度がピーク値となる
領域となる。
純物濃度のピーク値（不純物量のピーク値）は、イオン
注入が行われる表面より所定深さ深くなった位置となる
ため、それより浅い領域ではＢの不純物濃度が薄くなっ
てしまう。しかし、本実施形態では、ｎ- 型エピ層２の
表面にキャップ層４１を形成しているため、キャップ層
４１はＢの不純物濃度が薄くなる領域となり、ｎ- 型エ
ピ層２は表面から全てＢの不純物濃度がピーク値となる
領域となる。
【００４７】〔図７（ｃ）に示す工程〕ＬＴＯ膜２０を
除去したのち、キャップ層４１を除去する。これによ
り、不純物領域４１の表面が露出する。その後、再結晶
化を行うための熱処理として、１４００℃以上の温度
（例えば、１６００℃）で、３０分間の活性化アニール
を施し、不純物領域４１におけるＢを活性化させる。こ
れにより、ｐ型ベース領域３が形成されると共に、ｐ型
ベース領域３の間におけるＪ−ＦＥＴ部６が確定され
る。
除去したのち、キャップ層４１を除去する。これによ
り、不純物領域４１の表面が露出する。その後、再結晶
化を行うための熱処理として、１４００℃以上の温度
（例えば、１６００℃）で、３０分間の活性化アニール
を施し、不純物領域４１におけるＢを活性化させる。こ
れにより、ｐ型ベース領域３が形成されると共に、ｐ型
ベース領域３の間におけるＪ−ＦＥＴ部６が確定され
る。
【００４８】このとき、不純物領域４１は表面から全て
不純物濃度がピーク値となるようにイオン注入がなさ
れ、全ての領域で結晶性が乱れた状態となっているた
め、不純物領域４１の表面側からは再結晶化が行われな
い。このため、ｐ型ベース領域３に結晶欠陥が残らず、
縦型パワーＭＯＳＦＥＴの耐圧低下を防止することがで
きる。
不純物濃度がピーク値となるようにイオン注入がなさ
れ、全ての領域で結晶性が乱れた状態となっているた
め、不純物領域４１の表面側からは再結晶化が行われな
い。このため、ｐ型ベース領域３に結晶欠陥が残らず、
縦型パワーＭＯＳＦＥＴの耐圧低下を防止することがで
きる。
【００４９】参考として、縦型パワーＭＯＳＦＥＴの結
晶欠陥の有無の様子をＲＢＳによるチャネリング検出に
て調べた。この結果を図８に示す。参考として、不純物
領域３０の表層部を除去せずに活性化を行った場合につ
いてのチャネリング検査の結果を図８中に示す。この図
に示されるように、キャップ層４０を配置してイオン注
入を行った場合には、波形が滑らかになっており、ｐ型
ベース領域３に結晶欠陥がほぼ存在していない状態とな
っている。
晶欠陥の有無の様子をＲＢＳによるチャネリング検出に
て調べた。この結果を図８に示す。参考として、不純物
領域３０の表層部を除去せずに活性化を行った場合につ
いてのチャネリング検査の結果を図８中に示す。この図
に示されるように、キャップ層４０を配置してイオン注
入を行った場合には、波形が滑らかになっており、ｐ型
ベース領域３に結晶欠陥がほぼ存在していない状態とな
っている。
【００５０】この結果からも、本実施形態のようにキャ
ップ層４０を配置してＢのイオン注入を行うことによ
り、ｐ型ベース領域３の結晶欠陥をなくすことができる
といえる。 （他の実施形態）上記実施形態では、蓄積型のプレーナ
型ＭＯＳＦＥＴに本発明を適用した場合について説明し
たが、炭化珪素へのイオン注入を行ってＰＮ接合を形成
するものであれば他の炭化珪素半導体装置、例えば反転
型のＭＯＳＦＥＴや溝ゲート型のＭＯＳＦＥＴ、ラテラ
ルＭＯＳＦＥＴ、さらにはＰＮダイオード等に本発明を
適用することが可能である。
ップ層４０を配置してＢのイオン注入を行うことによ
り、ｐ型ベース領域３の結晶欠陥をなくすことができる
といえる。 （他の実施形態）上記実施形態では、蓄積型のプレーナ
型ＭＯＳＦＥＴに本発明を適用した場合について説明し
たが、炭化珪素へのイオン注入を行ってＰＮ接合を形成
するものであれば他の炭化珪素半導体装置、例えば反転
型のＭＯＳＦＥＴや溝ゲート型のＭＯＳＦＥＴ、ラテラ
ルＭＯＳＦＥＴ、さらにはＰＮダイオード等に本発明を
適用することが可能である。
【図１】本発明の一実施形態を適用して形成したプレー
ナ型ＭＯＳＦＥＴの断面図である。
ナ型ＭＯＳＦＥＴの断面図である。
【図２】図１に示すプレーナ型ＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図３】図２に続くプレーナ型ＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図４】図３に続くプレーナ型ＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図５】（ａ）は不純物領域３０の深さとＢの濃度との
関係を示す図であり、（ｂ）は不純物領域３０における
再結晶化の様子を説明するための図である。
関係を示す図であり、（ｂ）は不純物領域３０における
再結晶化の様子を説明するための図である。
【図６】ＲＢＳのチャネリング検出によりｐ型ベース領
域３の結晶欠陥を調べた結果を示す図である。
域３の結晶欠陥を調べた結果を示す図である。
【図７】第２実施形態におけるプレーナ型ＭＯＳＦＥＴ
の製造工程を示す図である。
の製造工程を示す図である。
【図８】ＲＢＳのチャネリング検出によりｐ型ベース領
域３の結晶欠陥を調べた結果を示す図である。
域３の結晶欠陥を調べた結果を示す図である。
【図９】（ａ）は従来のＰＮ接合における不純物層の深
さとＢの濃度との関係を示す図であり、（ｂ）は不純物
層における再結晶化の様子を説明するための図である。
さとＢの濃度との関係を示す図であり、（ｂ）は不純物
層における再結晶化の様子を説明するための図である。
１…ｎ+ 型の半導体基板、２…ｎ- 型エピ層、３…ｐ型
ベース領域、４…ｎ+ 型ソース領域、５…表面チャネル
層、７…ゲート絶縁膜、８…ゲート電極、９…絶縁膜、
１０…ソース電極、１１…ドレイン電極、３０、４１…
不純物領域、４０…キャップ層。
ベース領域、４…ｎ+ 型ソース領域、５…表面チャネル
層、７…ゲート絶縁膜、８…ゲート電極、９…絶縁膜、
１０…ソース電極、１１…ドレイン電極、３０、４１…
不純物領域、４０…キャップ層。
フロントページの続き (72)発明者 伊藤 忠 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内
Claims (11)
- 【請求項１】 第１導電型の第１半導体層（２）中に第
２導電型不純物をイオン注入したのち、該第２導電型不
純物を活性化させて第２導電型の第２半導体層（３）を
形成することで、ＰＮ接合を形成してなる半導体装置の
製造方法において、 前記第１半導体層に前記第２導電型不純物をイオン注入
して不純物領域（３０）を形成する工程と、 前記不純物領域の表層部を除去したのち、前記第２導電
型不純物を活性化させて前記第２半導体層を形成する工
程と、を含んでいることを特徴とする炭化珪素半導体装
置の製造方法。 - 【請求項２】 炭化珪素よりなる第１導電型の半導体基
板（１）の主表面上に、この半導体基板よりも高抵抗な
炭化珪素よりなる第１導電型の半導体層（２）を形成す
る工程と、 前記半導体層の表層部の所定領域に第２導電型不純物を
イオン注入して不純物領域（３０）を形成する工程と、 前記不純物領域の表層部を除去したのち、前記第２導電
型不純物を活性化させて第２導電型のベース領域（３）
を形成する工程と、 前記ベース領域の表層部の所定領域に、前記ベース領域
の深さよりも浅い第１導電型のソース領域（４）を形成
する工程と、 前記ソース領域と前記半導体層とに挟まれた前記ベース
領域の上に、ゲート絶縁膜（７）を介してゲート電極
（８）を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電
極（１０）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１１）を形成
する工程とを備えていることを特徴とする炭化珪素半導
体装置の製造方法。 - 【請求項３】 炭化珪素よりなる第１導電型の半導体基
板（１）の主表面上に、この半導体基板よりも高抵抗な
炭化珪素よりなる第１導電型の半導体層（２）を形成す
る工程と、 前記半導体層の表層部の所定領域に第２導電型不純物を
イオン注入して不純物領域（３０）を形成する工程と、 前記不純物領域の表層部を除去したのち、前記第２導電
型不純物を活性化させて第２導電型のベース領域（３）
を形成する工程と、 前記不純物領域内の前記第２導電型不純物を活性化させ
て第２導電型のベース領域（３）を形成する工程と、 前記ベース領域上に第１導電型の表面チャネル層（５）
を形成する工程と、 前記ベース領域の表層部の所定領域に前記表面チャネル
層に接すると共に、前記ベース領域の深さよりも浅い第
１導電型のソース領域（４）を形成する工程と、 前記表面チャネル層上にゲート絶縁膜（７）を介してゲ
ート電極（８）を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電
極（１０）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１１）を形成
する工程とを備えていることを特徴とする炭化珪素半導
体装置の製造方法。 - 【請求項４】 前記不純物領域の表層部を除去する工程
では、該不純物領域の不純物濃度がピーク値となる位置
まで、該不純物領域の表層部を除去することを特徴とす
る請求項１乃至３のいずれか１つに記載の炭化珪素半導
体装置の製造方法。 - 【請求項５】 前記不純物領域の表層部を除去する工程
では、該不純物領域の表層部を０．１μｍ程度除去する
ことを特徴とする請求項１乃至４のいずれか１つに記載
の炭化珪素半導体装置の製造方法。 - 【請求項６】 第１導電型の第１半導体層（２）中に第
２導電型不純物のイオン注入を行ったのち、該第２導電
型不純物を活性化させて第２導電型の第２半導体層
（３）を形成することで、ＰＮ接合を形成してなる半導
体装置の製造方法において、 前記半導体層の表面にキャップ層（４０）を形成する工
程と、 前記キャップ層を通して前記半導体層に前記第２導電型
不純物をイオン注入し、不純物領域（４１）を形成する
工程と、 前記キャップ層を除去する工程と、 前記不純物領域内の前記第２導電型不純物を活性化させ
て前記第２半導体層を形成する工程と、を含んでいるこ
とを特徴とする炭化珪素半導体装置の製造方法。 - 【請求項７】 炭化珪素よりなる第１導電型の半導体基
板（１）の主表面上に、この半導体基板よりも高抵抗な
炭化珪素よりなる第１導電型の半導体層（２）を形成す
る工程と、 前記半導体層の表面にキャップ層（４０）を形成する工
程と、 前記キャップ層を通して前記半導体層の所定領域に前記
第２導電型不純物をイオン注入して不純物領域（４１）
を形成する工程と、 前記キャップ層を除去する工程と、 前記不純物領域内の前記第２導電型不純物を活性化させ
て第２導電型のベース領域（３）を形成する工程と、 前記ベース領域の表層部の所定領域に、前記ベース領域
の深さよりも浅い第１導電型のソース領域（４）を形成
する工程と、 前記ソース領域と前記半導体層とに挟まれた前記ベース
領域の上に、ゲート絶縁膜（７）を介してゲート電極
（８）を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電
極（１０）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１１）を形成
する工程とを備えていることを特徴とする炭化珪素半導
体装置の製造方法。 - 【請求項８】 炭化珪素よりなる第１導電型の半導体基
板（１）の主表面上に、この半導体基板よりも高抵抗な
炭化珪素よりなる第１導電型の半導体層（２）を形成す
る工程と、 前記半導体層の表面にキャップ層（４０）を形成する工
程と、 前記キャップ層を通して前記半導体層の所定領域に前記
第２導電型不純物をイオン注入して不純物領域（４１）
を形成する工程と、 前記キャップ層を除去する工程と、 前記不純物領域内の前記第２導電型不純物を活性化させ
て第２導電型のベース領域（３）を形成する工程と、 前記ベース領域上に第１導電型の表面チャネル層（５）
を形成する工程と、 前記ベース領域の表層部の所定領域に前記表面チャネル
層に接すると共に、前記ベース領域の深さよりも浅い第
１導電型のソース領域（４）を形成する工程と、 前記表面チャネル層上にゲート絶縁膜（７）を介してゲ
ート電極（８）を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電
極（１０）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１１）を形成
する工程とを備えていることを特徴とする炭化珪素半導
体装置の製造方法。 - 【請求項９】 前記キャップ層を形成する工程では、前
記イオン注入工程におけるイオン注入の濃度がピーク値
となるまでの飛程よりも大きな膜厚で前記マスク層を形
成することを特徴とする請求項６乃至８のいずれか１つ
に記載の炭化珪素半導体装置の製造方法。 - 【請求項１０】 前記キャップ層を形成する工程では、
該マスク層の膜厚を０．１μｍ以上で形成することを特
徴とする請求項６乃至９のいずれか１つに記載の炭化珪
素半導体装置の製造方法。 - 【請求項１１】 前記キャップ層として、シリコン窒化
膜、シリコン酸化膜、酸化チタン膜、炭化チタン膜、炭
化珪素のいずれかを用いることを特徴とする請求項６乃
至１０のいずれか１つに記載の炭化珪素半導体装置の製
造方法。
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|---|---|---|---|
| JP30876898A JP4595139B2 (ja) | 1998-10-29 | 1998-10-29 | 炭化珪素半導体装置の製造方法 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299620A (ja) * | 2001-03-30 | 2002-10-11 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| JP2010182762A (ja) * | 2009-02-04 | 2010-08-19 | Oki Semiconductor Co Ltd | 半導体素子及びこの製造方法 |
| JP5082853B2 (ja) * | 2005-10-19 | 2012-11-28 | 三菱電機株式会社 | Ｍｏｓｆｅｔ |
| JP5184779B2 (ja) * | 2004-02-27 | 2013-04-17 | ローム株式会社 | 半導体装置およびその製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05259443A (ja) * | 1992-01-16 | 1993-10-08 | Fuji Electric Co Ltd | 絶縁ゲート型半導体装置 |
| JPH06151860A (ja) * | 1992-11-12 | 1994-05-31 | Fuji Electric Co Ltd | 炭化けい素ｍｏｓｆｅｔの製造方法 |
| JPH08288500A (ja) * | 1995-04-20 | 1996-11-01 | Hitachi Ltd | 炭化珪素半導体素子とその製造法及び用途 |
| JPH10233503A (ja) * | 1997-02-20 | 1998-09-02 | Fuji Electric Co Ltd | 炭化けい素縦型ｍｏｓｆｅｔおよびその製造方法 |
| JP2000022137A (ja) * | 1998-07-07 | 2000-01-21 | Fuji Electric Co Ltd | 炭化けい素ｍｏｓ半導体素子の製造方法および炭化けい素ｍｏｓ半導体素子 |
-
1998
- 1998-10-29 JP JP30876898A patent/JP4595139B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05259443A (ja) * | 1992-01-16 | 1993-10-08 | Fuji Electric Co Ltd | 絶縁ゲート型半導体装置 |
| JPH06151860A (ja) * | 1992-11-12 | 1994-05-31 | Fuji Electric Co Ltd | 炭化けい素ｍｏｓｆｅｔの製造方法 |
| JPH08288500A (ja) * | 1995-04-20 | 1996-11-01 | Hitachi Ltd | 炭化珪素半導体素子とその製造法及び用途 |
| JPH10233503A (ja) * | 1997-02-20 | 1998-09-02 | Fuji Electric Co Ltd | 炭化けい素縦型ｍｏｓｆｅｔおよびその製造方法 |
| JP2000022137A (ja) * | 1998-07-07 | 2000-01-21 | Fuji Electric Co Ltd | 炭化けい素ｍｏｓ半導体素子の製造方法および炭化けい素ｍｏｓ半導体素子 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299620A (ja) * | 2001-03-30 | 2002-10-11 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| JP5184779B2 (ja) * | 2004-02-27 | 2013-04-17 | ローム株式会社 | 半導体装置およびその製造方法 |
| JP5082853B2 (ja) * | 2005-10-19 | 2012-11-28 | 三菱電機株式会社 | Ｍｏｓｆｅｔ |
| JP2010182762A (ja) * | 2009-02-04 | 2010-08-19 | Oki Semiconductor Co Ltd | 半導体素子及びこの製造方法 |
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