JPH08288500A - 炭化珪素半導体素子とその製造法及び用途 - Google Patents

炭化珪素半導体素子とその製造法及び用途

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JPH08288500A
JPH08288500A JP7094770A JP9477095A JPH08288500A JP H08288500 A JPH08288500 A JP H08288500A JP 7094770 A JP7094770 A JP 7094770A JP 9477095 A JP9477095 A JP 9477095A JP H08288500 A JPH08288500 A JP H08288500A
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silicon carbide
junction
type
carbide semiconductor
planar
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Daisuke Kawase
大助 川瀬
Yuzo Kozono
裕三 小園
Tsutomu Yao
勉 八尾
Hironori Inoue
洋典 井上
Toshiyuki Ono
俊之 大野
Takayuki Iwasaki
貴之 岩崎
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Hitachi Ltd
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Abstract

(57)【要約】 【目的】高耐圧のプレーナー型ｐ−ｎ接合を有する炭化
珪素半導体素子とその形成方法を提供する。 【構成】プレーナー型ｐ−ｎ接合を有する炭化珪素半導
体素子のプレーナー型ｐ−ｎ接合の端部を電界集中を緩
和した薄型偏平形状にした。ホトレジスト膜のマスクと
イオン注入マスク膜との特定の密着性処理後にＳｉＯ2
膜の等方エッチングによって形成されたイオン注入マス
クを通してイオン注入ｐ−ｎ接合を形成した。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は新規な炭化珪素プレーナ
ー型ｐ−ｎ接合の構造を有する炭化珪素半導体素子およ
び形成方法とその用途に関するものである。
【０００２】
【従来の技術】炭化珪素(ＳｉＣ)には多くの結晶系が存
在し、結晶構造により２.３乃至３.０エレクトロンボル
トの禁制帯幅を有する。また、ＳｉＣは熱的，化学的及
び機械的に極めて安定でワイドギャップ半導体としては
めずらしくｐ型，ｎ型共に安定に存在する材料である。
ＳｉＣのドーパントはｐ型についてはアルミ（Ａｌ），
ボロン（Ｂ），ｎ型に関しては窒素（Ｎ）が知られてい
るが不純物拡散係数が極めて小さく不純物ドーピングに
熱拡散プロセスを用いることが困難であり、イオン注入
法が用いられている。従って、ＳｉＣ単結晶にイオン注
入により不純物ドーピングを行い作成された素子は大電
力用素子，高温用素子，対放射線素子，光電変換素子そ
の他種々の電子技術分野への応用が期待される。
【０００３】炭化珪素を半導体素子に用いた公知例とし
て特開平2−264475号公報，特開平5−259443号公報及び
特開平6−151860 号公報等で知られている。
【０００４】
【発明が解決しようとする課題】ＳｉＣはその物性から
高耐圧パワーデバイスへの適用が期待されているが、パ
ワーデバイスにおいては電界の集中を緩和する耐圧構造
が必要不可欠である。特に、プレーナー型ｐ−ｎ接合は
多くのパワーデバイスにおいて必要不可欠である。Ｓｉ
パワーデバイスのプレーナー型ｐ−ｎ接合においては拡
散窓を用いた熱拡散プロセスにより形成される接合端部
の曲率により電界の集中を緩和している。一方、ＳｉＣ
はＳｉの約１０倍の電界のもとで用いられると共に、不
純物拡散係数が極めて小さいためにＳｉとは異なるＳｉ
Ｃ特有の耐圧構造、およびその形成プロセスが必要であ
る。
【０００５】本発明の目的は高耐圧プレーナー型ｐ−ｎ
接合を有する高耐圧炭化珪素半導体デバイス、および高
耐圧プレーナー型ｐ−ｎ接合形成方法及びその用途を提
供することにある。
【０００６】
【課題を解決するための手段】本発明は、プレーナー型
ｐ−ｎ接合を有する炭化珪素半導体素子において、前記
ｐ−ｎ接合におけるｐ領域又はｎ領域の断面形状が平行
部の端点から表面までの垂直距離より前記端点から表面
に交わる点までの距離が大きい形状を有することを特徴
とする炭化珪素半導体素子にある。
【０００７】また、本発明は、プレーナー型ｐ−ｎ接合
を有する炭化珪素半導体素子において、前記ｐ−ｎ接合
におけるｐ領域又はｎ領域の断面形状はその端部が平行
部の端点から表面までの垂直距離より小さい曲率を有す
る曲線で形成されていることを特徴とする炭化珪素半導
体素子にある。
【０００８】更に、本発明は、プレーナー型ｐ−ｎ接合
を有する炭化珪素半導体素子において、前記ｐ−ｎ接合
におけるｐ領域又はｎ領域の断面形状は平行部の端点か
ら表面に交わる表面とのなす内角が２０〜４０度である
ことを特徴とする炭化珪素半導体素子にある。
【０００９】即ち、本発明は上述の問題に鑑み、高耐圧
プレーナー型ｐ−ｎ接合を形成するために接合端部にお
けるｐ−ｎ接合界面の断面形状が、表面との平行部の端
点と表面との平行部の端点から表面に垂直に降ろした点
との距離より表面との平行部の端点と表面に垂直に降ろ
した点から接合界面が表面と交わる点の距離が大きいこ
とを特徴とした炭化珪素半導体のプレーナー型ｐ−ｎ接
合のうち、表面との平行部の端点での表面との平行部の
端点と接合界面が表面と交わる点を結ぶ曲線と表面との
平行部が滑らかに接続していることを特徴とする断面形
状であることにより接合端部での電界集中を緩和するこ
とを特徴とした炭化珪素半導体プレーナー型ｐ−ｎ接合
構造である。接合端部におけるｐ−ｎ接合界面の断面形
状において表面との平行部の端点と接合界面が表面と交
わる点が１種以上の曲線で結ばれている。または１種以
上の曲線および１種以上の直線で結ばれていてもよい。
このときプレーナー型ｐ−ｎ接合の平面形状を球形，楕
円形若しくは角部に曲線を有した方形とすることにより
電界の集中を緩和できる。プレーナー型ｐ−ｎ接合にお
いて表面側と接合底部側とで不純物濃度を適当に分配す
るとさらに高耐圧が得られる。炭化珪素半導体のプレー
ナー型ｐ−ｎ接合の外周部に輪上の炭化珪素半導体のプ
レーナー型ｐ−ｎ接合を少なくとも１つ以上具備するこ
とにより、より電界集中を緩和できる。また、ＳｉＣは
不純物拡散係数が極めて小さく熱拡散プロセスが適用不
可能であるが、上記の耐圧構造はイオン注入法によって
のみ形成可能である。イオン注入の際テーパを具備した
マスクを用いてイオン注入することにより上記の耐圧構
造が形成可能である。マスクを等方性エッチングにより
形成することによりマスクのテーパの形状が制御可能で
あり、イオン注入により形成されたプレーナー構造はマ
スクのテーパの形状を反映する。イオン注入マスクのテ
ーパはイオン注入マスク材とイオン注入マスクのエッチ
ングマスクの密着性を制御する、または、イオン注入マ
スクとイオン注入マスクのエッチングマスクとの間の密
着層を制御することにより等方性エッチングによるサイ
ドエッチングの効果を変化させ制御できる。イオン注入
の際に被注入試料の温度を４００乃至２０００℃に加熱
すると接合部の残留欠陥が減少することにより耐圧が向
上する。これらの炭化珪素半導体プレーナー型ｐ−ｎ接
合はｎ型のドーパントとして窒素，ｐ型のドーパントと
してアルミ，ボロンの片方若しくは両方を用いて形成す
る。また、上記の炭化珪素半導体プレーナー型ｐ−ｎ接
合は電界の集中を緩和し理想絶縁破壊電界に近い値に相
当する耐圧を有する。よって、本発明による炭化珪素半
導体プレーナー型ｐ−ｎ接合を具備したダイオード，ト
ランジスタおよびサイリスタ等の炭化珪素半導体素子お
よびこれらの素子を具備した電気回路は高耐圧、かつ低
抵抗であり、高温においても安定した特性を示す。炭化
珪素半導体はショットキー接合により高耐圧が得られる
ことが知られているがショットキー電極と炭化珪素半導
体の接合のみではショットキー電極端部に電界が集中し
理想絶縁破壊電圧の７０％ほどしか得られない。本発明
によるプレーナー構造をショットキー電極端部に具備し
たショットキーダイオードは電界の集中を緩和し高耐圧
が得られる。また、ショットキー接合は熱電子放出過程
により原理的に高温でのリーク電流が大きくなる。しか
し、前記ショットキーダイオードにおいて逆バイアス時
にｐ−ｎ接合界面からドリフト領域へ拡がる空乏層によ
り電流をピンチオフする構造とすると高温でのリーク電
流の増大を防ぐことができる。また、前記ショットキー
ダイオードのショットキー電極をオーミック電極とし空
乏層によるピンチオフのみによって逆阻止を行う静電誘
導型のダイオードはオン抵抗が低くなる。また、炭化珪
素半導体はその物性を活かしたデバイスとして各種トラ
ンジスタも有効である。ＭＯＳ型トランジスタにおいて
はｎ型ドリフト層とチャネルを形成するｐ型層の接合界
面を本発明によるプレーナー型構造とすることにより高
耐圧が得られると共にプレーナー深さを浅くすることが
可能であるのでドリフト長が短くなりオン抵抗の低下の
効果もある。しかし、ＳｉＣ／ＳｉＯ2 界面によるチャ
ネルの移動度は低く全体のオン抵抗が高くなりＭＯＳ型
トランジスタは炭化珪素の物性を活かしたデバイス構造
であるとは言い難い。ＭＯＳ型トランジスタが界面の物
性制御が重要であるのに対して一方、静電誘導型トラン
ジスタはバルクの性質が現れるので炭化珪素の優れた物
性を活かすために適したデバイス構造である。パワーデ
バイスとしての静電誘導型トランジスタとしてはｎ型の
導電性を有するドリフト層とドリフト層中へ拡がる空乏
層を制御するｐ型層の接合を具備するが本発明によるプ
レーナー型接合構造を用いることによりｐ−ｎ接合に逆
バイアスをかけた時の電界集中を避けることが可能であ
り高耐圧が実現できる。また、プレーナー深さを浅くす
ることが可能であるのでドリフト長が短くなりオン抵抗
の低下の効果もある。
【００１０】
【作用】プレーナー型ｐ−ｎ接合端部におけるｐ−ｎ及
接合界面の断面形状を、表面との平行部の端点と表面と
の平行部の端点から表面に垂直に降ろした点との距離よ
り表面との平行部の端点と表面に垂直に降ろした点から
接合界面が表面と交わる点の距離が大きいことを特徴と
した炭化珪素半導体のプレーナー型ｐ−ｎ接合のうち、
表面との平行部の端点での表面との平行部の端点と接合
界面が表面と交わる点を結ぶ曲線と表面との平行部が滑
らかに接続していることを特徴とする断面形状とするこ
とにより接合端部での電界集中を緩和され高耐圧炭化珪
素半導体プレーナー型ｐ−ｎ接合構造が実現できた。接
合端部におけるｐ−ｎ接合界面の断面形状において表面
との平行部の端点と接合界面が表面と交わる点が１種以
上の曲線で結ばれている、または１種以上の曲線および
１種以上の直線で結ばれていても良好な絶縁破壊電圧が
得られた。このときプレーナー型ｐ−ｎ型接合の平面形
状を球形，楕円形若しくは角部に曲線を有した方形とす
ることにより電界の集中を緩和できた。プレーナー型ｐ
−ｎ接合において表面側と接合底部側とで不純物濃度を
適当に分配するとさらに高耐圧が得られた。炭化珪素半
導体のプレーナー型ｐ−ｎ接合の外周部に輪上の炭化珪
素半導体のプレーナー型ｐ−ｎ接合を少なくとも１つ以
上具備することにより、より電界集中を緩和できた。ま
た、SiCは不純物拡散係数が極めて小さく熱拡散プロセ
スが適用不可能であるが、上記の耐圧構造はイオン注入
法によってのみ形成可能である。イオン注入の際テーパ
を具備したマスクを用いてイオン注入することにより上
記の耐圧構造が形成可能であった。マスクを等方性エッ
チングにより形成することによりマスクのテーパの形状
が制御可能であり、イオン注入により形成されたプレー
ナー構造はマスクのテーパの形状を反映した。イオン注
入マスクのテーパはイオン注入マスク材とイオン注入マ
スクのエッチングマスクの密着性を制御する、または、
イオン注入マスクとイオン注入マスクのエッチングマス
クとの間の密着層を制御することにより等方性エッチン
グによるサイドエッチングの効果を変化させ制御でき
た。イオン注入の際に被注入試料の温度を４００乃至２
０００℃に加熱すると接合部の残留欠陥が減少すること
により耐圧が向上した。これらの炭化珪素半導体プレー
ナー型ｐ−ｎ接合はｎ型のドーパントとして窒素，ｐ型
のドーパントとしてアルミ，ボロンの片方若しくは両方
を用いて形成できた。また、上記の炭化珪素半導体プレ
ーナー型ｐ−ｎ接合を具備したダイオード，トランジス
タおよびサイリスタ等の炭化珪素半導体素子およびこれ
らの素子を具備した電気回路は高耐圧、かつ低抵抗であ
り、高温においても安定した特性を示した。本発明によ
るプレーナー構造をショットキー電極端部に具備したシ
ョットキーダイオードは電界集中緩和により高耐圧の、
また、逆バイアス時の空乏層による電流のピンチオフに
より高温でのリーク電流の低減が可能であった。また、
前記ショットキーダイオードのショットキー電極をオー
ミック電極とし空乏層によるピンチオフのみによって逆
阻止を行う静電誘導型のダイオードはオン抵抗が低くな
った。また、炭化珪素半導体はその物性を活かしたデバ
イスとして各種トランジスタも有効であるが、ＭＯＳ型
トランジスタにおいてはｎ型のドリフト層とチャネルを
形成するｐ型層の接合界面を本発明によるプレーナー型
構造とすることにより高耐圧が得られると共にプレーナ
ー深さを浅くすることが可能であるのでチャネル長が短
くなりオン抵抗の低下の効果があった。パワーデバイス
としての静電誘導型トランジスタとしてはｎ型の導電性
を有するドリフト層とドリフト層中へ拡がる空乏層を制
御するｐ型層の接合を具備するが本発明のプレーナー型
接合構造による電界集中緩和により高耐圧が実現でき
た。プレーナー深さを浅くすることが可能であるのでド
リフト長が短くなりオン抵抗の低下の効果があった。
【００１１】
【実施例】
（実施例１）図１は炭化珪素半導体プレーナー型ｐ−ｎ
接合の製造工程を示すフロー図である。
【００１２】厚さ３００μｍのｎ型ＳｉＣ基板２１(ｎ
型キャリア濃度３×１０18／cm3）上にシラン及びプロ
パンガスによりｎ型ＳｉＣエピタキシャル膜２２（ｎ型
キャリア濃度１×１０16／cm3,厚さ２０μｍ）を形成し
（ａ）、その上にスパッタ法により厚さ２μｍのＳｉＯ
2 膜２３をイオン注入マスクとして積層させた（ｂ）。
その後１５０℃の恒温層中でジシラザンガスを３０sec
から１０min の間流しＳｉＯ2 上にレジスト膜２４との
密着層を形成した（密着処理）。その後（ｃ）に示すよ
うにスピンコートによりレジストを塗布後フォトプロセ
スにより直径１２０μｍの円形のプレーナー接合パター
ンを形成し、次いで（ｄ）に示すようにフッ素水溶液に
よりＳｉＯ2 を等方性エッチングした。
【００１３】図２にＳｉＯ2 イオン注入マスクの端部の
形状の密着処理時間によるＳｉＯ2膜のエッチングによ
る形状の変化を示す。フッ酸水溶液によるエッチングは
等方的であるが密着処理時間を少なくすることによりレ
ジスト膜２４とＳｉＯ2 膜２３との密着性が弱くＳｉＯ
2 膜２３のイオン注入マスク端部のテーパ角を小さくす
ることができる。
【００１４】図３はＳｉＯ2 膜のエッチング処理後の密
着処理時間と基板２１に対するＳｉＯ2 膜の図１ａの角
度との関係を示す線図である。図２に示すように密着処
理時間を長くすることによってＳｉＯ2 膜端部での角度
は徐々に大きくなり、５分以上の密着処理時間によって
ＳｉＯ2 膜の等方性のあるエッチングとなる。５秒の処
理で約２３゜，１０秒の処理で２６.５゜，３０秒で約
３３゜，１分で約３６゜となる。
【００１５】次に、有機溶媒によりレジストを除去した
後、図１ｅに示すようにイオン注入を行った。イオン注
入条件は、イオン種Ａｌ，加速電圧３０〜７５０ｋｅ
Ｖ，ドーズ量５×１０15cm2 ，注入時の試料温度１００
０℃とした。図４にＳｉＣとＳｉＯ2 へのＡｌ注入の射
影飛程と加速電圧の関係を示す。ＳｉＣ，ＳｉＯ2 とも
に同等の射影飛程である。
【００１６】図５に膜厚１００ｎｍのＳｉＯ2を通して
ＳｉＣにＡｌを加速電圧１００ｋeＶでドーズ量１×１
０14／cm2 注入した際のＳＩＭＳによる深さ方向の不純
物濃度分布を示す。ＳｉＯ2 の分だけＳｉＣへの注入が
浅くなっている。図６に示すようにイオン注入により形
成された注入層のプレーナー型断面構造はイオン注入マ
スク６３の形状を反映する。イオン注入マスク６３の前
述と同様の基板に対する角度は約２８゜であり、イオン
注入によって形成される注入領域の断面の基板面に対す
る角度も同様に等方でない横方向に長いものが得られ
る。従って、イオン注入によって約１μｍの深さに注入
した注入領域はその端部における傾斜部分の長さ(ａ）
は深さ方向の厚さ(ｂ）に対し約１.９ 倍と大きく、特
に１.３〜２.０倍とするのが好ましい。従って、イオン
注入マスクの基板面に対する角度を２３〜４０゜、より
好ましくは２７〜３８゜が好ましい。
【００１７】フッ酸水溶液によりＳｉＯ2 イオン注入マ
スク６３を除去した後にイオン注入後Ａｒ雰囲気中で１
４００℃，３０min 結晶性回復のための熱処理を行っ
た。熱処理の際の拡散による不純物プロファイルの変化
は少なかった。１２００℃，ウェットで３時間熱酸化を
行った後にＳｉＯ2を０.２μｍ積層しパッシベーション
２８を形成した（図１ｆ）。フッ酸水溶液によりＳｉＯ
2 を一部除去した後に電極としてｎ型，ｐ型にそれぞれ
ニッケル（Ｎｉ）２７，Ａｌ２６を蒸着後真空雰囲気
中、１０００℃で１０min 熱処理を行った（図１ｇ）。
【００１８】図７は密着処理時間を変化させたときの各
プレーナー接合の絶縁破壊電圧を示す。密着処理時間が
短い方が絶縁破壊電圧が高いのは接合端部形状による電
界集中緩和の効果であり理想絶縁破壊電圧の約９０％で
あった。注入深さは約１μｍである。特に、１分以内で
密着処理したものは８８％以上の耐圧を示すことが分
る。従って、密着処理時間としては１０秒〜１分のもの
が好ましく（より好ましくは０.２〜０.８分）、イオン
注入領域の端部での傾斜は基板面に対する角度は２６゜
から３８゜が好ましい。その結果、耐圧の上限として９
５％のものを得ることができる。
【００１９】（実施例２）図８は、本発明によるプレー
ナー型ｐ−ｎ接合を有するショットキーダイオード１０
が例示されている。ショットキーダイオード１０は１０
〜１５ミル（０.２５４〜０.３８１mm）の厚さのｎ+ ６
Ｈ−α炭化珪素からなるｎ型ＳｉＣ基板２１からなる。
基板２１は順方向に高い導電率(低い抵抗）を備えるよ
うｎ+ドープされている。基板２１は窒素によって２×
１０18キャリア／cm3 あるいはそれ以上の濃度にドープ
されることが好ましい。好ましくは１０〜３０μｍ、よ
り好ましくは１５〜２０μｍの厚さの６Ｈ−α炭化珪素
の軽くドープされたｎ型ＳｉＣエピタキシャル膜２２が
モノシランとプロパンガスを用いて熱ＣＶＤによって基
板２１の上に形成されている。この軽くドープされた層
はショットキーダイオードの高い逆ブレークダウン電圧
を与え、かつ１０15〜５×１０16キャリア／cm3 あるい
はそれより少ない濃度でドープされている。窒素はたと
えリンあるいは他のドーパントが使用できても好ましい
ドーパントである。ｎ型ＳｉＣエピタキシャル膜２２は
化学蒸着あるいは他の既知のエピタキシャル技術により
形成できる。５×１０16より少ないキャリア濃度を達成
するために、窒素ドーパントが付加される必要は無い。
窒素は化学蒸着の間にある程度６Ｈ−α炭化珪素に自然
に組み入れられるからである。
【００２０】ショットキーダイオード１０はまた基板２
１の裏側にオーム生成接触を有するＮｉオーミック電極
２７を含んでいる。たとえタンタルの珪化物，ニッケ
ル，金，金／タンタルあるいは他の合金のような他の通
常の接触材料が使用でき、オーム性接触が４０００〜５
０００Åのニッケルであることが好ましい。Ｎｉオーミ
ック電極２７は後に高温（例えば１０００℃）アニール
が続くスパッタリング，蒸着あるいは他の通常の技術に
より堆積できる。当業者にとって、高温アニールにより
Ｎｉオーミック電極２７が好ましくはＡｕショットキー
電極８１の前に形成される。
【００２１】金又は白金を含むＡｕショットキー電極８
１がｎ型ＳｉＣエピタキシャル膜２２の上に形成されて
いる。図８に示されていないが白金の少なくとも一部分
が例えば６００℃で１５分アニーリングすることにより
白金珪化物に変換される。白金珪化物層は８００℃以上
の温度の安定な高性能ショットキー接触を形成する。白
金含有層は２０００Å以下の厚さであることが好まし
く、かつ例えば蒸着を用いて堆積され、かつ例えばマス
ク蒸着パターン化される。金又は白金珪化物変換プロセ
スはｎ型ＳｉＣエピタキシャル膜２２の一部分を消費す
る。炭化珪素消費を低減あるいは除去するために、金又
は白金珪化物が一元構造を形成するよう直接堆積されか
つアニールされよう。金又は白金と珪素の交互層がまた
堆積され、かつ交互層を珪化物に変換するためにアニー
ルされる。
【００２２】図８に記載されたように製造されたショッ
トキーダイオードはβ炭化珪素ダイオード上の白金に比
べて改善されたダイオード特性を与える。本発明により
形成されたダイオードは３.２×１０3Ω／cm2 より少な
い高い順方向抵抗を有している。それらは１０Ｖ以下の
逆電圧に対し典型的に測定可能なレベル以下である逆電
流とブレークダウン電圧以下の逆電圧に対して１×１０
-6Ａ以下である逆電流を示している。１×１０16キャリ
ア／cm3 のｎ型ＳｉＣエピタキシャル膜２２のキャリア
ドーパントレベルに対して約−９５０Ｖのブレークダウ
ン電圧がまた示されている。
【００２３】また、図８に示すように、Ａｕショットキ
ー電極８１の周辺に断面は実施例１と同じであるガード
リングが２重の構造を有している。ｐ型６Ｈ炭化珪素の
リングであるガードリングによって構成されるイオン注
入域２５は、約１μｍの厚さに形成され、コロナ効果に
よりショットキーダイオードに永久的損傷を生じるショ
ットキーダイオードの周辺の周りのマイクロプラズマの
形成を妨げる。ｐ型ガードリングはショットキー接合が
雪崩効果を生じる前にブレークダウンしかつショットキ
ー接触のブレークダウンを妨げるｐｎ接合を形成する。
ガードリングはガードリングとｎ型ＳｉＣエピタキシャ
ル膜２２との間に形成されたｐｎ接合がショットキーダ
イオードのブレークダウン電圧に逆バイアスされるよう
なレベルにドープされている。ガードリングは１０17〜
１０18キャリア／cm3 のドーピング濃度でアルミニウム
あるいはホウ素によりドープされ、好ましくは０.２ 〜
１μｍの深さに注入される。Ａｕショットキー電極８１
の形成の前に高温イオン注入により形成されるようにリ
ングパターンは二酸化珪素，窒化珪素および／または多
結晶珪素のマスク層で形成され、かつイオンはマスクの
リングを通して注入される。注入の後で、マスクの除去
の後でガードリングが表面に見えかつＡｕショットキー
電極８１がそこに整列されるように注入マスクの除去に
先立って浅いエッチが行われる。
【００２４】本実施例におけるガードリングは内側とそ
の外側で同時に実施例１と同様に形成される。ガードリ
ングのｐ+ 領域はその表面に形成したＳｉＯ2 イオン注
入マスク膜を通してイオン注入することによって得られ
る。ＳｉＯ2 イオン注入マスク膜は実施例１と同様にジ
シラザンガス中１５０℃にて３０秒間加熱する密着処理
を施した後、ホトレジスト膜を介して等方性エッチング
を施すことによって形成される。その結果、本実施例に
おけるガードリング端部の基板面に対する角度が約３３
゜（深さに対する長さが約３.５倍）となり、理想耐圧
の約０.９２の高い耐圧が得られる。
【００２５】イオン注入領域が２つ以上あるとショット
キー電極端での電界集中の緩和の効果が大きい。ｐ型の
ドーパントにはＡｌ、またはＢが用いられる。注入深さ
は１〜０.２ μｍの範囲である。キャリア濃度は最低で
も逆バイアス時に注入域で空乏層がパンチスルーしない
程度必要であり、設計耐圧つまり注入深さ及びエピタキ
シャル層厚さ，濃度による。また、注入域の幅はエピタ
キシャル層のキャリア濃度にもよるが典型的にはおよそ
６μｍである。また、注入域の間隔は約６μｍである。
エピタキシャル層側表面に熱酸化とこれに続くスパッタ
法により厚さ１.２μｍ のＳｉＯ2 膜２３を形成する。
次に、支持体側にＮｉオーミック電極２７を形成する。
真空蒸着によりＮｉを２００ｎｍ成膜し真空中１０００
℃で５分熱処理を行いオーミック接触をとる。エピタキ
シャル層上にショットキー電極を端部にｐ−ｎ接合を具
備するように形成する。ショットキー電極にはＡｕ，Ｐ
ｔ等が用いられマスク蒸着により形成される。ショット
キー電極は直径１０〜２００μｍである。
【００２６】以上のようにして作製された本発明による
プレーナー型ｐ−ｎを具備したショットキーダイオード
はｐ−ｎ接合によるショットキー電極端部のガードリン
グの効果により理想絶縁破壊電圧に近い耐圧と優れた高
温特性を有する。
【００２７】（実施例３）図９は本発明によるプレーナ
ー型ｐ−ｎ接合を具備した静電誘導型トランジスタの断
面図である。キャリア濃度が２×１０18／cm3 以上であ
る単結晶ｎ型６Ｈ−ＳｉＣ支持体２１上に形成した厚さ
１０〜３０μｍ，キャリア濃度が１×1015〜５×１０16
／cm3 のｎ型ＳｉＣエピタキシャル膜２２に実施例１に
示した断面形状を有したｐ型イオン注入域を形成する。
ｐ型のドーパントにはＡｌ、またはＢが用いられる。注
入深さは１〜０.２ μｍの範囲である。キャリア濃度は
最低でも逆バイアス時に注入域で空乏層がパンチスルー
しない程度必要であり、設計耐圧つまり注入深さ及びエ
ピタキシャル層厚さ，濃度による、注入域の間隔は１０
μｍ以下である。注入域の間隔は狭いほど耐圧が高くな
るので最小値はデザインルールによる。しかし、注入域
間隔が狭くなると電流経路が狭くなりオン抵抗が高くな
る。この問題を解決するためにソース電極を多数形成す
る。注入域上にゲート電極２６，エピ膜上にソース電極
２７，支持体上にドレン電極２７を形成する。ゲート電
極にはＡｌ，Ｔｉ積層膜、ソース，ドレイン電極にはＮ
ｉを真空蒸着した後に１０００℃で５分熱処理を行いオ
ーミック接触を得たものを用いた。ソース電極下にイオ
ン注入によりｎ型キャリア濃度１×１０18／cm3 以上で
ある注入層となる高濃度ｎ型炭化珪素半導体９１を設け
ることによりコンタクト抵抗は低減される。また、ソー
ス，ドレイン電極は熱酸化膜からなるＳｉＯ2 膜２３に
より絶縁される。
【００２８】本実施例におけるｐ型層の端部は前述のよ
うに３０秒とわずかな時間による密着処理を行って形成
したＳｉＯ2 イオン注入マスク膜を等方性エッチングし
て形成したマスクを通してイオンを注入したもので、楕
円形状を有する。楕円形状の短径に対する長径の長さは
１.８〜３.５倍の形状とするのが好ましい（本実施例に
おける密着処理では約２.５倍)。更に、ｐ型層の端部は
ＳｉＯ2 膜２３に接するように設けられる。高濃度ｎ型
炭化珪素半導体９１はソース電極Ｓの領域内に設けら
れ、ゲート電極ＧとなるＡｌオーミック電極２６はｐ型
層となるイオン注入域２５とＳｉＯ2 膜２３とに接して
設けられる。本実施例においても高耐圧の半導体装置が
得られる。ソース領域の高濃度ｎ型炭化珪素半導体９１
は深さが０.０１〜０.１μｍ，長さ１０〜５０μｍとす
るのが好ましい。
【００２９】（実施例４）図１０に本実施例に係るプレ
ーナー型ｐ−ｎ接合を具備した電界効果型絶縁ゲート型
半導体装置の構造を示してある。本装置はキャリア濃度
２×１０18／cm3以上である単結晶ｎ型６Ｈ−ＳｉＣを
主たる半導体材料として構成されており、先ず、ドレイ
ン電極が裏面に接続されるｎ型ＳｉＣ基板２１の表面に
エピタキシャル成長させた厚さ１０〜２０μｍ，キャリ
ア濃度１０15〜５×１０16／cm3 のｎ型ＳｉＣエピタキ
シャル膜２２が形成され、その上に断面形状が実施例１
と同じｐ型イオン注入域が設けられている。ゲート電極
Ｇには多結晶Ｓｉまたは多結晶ＳｉＣを用いる。さら
に、ゲート電極端部を等方性エッチングすることにより
実施例１と同様のＳｉＯ2 イオン注入マスクを用い高濃
度ｎ型炭化珪素半導体９１をｐ型注入層中に形成する。
高濃度ｎ型層はキャリア濃度が２×１０18／cm3 以上で
あることが望ましい。ソース，ドレイン電極にはＮｉを
真空蒸着した後に１０００℃で５分熱処理を行いオーミ
ック接触を得たものを用いた。高濃度ｎ型炭化珪素半導
体９１は楕円形の長径が短径に対して１.５ 倍であり、
高耐圧を有するものである。
【００３０】本実施例においてもｐ型イオン注入域２５
及び高濃度ｎ型炭化珪素半導体９１を実施例２と同様の
密着処理を施したＳｉＯ2 膜を用いて等方エッチングし
たイオン注入マスクを通して形成することにより従来の
シリコン基板の１０分の１以下のより微細な素子が得ら
れるとともに優れた耐圧が得られるものである。
【００３１】（実施例５）図１１は炭化珪素半導体素子
を用いたバイポーラパワートランジスタのチップ構造を
示すものである。図のプレーナー型はガードリングと酸
化膜により耐圧の確保と接合の保護がなされており、主
に樹脂封止形やモジュール形に採用される。また、本実
施例は増幅段のトランジスタと主トランジスタが１つの
チップ内に構造されたいわゆるダーリントン構造であ
り、小さなベース電流で大電流を制御できる利点があ
る。また、スイッチング時間の短縮を目的として、エミ
ッタやベースをメッシュ構造とし、よりいっそうの微細
化を図ることができる。本実施例においても、実施例１
と同様にｐ層及びＡｌ電極部のｎ+ 領域を形成すること
により優れた特性が得られるものである。
【００３２】（実施例６）図１２は炭化珪素半導体素子
を用い、前述と同様イオン注入ｎ+ 層を形成したパワー
MOSFETのチップ構造である。図に示すようなＵ溝または
Ｖ溝をもつもの（Ｕ−ＭＯＳ，Ｖ−ＭＯＳ）やプレーナ
ー２重イオン注入構造をもつもの（Ｄ−ＭＯＳ）があ
る。ゲートに正の電圧を印加するとゲートに対向したｐ
層部分にチャネルが形成され、このチャネルを通してド
レインからソースに電流が流れる。ゲート電圧を零また
は負とするとチャネルは消え、ｎ層内に空乏層が形成さ
れてオフ状態に戻る。
【００３３】このようにMOSFETは多数キャリア制御デバ
イスであるので、バイポーラトランジスタのような少数
キャリアの蓄積が起こらない。従って、数十〜２００ｋ
Ｈｚの高周波動作が可能である。更にMOSFETは、オン抵
抗の温度係数が正のため電流集中が起こりにくく安全動
作領域が広い、電圧制御素子であるので駆動電力が小さ
い特長を有する。
【００３４】（実施例７）図１３は炭化珪素半導体素子
を用い、前述と同様にイオン注入ｎ+ 層を形成した絶縁
ゲートバイポーラモードトランジスタ（ＩＧＢＴ：Insu
lated GateBipolar mode Transistor)のチップ構造であ
る。図に示すようにパワーMOSFETのドレイン側にｐ層を
追加した構造を有する。ＩＧＢＴはＭＯＳゲートのため
駆動電力が小さく、高速スイッチングが可能，高耐圧高
電流密度が可能などの特長を有している。一方、大電流
領域ではｐｎｐｎのサイリスタ構造部分がラッチし制御
能力を失う場合があるので、過電流保護など回路が設け
るのが好ましい。
【００３５】（実施例８）図１４は炭化珪素半導体素子
を用い、前述と同様の製法によって得たパワーモジュー
ルの全体構造である。
【００３６】パワーモジュールは複数個の電力用半導体
チップを特定の回路に構成し１つのパッケージに組み込
んだものである。現在、ダイオード，サイリスタ，ＧＴ
Ｏ，トランジスタなどのチップを用いた各種の電圧・電
流・回路構成のものがある。図に示すように、バイポー
ラパワートランジスタモジュールにおける半導体チップ
はセラミックスなどで絶縁されて銅基板にろう付けされ
る。熱はこのセラミックスと銅基板を通して放熱され
る。外部回路への結線は上部のねじ端子で行われる。こ
のようにパワーモジュールは集積形の電力用半導体であ
り、かつ取扱いがきわめて容易であるという特長を有す
る。
【００３７】（実施例９）図１５は炭化珪素半導体素子
を用い、前述と同様の製法によって得たバイポーラ集積
回路の基本素子断面構造である。
【００３８】バイポーラ集積回路は、バイポーラトラン
ジスタを中心に抵抗，ダイオード，容量などを１チップ
上に集積して構成される。（ｉ）高速・高周波動作が可
能、（ii）高性能アナログ回路設計が容易、(iii）電流
駆動能力が大で、配線や負荷寄生容量の速度への影響が
少ない、などの利点がある。これらを活かし、ＶＴＲ，
ＴＶをはじめとする各種用途の増幅器・発振器・変復調
器などを集積したアナログ（リニア）ＬＳＩと、大形計
算機などに使われる超高速メモリ，超高速論理回路など
を集積した高速ディジタルＬＳＩに適用される。また、
１チップ上にアナログ回路とディジタル回路を共存させ
たアナログ／ディジタル共存ＬＳＩがＶＴＲなどに適用
される。これにはディジタル回路をＩ2Ｌ 素子で作る方
式が用いられる。
【００３９】図に示すように各種の基本素子を１チップ
に集積したものである。各素子はｎ型エピタキシャル層
内に形成され、ｐ型素子間分離領域で互いに分離されて
おり、ｐ−ｎ接合分離構造と呼ばれている。ｎ+ 埋込層
は、ｎ型エピタキシャル層の引出し電極の抵抗を低減し
ている。以下、各素子を説明する。
【００４０】（ｉ）ショットキーグランドトランジス
タ：コレクタ−ベース間にショットキーダイオードを挿
入し、コレクタ−ベース間の飽和を防いで高速化を図っ
たもの〔図１６(ａ)〕，（ii）Ｉ2Ｌ ：横形ｐｎｐトラ
ンジスタと縦形ｎｐｎトランジスタを含み、両者のｐ層
（Ｂ端子）とｎ層（Ｅ端子）をそれぞれ共通化して一体
形成した素子〔図１６(ｂ)および図１９に示すインバー
タ回路を形成する高密度論理素子〕，(iii）電力用パワ
ートランジスタ：大電流が平均して流れるよう、平面パ
ターンに工夫がなされている〔図１６(ｃ)〕、などがあ
る。
【００４１】（ａ）ｎ+ 埋込層：図１５でｐ- 基板上に
ｎ型エピタキシャル層を堆積する前に、所望の箇所に高
濃度のｎ+ 層を拡散形成する。コレクタやベースの直列
抵抗が低減される。
【００４２】（ｂ）エピタキシャル層：シランガス（Ｓ
ｉＨ4 ，ＳｉＣ4 など），プロパンガス（Ｃ3Ｈ3）など
をキャリアガス（Ｈ2 ）とともに９００℃〜１１００℃
の炉に送り、ｐ- 基板上に単結晶ＳｉＣを析出，成長さ
せて作る。
【００４３】（ｃ）素子間分離：大別して二とおりあ
る。（ｉ）第一はｐ−ｎ接合分離といってｐ−ｎ接合を
常時逆バイアスし、これによる絶縁状態を利用して素子
を周囲と分離する構造(図１５，図１６)。(ii）第二は
誘電体分離といって、ＳｉＯ2で素子間を分離するＬＯ
ＣＯＳ分離（図１７），Ｕ形やＶ形の深溝を掘ってこれ
をポリＳｉなどで充填するトレンチアイソレーションな
どがある。いずれも寄生容量が小さく高速化に適してい
る。
【００４４】（ｄ）自己整合素子の構造：寄生部分を極
力除去して高性能化をねらったもので、図１７（ａ）に
示すＳＳＴ構造では外部ベースがエミッタ周囲に自己整
合的に形成されている。更にこの考えを追求した図１７
（ｂ）のＳＩＣＯＳなどの素子が提案されている。
【００４５】バイポーラトランジスタの高利得増幅作用
を利用し、抵抗，ダイオード，ショットキーダイオー
ド，容量などを組み合わせて構成する。増幅回路・発振
回路・変復調回路・制御回路などを集積し、音響帯／映
像帯／高周波帯などの各用途に使われている。応用はＶ
ＴＲ，ＴＶ，オーディオ，冷蔵庫，エアコン，カメラ，
端末用ディスプレイ，フロッピィディスク，自動車な
ど、広く民生／産業用電子機器に及んでいる。図１８に
集積化されたＶＴＲ信号系回路システムの構成例（３チ
ップ構成）を示す。
【００４６】スイッチング動作を利用する集積回路は図
１９のようにＴＴＬ（TransistorTransistor Logic)，
ＳＴＴＬ（Shottky ＴＴＬ)，ＥＣＬ（Emitter Coupled
Logic)，ＮＴＬ（Non-Threshold Logic)，Ｉ2Ｌ（Integ
rated Injection Logic)がある。中速，汎用にはＴＴ
Ｌ，ＳＴＴＬが用いられ、高速用途にはＥＣＬが用いら
れる。また、高速で低消費電力の回路としてＮＴＬがあ
る。これらの高速ディジタル回路を用いて、１０００〜
１００００ゲート規模のゲートアレイＬＳＩは大形計算
機に使用する。
【００４７】また、Ｉ2Ｌ 回路は若干低速ながら、低消
費電力でＭＯＳに近い高集積密度が実現できるため、バ
イポーラ形超ＬＳＩに用いる。表１にこれらの回路の基
本的な性能を示す。
【００４８】
【表１】
【００４９】図１８はアナログ回路とディジタル回路を
１チップ上に集積させたＶＴＲの色信号処理ＬＳＩの回
路システム図に示すように、アナログ／ディジタル回路
間に多くの信号伝達があり、両者を混在して集積化させ
たものである。バイポーラ集積回路でこれを実現するも
のとして、ディジタル回路をＩ2Ｌ で構成する方式であ
る。低コストで製造でき、高性能アナログ回路が集積で
きる特徴があり、VTRのほか、ＴＶ，オーディオ，カメ
ラ，ディスク駆動装置など広い分野で使用することがで
きる。
【００５０】（実施例１０）本実施例は炭化珪素半導体
素子を用い、前述と同様の製法によって得たＭＯＳ集積
回路について説明する。
【００５１】ＭＯＳ集積回路はバイポーラ集積回路と比
較して低速ではあるが高集積であり、ＶＬＳＩの基本素
子構造である。その特徴は以下の通りである。
【００５２】（ｉ）ＭＯＳトランジスタは高入力抵抗の
素子である。このため、論理回路の出力負荷数（ファン
アウト）が大きくとれる。また、電荷が蓄積できる効果
を利用したダイナミック形の回路が構成できる。
【００５３】（ii）ＭＯＳトランジスタは双方向性のス
イッチ動作を行うことができる。
【００５４】（iii)ＭＯＳトランジスタのしきい値電圧
はイオン打込みにより、正から負の値まで自由に制御で
きる。このため、回路構成の自由度が大きい。しかし、
反面、バイポーラトランジスタのベース−エミッタ電圧
（ＶBE）と比較すると制御性が若干良くない。
【００５５】（iv）ＭＯＳトランジスタは自己分離構造
となっているために、特別なアイソレーションがいら
ず、高集積である。このために、歩留りもバイポーラＩ
Ｃに比較すると高い。
【００５６】（ｖ）相互コンダクタンス，電流駆動能力
はバイポーラトランジスタに比較すると劣る。
【００５７】ＭＯＳ集積回路として単結晶基板を用いた
バルクＭＯＳがある。また、使用するトランジスタとし
てＰＭＯＳ，ＮＭＯＳ，ＣＭＯＳ，Ｂｉ−ＣＭＯＳ(Bip
olarＣＭＯＳ）がある。また、回路の形式からはＥ／Ｅ
(Enhancement／Enhancement)形，Ｅ／Ｄ（Enhancement
／Depletion）形，ＣＭＯＳ（Complementary ＭＯＳ),
Ｂｉ−ＣＭＯＳがある。
【００５８】以上のうちで、４つのＭＯＳ−ＩＣの構造
を図２０に、また、その回路図を３入力のＮＯＲについ
て図２１に示す。これらの特徴を示すと以下のようにな
る。 （ａ）ＰＭＯＳ，Ｅ／Ｅ形は１種類のＭＯＳトランジス
タで構成される。電卓用ＬＳＩに用いることができる。
しかし、負荷ＭＯＳトランジスタにより電圧損失が生
じ、駆動のため１０Ｖ以上の電源が必要なことと、ｐＭ
ＯＳトランジスタはチャネル部を流れるホールの移動度
が低く若止低速である。
【００５９】（ｂ）ＮＭＯＳ，Ｅ／Ｄ形としてｎＭＯＳ
トランジスタはｐＭＯＳトランジタに比較してチャネル
部を流れる電子の移動度が大きく、高速動作できる。回
路構成としては、Ｅ／Ｅ形の回路も使用され、特にダイ
ナミック形のメモリではクロックを負荷のゲートに加え
た回路によるＥ／Ｅ形がある。一方で、マイクロプロセ
ッサ，スタティック形メモリ，ＲＯＭ（Read Only Memo
ry)，EPROM（ErasableProgrammable ＲＯＭ)がＥ／Ｄ形
の回路である。この回路では負荷ＭＯＳトランジスタに
は、窒素をチャネルに打ち込んで負のしきい値電圧をも
たせたノーマリオン形のものである。このため負荷のゲ
ートはソースに接続でき、電圧損失のない回路が構成で
きる。また、しきい値電圧を−２〜−３Ｖに設定するこ
とにより駆動ＭＯＳと負荷ＭＯＳのチャネルコンダクタ
ンス比、すなわちトランジスタの平面寸法比が小さい回
路が構成できる。このため５Ｖ単一電源で使用されるデ
ィジタルＬＳＩに有効である。
【００６０】（ｃ）ＣＭＯＳはｐＭＯＳトランジスタと
ｎＭＯＳトランジスタを相補的に接続して回路を構成し
たものである。このため、ディジタル回路では、入力が
高レベル，低レベルいずれの状態でも、どちらかのトラ
ンジスタがオフ状態となり、きわめて低消費電力の回路
が構成される。ＣＭＯＳは回路あたりのトランジスタ数
が増大するが、論理ＬＳＩ，メモリともに、アレイ状の
構造で回路を構成することが多くなり、ｎＭＯＳのアレ
イ部とＣＭＯＳのランダム論理，周辺回路を組み合わせ
ることによって全体として高集積で低消費電力化する。
また、ＣＭＯＳは、ディジタル応用及びアナログ応用に
使用する。
【００６１】（ｄ）Ｂｉ−ＣＭＯＳは電流駆動能力が高
く、高利得の増幅器を構成できる。このバイポーラトラ
ンジスタとＣＭＯＳを組み合わせたＢｉ−ＣＭＯＳは素
子構造，回路構成ともにＣＭＯＳより更に複雑化する
が、高い性能が得られる。
【００６２】炭化珪素半導体素子を用いたＢｉ−ＣＭＯ
ＳデバイスとしてバイポーラトランジスタとMOSFETを同
一チップ上に形成した構造を図２２に示す。図（ａ）の
構造は作りやすいがバイポーラトランジスタのコレクタ
が基板と共通であるため、利用できる回路に制限があ
る。図（ｂ）の構造はバイポーラトランジスタのコレク
タが基板から分離されているので、使用回路の制限はな
いが、コレクタ抵抗が大きいなど、バイポーラトランジ
スタの性能がバイポーラのみを集積した場合に比べやや
劣る。図（ｃ）の構造は、バイポーラトランジスタ，MO
SFETともに、それぞれのＬＳＩで用いられ、製造方法は
やや複雑である。しかし、デバイス特性は、バイポーラ
ＬＳＩ，CMOSLSI それぞれのデバイス特性に劣らぬ特性
が得られる。
【００６３】炭化珪素半導体素子を用いたＢｉ−ＣＭＯ
Ｓ基本回路としてバイポーラトランジスタ，ＰＭＯＳ，
NMOSFET を同一チップ上で自由に組み合わせができ、低
消費電力で、高い駆動能力をもつＢｉ−ＣＭＯＳ複合回
路が実現できる。その代表的な回路をＣＭＯＳ回路と比
較して図２３に示す。これら回路を最小加工寸法１μｍ
のプロセス技術によって製作した場合の遅延時間と負荷
容量との関係を調らべると、このＢｉ−ＣＭＯＳ複合回
路の負荷駆動能力は同一面積のＣＭＯＳ回路と比べ約５
倍大きく、また、負荷容量が１ｐＦの場合では、約２倍
の高速性能が得られる。このような高速性能をメモリＬ
ＳＩに適用して高速化を図ることができる。
【００６４】（実施例１１）本実施例はメモリに前述と
同様の製法によって得た例を示すものである。
【００６５】集積回路は集積規模を大きくすることによ
りシステムの機能向上および小形化が図れる。そのた
め、あらゆる種類のＩＣが大規模集積化の方向のなか
で、最も大規模集積化されるのがメモリとマイクロプロ
セッサである。メモリ（ＭＯＳダイナミックＲＡＭ、略
してＤＲＡＭ）６４ＭビットのＲＡＭの超ＬＳＩを構成
する部品数は約２億個である。マイクロプロセッサもほ
ぼ同様な割合で大規模化され３２ビットマイクロコンピ
ュータの構成トランジスタ数は約４０万個である。メモ
リＬＳＩとしては高速指向のバイポーラメモリと大容量
指向のＭＯＳメモリがある。
【００６６】ランダムアクセス形のＭＯＳメモリ（Rand
om Access Memory、略してＲＡＭ）には、ダイナミック
形（ＤＲＡＭ）とスタティック形（ＳＲＡＭ）とがあ
る。各ＲＡＭの代表的なメモリセル回路図を図２４に示
す。図（ａ）はＤＲＡＭメモリセルであり、メモリセル
内のキャパシタに情報電荷を蓄える形式のセルである。
キャパシタのリーク電流を補うために周期的に再書込み
（リフレッシュ）を行う必要があるため、ダイナミック
形メモリと称される。ＤＲＡＭは、メモリセルを構成す
る素子は１個のMOSFETと１個のキャパシタの２個のみな
ので高集積化に適しており、低価格・低消費電力であ
る。一方、ＳＲＡＭは、同図（ｂ）に示すように交差結
合したフリップフロップ形のメモリセルにより構成され
ており、リフレッシュ動作が不要で使いやすく、また高
速である反面、構成素子数が多いためＤＲＡＭに比べ集
積度は低く、同一レベルの製造技術を用いた場合集積度
は約１／４程度である。
【００６７】これらのメモリの大規模化は微細加工技術
によるものである。例えば、DRAMの１ギガビットといっ
た大容量化には、ナノサイズの微細加工技術が用いられ
る。そのため、微細トランジスタでは耐圧低下が生じる
が、高不純物濃度のドレイン領域の周辺に低濃度のドレ
イン領域を設けて耐圧向上を図るＬＤＤ（Lightly Dop
ed Drain)構造がある。また、電源電圧は外部的には５
Ｖだが、チップ内で降圧して微細トランジスタで構成さ
れた回路部分を低電圧で動作させる構成とする。以下、
これらのメモリのうち、特に大規模化に適するＤＲＡＭ
の構造について述べる。
【００６８】図２５は炭化珪素半導体素子を用いた２５
６ｋビットのＤＲＡＭの平面キャパシタ形のＤＲＡＭメ
モリセルと、１Ｍビット以上の高集積ＤＲＡＭでの立体
形のメモリセルの基本的な構造を示す。メモリセルは、
２つのｎ+ 領域（ドレインおよびソース）とゲートとか
らなるｎＭＯＳトランジスタと、キャパシタとから構成
されている。平面形のキャパシタは、ｐ形の炭化珪素基
板と多結晶シリコンの電極との間で平面的に構成され
る。このキャパシタは、読出し信号を大きくとるため、
またソフトエラーに対する強度を向上させるため、ある
一定値以上に大きくする。ソフトエラーとは、パッケー
ジに含まれている微量のウランやトリウムから放出され
るα線がメモリセルなどに入射することによって一時的
に記憶情報が破壊される現象である。しかし、平面的な
キャパシタで必要な容量値を得ようとすると所要面積が
大きくなり、メモリセル面積低減が困難となる。そこ
で、立体的構造を利用することで小面積で大容量を実現
するのが立体構造のメモリセルである。トレンチ（溝
形）キャパシタは、炭化珪素基板に細くかつ深く溝を掘
り、溝の壁面上に絶縁体の薄膜を形成したのち溝内に多
結晶シリコンを埋込んだ構造をもつものであり、溝を深
くすればチップ表面の単位面積あたりの容量値を飛躍的
に向上できる。一方、スタックド（積層）キャパシタは
平面コンデンサをトランジスタの上方に積み上げた構造
なので単位面積あたりの容量値を向上できる。これらの
構造は平面形の構造に比べ複雑であるが、メモリセル面
積を低減できる。
【００６９】図２６は炭化珪素半導体素子を用いたマイ
クロプロセッサの基本構成を示したもので、マイクロプ
ログラムを格納するＲＯＭを中心に演算回路，入出力回
路などで構成されている。集積度にはランダムロジッ
ク，ＰＬＡ（Programmable Logic Array)ロジック，
ＲＯＭ／ＲＡＭなどのメモリに分けられ、規則正しい構
造のデバイスからなる。更に仮想記憶といった連想メモ
リが取り込まれたり、用途によっては、不揮発性メモリ
やアナログデバイスも取り込まれる。処理性能も、加工
寸法の微細化に伴う回路性能の向上，高集積化に伴う論
理方式の工夫から高性能化を図り、３２ビットのマイク
ロプロセッサは、３〜８ＭＩＰＳ(MillionInstructions
Per Second）あるいはそれ以上の性能を有する。
【００７０】本実施例においても、従来のシリコン基板
に比べて約１／１０以下の微細な素子ができるととも
に、高耐圧が得られるものである。
【００７１】（実施例１２）集積度が向上すると、二次
元のデバイス構造ではＬＳＩ内部の配線やＬＳＩの実装
による遅延時間が大きくなり、デバイスの性能を十分に
引き出せなくなる。このため、能動素子を２層以上に積
層する三次元デバイスが必要である。炭化珪素半導体素
子を用いた能動素子を３層まで積層した三次元ＭＯＳデ
バイスの構造を、図２７に示す。図のような２枚の基板
をはり合わせた構造を有する。
【００７２】本実施例においても、前述と同様の製法に
よって高集積の半導体素子を得ることができる。それに
より高微細で高耐圧が得られるものである。
【００７３】
【発明の効果】本発明によれば、炭化珪素半導体素子に
おいて高耐圧のプレーナー型ｐ−ｎ接合が得られ、ま
た、本発明法によるプレーナー型ｐ−ｎ接合の形成には
テーパ付きマスクを用いたイオン注入法が有効であり、
このプレーナー接合を具備した炭化珪素半導体デバイス
は高耐圧を有するものが得られる。
【図面の簡単な説明】
【図１】炭化珪素半導体プレーナー型ｐ−ｎ接合作成プ
ロセスフロー図。
【図２】密着処理時間の変化によるイオン注入マスク端
部の形状の変化を示す図。
【図３】密着処理時間と基板間に対する角度との関係を
示す線図。
【図４】ＳｉＣおよびＳｉＯ2 へのＡｌの射影飛程の加
速電圧依存性を示す図。
【図５】ＳｉＯ2 を通しＳｉＣへＡｌをイオン注入した
際の深さ方向不純物濃度分布を示す図。
【図６】横方向散乱による接合端部の曲率形成の模式
図。
【図７】密着熱処理時間とプレーナー接合の耐圧との関
係を示す線図。
【図８】ショットキーダイオードの素子断面図。
【図９】静電誘導型トランジスタの素子断面図。
【図１０】ＭＯＳトランジスタの素子断面図。
【図１１】バイポーラパワートランジスタの素子断面
図。
【図１２】パワーMOSFETの断面図。
【図１３】ＩＧＢＴの断面図。
【図１４】パワーモジュールの断面図。
【図１５】バイポーラ集積回路の断面図。
【図１６】トランジスタの断面図及び平面図。
【図１７】自己整合素子の断面図。
【図１８】ＶＴＲ信号系回路システム図。
【図１９】ディジタル回路図。
【図２０】ＭＯＳ−ＩＣ断面図。
【図２１】ＭＯＳ−ＩＣの回路図。
【図２２】Ｂｉ−ＣＭＯＳデバイスの断面図。
【図２３】Ｂｉ−ＣＭＯＳとＣＭＯＳの２入力ＮＡＮ回
路図。
【図２４】メモリセル回路図。
【図２５】ＤＲＡＭメモリセルの断面図。
【図２６】マイクロプロセッサ構成図。
【図２７】三次元ＭＯＳデバイス断面図。
【符号の説明】
１１…一方の導電型を有する炭化珪素半導体、１２…他
方の導電型を有する炭化珪素半導体、２１…ｎ型ＳｉＣ
基板、２２…ｎ型ＳｉＣエピタキシャル膜、２３…Ｓｉ
Ｏ2 膜、２４…レジスト膜、２５…イオン注入域（ｐ
型）、２６…Ａｌオーミック電極、２７…Ｎｉオーミッ
ク電極、８１…Ａｕショットキー電極、９１…高濃度ｎ
型炭化珪素半導体、１０１…ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 Ｈ０１Ｌ 27/08 １０１Ｖ 21/8224 9276−4Ｍ 27/10 ６０１ 27/082 29/46 Ｆ 27/108 29/48 Ｆ 21/8242 Ｚ 29/43 29/72 29/872 29/74 Ｇ 21/331 29/78 ３０１Ｂ 29/73 29/91 Ｄ 29/74 29/78 29/861 (72)発明者 井上 洋典 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 大野 俊之 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 岩崎 貴之 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】プレーナー型ｐ−ｎ接合を有する炭化珪素
    半導体素子において、前記ｐ−ｎ接合におけるｐ領域又
    はｎ領域の断面形状が平行部の端点から表面までの垂直
    距離より前記端点から表面に交わる点までの距離が大き
    い形状を有することを特徴とする炭化珪素半導体素子。
  2. 【請求項２】プレーナー型ｐ−ｎ接合を有する炭化珪素
    半導体素子において、前記ｐ−ｎ接合におけるｐ領域又
    はｎ領域の断面形状はその端部が平行部の端点から表面
    までの垂直距離より小さい曲率を有する曲線で形成され
    ていることを特徴とする炭化珪素半導体素子。
  3. 【請求項３】プレーナー型ｐ−ｎ接合を有する炭化珪素
    半導体素子において、前記ｐ−ｎ接合におけるｐ領域又
    はｎ領域の断面形状は平行部の端点から表面に交わる表
    面とのなす内角が２０〜４０度であることを特徴とする
    炭化珪素半導体素子。
  4. 【請求項４】請求項１〜３のいずれかにおいて、前記ｐ
    −ｎ接合における平面形状が球形，楕円形若しくは角部
    に曲線を有した方形であることを特徴とした炭化珪素半
    導体素子。
  5. 【請求項５】請求項１〜４のいずれかにおいて、前記ｐ
    −ｎ接合における表面側と接合底部側とで不純物濃度が
    異なることを特徴とした炭化珪素半導体素子。
  6. 【請求項６】請求項１〜５のいずれかにおいて、前記プ
    レーナー型ｐ−ｎ接合の外周部に請求項１〜３，５のい
    ずれかに記載した炭化珪素半導体のプレーナー型ｐ−ｎ
    接合のうち輪状の炭化珪素半導体のプレーナー型ｐ−ｎ
    接合を少なくとも１つ具備したことを特徴とする炭化珪
    素半導体素子。
  7. 【請求項７】請求項１〜６のいずれかにおいて、ｎ型の
    ドーパントが窒素，ｐ型のドーパントがアルミニウム及
    びボロンの１つ以上を用いた炭化珪素半導体素子。
  8. 【請求項８】請求項１〜７に記載した炭化珪素半導体素
    子を具備したことを特徴とするダイオード。
  9. 【請求項９】ｎ型の導電性を示す炭化珪素支持体上に前
    記支持体よりも低い不純物濃度を持つｎ型の導電型の炭
    化珪素半導体上に、平面構造が球形，楕円形若しくは角
    部に曲線を有した方形である金属のショットキー電極と
    前記ショットキー接合の端面に請求項１〜３のいずれか
    の断面形状を有するｐ−ｎ接合を有し、炭化珪素表面に
    おいてショットキー接合界面が前記ｐ−ｎ接合界面に挟
    まれるようにしたことを特徴とする炭化珪素半導体ショ
    ットキーダイオード。
  10. 【請求項１０】請求項９において、ショットキー接合端
    面に具備したプレーナー型ｐ−ｎ接合の周囲に輪状のプ
    レーナー型ｐ−ｎ接合を少なくとも１つ具備したことを
    特徴とする炭化珪素半導体ショットキーダイオード。
  11. 【請求項１１】ｎ型の導電性を示す炭化珪素支持体上に
    前記支持体よりも低い不純物濃度を持つｎ型の導電型の
    炭化珪素半導体上に、平面構造が球形，楕円形若しくは
    角部に曲線を有した方形である金属のオーミック電極と
    前記オーミック接合の端面に請求項１〜３のいずれかに
    示した断面形状を有するｐ−ｎ接合を有し、炭化珪素表
    面においてオーミック接合界面が前記ｐ−ｎ接合界面に
    挟まれるようにしたことを特徴とする静電誘導型炭化珪
    素半導体静電誘導型ダイオード。
  12. 【請求項１２】請求項１１において、オーミック接合端
    面に具備したプレーナー型ｐ−ｎ接合の周囲に輪状の炭
    化珪素半導体のプレーナー型ｐ−ｎ接合を１つ以上具備
    したことを特徴とする炭化珪素半導体静電誘導型ダイオ
    ード。
  13. 【請求項１３】請求項１〜７のいずれかに記載したプレ
    ーナー型ｐ−ｎ接合を具備したことを特徴とするトラン
    ジスタ。
  14. 【請求項１４】ｎ型の導電性を示す炭化珪素半導体支持
    体上に前記支持体よりも低い不純物濃度を持つｎ型の導
    電型の炭化珪素半導体に請求項１〜５のいずれかに記載
    したｐ−ｎ接合を２つ以上具備し、前記炭化珪素半導体
    上かつ前記プレーナー型接合の間にソース電極としての
    オーミック電極を具備し、前記プレーナー接合部の表面
    にゲート電極としてオーミック電極を具備し、前記炭化
    珪素半導体支持体上にドレイン電極としてのオーミック
    電極を具備したことを特徴とした炭化珪素半導体電界効
    果型トランジスタ。
  15. 【請求項１５】請求項１４において、ソース電極とｎ型
    炭化珪半導体との間に前記ｎ型炭化珪素半導体よりキャ
    リア濃度の高いｎ型炭化珪素半導体層を具備したことを
    特徴とした炭化珪素半導体電界効果型トランジスタ。
  16. 【請求項１６】請求項１４において、キャリア濃度の高
    いｎ型炭化珪素半導体キャリア濃度の低い炭化珪素半導
    体の間にｐ型の炭化珪素半導体を具備したことを特徴と
    する炭化珪素半導体電界効果型トランジスタ。
  17. 【請求項１７】請求項１４〜１６のいずれかにおいて、
    ソース電極とゲート電極の間に絶縁体を具備したことを
    特徴とした炭化珪素半導体電界効果型トランジスタ。
  18. 【請求項１８】ｎ型の導電性を示す炭化珪素半導体支持
    体上に前記支持体よりも低い不純物濃度を持つｎ型の導
    電型の炭化珪素半導体に請求項１〜５のいずれかに記載
    した炭化珪素半導体プレーナー型ｐ−ｎ接合を１つ以上
    具備し、かつ前記プレーナー接合表面にｎ型炭化珪素部
    を具備し前記ｎ型炭化珪素半導体と前記プレーナー部と
    前記ｎ型半導体部を覆うゲート絶縁膜を具備し、前記ゲ
    ート絶縁膜上にゲート電極を具備し、前記ｎ型炭化珪素
    部上にソース電極を具備し、前記ｎ型炭化珪素支持体上
    にドレイン電極を具備したことを特徴とする炭化珪素Ｍ
    ＯＳ型電界誘導電型トランジスタ。
  19. 【請求項１９】請求項１〜７のいずれかに記載した炭化
    珪素半導体のプレーナー型ｐ−ｎ接合を具備したことを
    特徴とするサイリスタ。
  20. 【請求項２０】請求項８〜１０のいずれかに記載した半
    導体素子を用いたことを特徴とする電気回路。
  21. 【請求項２１】請求項１〜７のいずれかに記載した炭化
    珪素半導体素子を製造する製造法において、プレーナー
    型ｐ−ｎ接合をイオン注入法により形成することを特徴
    とした炭化珪素半導体素子の製造法。
  22. 【請求項２２】プレーナー型ｐ−ｎ接合を有する炭化珪
    素半導体素子の製造法において、イオン注入の際に被注
    入試料の温度を４００〜２０００℃に加熱することを特
    徴とした炭化珪素半導体素子の製造法。
  23. 【請求項２３】請求項１２又は１３に記載した炭化珪素
    半導体素子の製造法において、前記プレーナー型ｐ−ｎ
    接合に際してテーパを有するＳｉＯ2 膜をイオン注入マ
    スクを用いて形成することを特徴とした炭化珪素半導体
    素子の製造法。
  24. 【請求項２４】請求項１４において、前記イオン注入マ
    スクをジシラザンガス中で短時間処理した後等方性エッ
    チングにより形成することを特徴とした炭化珪素半導体
    素子の製造法。
  25. 【請求項２５】ｎ型炭化珪素基板上にプレーナー型ｐ−
    ｎ接合を有する炭化珪素半導体素子の製造法において、
    前記基板上にｎ型炭化珪素エピタキシャル膜を形成する
    工程，該エピタキシャル膜上にイオン注入マスクとなる
    セラミックス材よりなるイオン注入マスク材を形成する
    工程，該マスク材形成後該マスク材と該マスク材上に形
    成されるレジスト膜との密着性を高める特定の雰囲気中
    での加熱処理する工程，前記マスク材上に前記イオン注
    入マスクのマスクとなる前記レジスト膜を形成する工
    程，前記レジスト膜のマスクを通して前記セラミックス
    材を等方エッチングし前記イオン注入マスクを形成する
    工程及び前記イオン注入マスクを通して前記エピタキシ
    ャル膜にイオン注入する工程を有することを特徴とする
    炭化珪素半導体素子の製造法。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11195788A (ja) * 1997-10-31 1999-07-21 Siliconix Inc 保護用ダイオードを備えるトレンチゲート形パワーｍｏｓｆｅｔ
JP2000138231A (ja) * 1998-10-29 2000-05-16 Denso Corp 炭化珪素半導体装置の製造方法
US6262439B1 (en) 1997-11-28 2001-07-17 Denso Corporation Silicon carbide semiconductor device
JP2001210637A (ja) * 1999-11-18 2001-08-03 Denso Corp 炭化珪素半導体装置の製造方法
JP2002524860A (ja) * 1998-08-28 2002-08-06 クリー インコーポレイテッド 炭化珪素半導体構造における積層誘電体
US6551865B2 (en) 2001-03-30 2003-04-22 Denso Corporation Silicon carbide semiconductor device and method of fabricating the same
JP2004516655A (ja) * 2000-12-11 2004-06-03 クリー インコーポレイテッド 炭化ケイ素中の自己整合バイポーラ接合トランジスタの製造方法およびそれにより作製されるデバイス
JP2004247545A (ja) * 2003-02-14 2004-09-02 Nissan Motor Co Ltd 半導体装置及びその製造方法
JP2005517296A (ja) * 2002-02-08 2005-06-09 クリー　インコーポレイテッド 改良エピタキシャル堆積のために炭化珪素基板を処理する方法、及びその方法によって得られる構造とデバイス
JP2008160141A (ja) * 2003-12-05 2008-07-10 Taiwan Semiconductor Manufacturing Co Ltd 集積回路デバイスとその製造方法
JP2008541275A (ja) * 2005-05-13 2008-11-20 クリー インコーポレイテッド 光起動ワイドバンドギャップバイポーラパワースイッチングデバイスおよび回路
JP2012156207A (ja) * 2011-01-24 2012-08-16 Mitsubishi Electric Corp 半導体装置と半導体装置の製造方法
JP2012190982A (ja) * 2011-03-10 2012-10-04 Toshiba Corp 半導体装置とその製造方法
JP2016219475A (ja) * 2015-05-15 2016-12-22 トヨタ自動車株式会社 炭化珪素半導体装置の製造方法
US11211459B2 (en) 2018-12-17 2021-12-28 Infineon Technologies Ag Semiconductor device and method of manufacturing a semiconductor device

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11195788A (ja) * 1997-10-31 1999-07-21 Siliconix Inc 保護用ダイオードを備えるトレンチゲート形パワーｍｏｓｆｅｔ
US6262439B1 (en) 1997-11-28 2001-07-17 Denso Corporation Silicon carbide semiconductor device
JP2002524860A (ja) * 1998-08-28 2002-08-06 クリー インコーポレイテッド 炭化珪素半導体構造における積層誘電体
JP5021860B2 (ja) * 1998-08-28 2012-09-12 クリー インコーポレイテッド 炭化珪素半導体構造における積層誘電体
JP4595139B2 (ja) * 1998-10-29 2010-12-08 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2000138231A (ja) * 1998-10-29 2000-05-16 Denso Corp 炭化珪素半導体装置の製造方法
JP2001210637A (ja) * 1999-11-18 2001-08-03 Denso Corp 炭化珪素半導体装置の製造方法
JP2004516655A (ja) * 2000-12-11 2004-06-03 クリー インコーポレイテッド 炭化ケイ素中の自己整合バイポーラ接合トランジスタの製造方法およびそれにより作製されるデバイス
US6551865B2 (en) 2001-03-30 2003-04-22 Denso Corporation Silicon carbide semiconductor device and method of fabricating the same
DE10214150B4 (de) * 2001-03-30 2009-06-18 Denso Corporation, Kariya Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung derselben
JP2005517296A (ja) * 2002-02-08 2005-06-09 クリー　インコーポレイテッド 改良エピタキシャル堆積のために炭化珪素基板を処理する方法、及びその方法によって得られる構造とデバイス
JP2004247545A (ja) * 2003-02-14 2004-09-02 Nissan Motor Co Ltd 半導体装置及びその製造方法
JP2008160141A (ja) * 2003-12-05 2008-07-10 Taiwan Semiconductor Manufacturing Co Ltd 集積回路デバイスとその製造方法
JP2008541275A (ja) * 2005-05-13 2008-11-20 クリー インコーポレイテッド 光起動ワイドバンドギャップバイポーラパワースイッチングデバイスおよび回路
JP2011258249A (ja) * 2005-05-13 2011-12-22 Cree Inc 光起動ワイドバンドギャップバイポーラパワースイッチングデバイスおよび回路
JP2012156207A (ja) * 2011-01-24 2012-08-16 Mitsubishi Electric Corp 半導体装置と半導体装置の製造方法
JP2012190982A (ja) * 2011-03-10 2012-10-04 Toshiba Corp 半導体装置とその製造方法
US8569795B2 (en) 2011-03-10 2013-10-29 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2016219475A (ja) * 2015-05-15 2016-12-22 トヨタ自動車株式会社 炭化珪素半導体装置の製造方法
US11211459B2 (en) 2018-12-17 2021-12-28 Infineon Technologies Ag Semiconductor device and method of manufacturing a semiconductor device

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