JPH0555493A

JPH0555493A - 半導体集積回路装置

Info

Publication number: JPH0555493A
Application number: JP3213616A
Authority: JP
Inventors: Shinichi Takagi; 信一高木; Mariko Takayanagi; 万里子高柳
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-08-26
Filing date: 1991-08-26
Publication date: 1993-03-05

Abstract

(57)【要約】【目的】電界によるキャリア速度飽和の影響を考慮して
高速性能を発揮できるようにした相補型の半導体集積回
路装置を提供することを目的とする。【構成】単結晶シリコン基板にｎチャネルＭＯＳＦＥＴ
−Ｑn とｐチャネルＭＯＳＦＥＴ−Ｑp を集積形成して
なる半導体集積回路装置において、ｎチャネルＭＯＳＦ
ＥＴ−Ｑn のチャネル長方向が＜１１１＞軸方向または
これと等価な方向に設定され、ｐチャネルＭＯＳＦＥＴ
−Ｑp のチャネル長方向が＜１００＞軸方向またはこれ
と等価な方向に設定されていることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、単結晶シリコン基板に
超小型の素子を集積して超高速動作を実現する半導体集
積回路装置に関する。

【０００２】

【従来の技術】シリコン基板を用いたＭＯＳ集積回路
は、素子の微細化によってますます高集積化，高速化が
図られている。ＭＯＳ集積回路の基本回路としては、低
消費電力特性を有する相補型ＭＯＳ（ＣＭＯＳ）構造が
多く用いられている。

【０００３】ＭＯＳＦＥＴの微細化が進むと、チャネル
内の電界が極めて大きくなるために、キャリアのドリフ
ト速度はいわゆる速度飽和の影響を受けるようになる。
この速度飽和の影響下では、キャリア速度はキャリアを
走行させる方向に依存していることが知られている。特
に電子と正孔とでは最もキャリア速度の大きい方向が異
なる。従来のＣＭＯＳ集積回路では、この様なキャリア
速度飽和の条件下でのキャリアの走行方向までは考慮さ
れておらず、従って超小型ＣＭＯＳ構造において十分に
高いドレイン駆動力と高速性能が得られない、という問
題があった。

【０００４】同様の問題は、バイポーラ集積回路にもあ
る。バイポーラ集積回路においては、トランジスタのベ
ース幅をできるだけ小さくすることにより、高速化が図
られてきた。しかしベース幅の縮小は、パンチスルー耐
圧の低下を招くために限界がある。従って通常、ベース
層内にドリフト電界を作り付けたドリフト・ベース構造
として、ベース内キャリア走行時間をできるだけ小さく
しながら、しかも一定のベース幅を確保して、高速性能
と耐圧の両立を図ってきた。しかし従来技術の延長上
で、前述のようにキャリアの速度飽和の影響が出てくる
微細ベース幅のｎｐｎトランジスタとｐｎｐトランジス
タトを持つバイポーラ集積回路を形成しても、ＣＭＯＳ
集積回路におけると同様に、十分な駆動力と高速性能を
得ることができない。

【０００５】この様な事情は、バイポーラトランジスタ
とＣＭＯＳ回路を混載したＢｉＣＭＯＳ回路でも同じで
ある。通常ＢｉＣＭＯＳ回路では、ｐｎｐトランジスタ
より駆動力が高いｎｐｎトランジスタを用いて、これと
ＣＭＯＳ回路とを混載しているが、速度飽和の影響を受
ける微細素子を用いた場合のキャリア走行方向を考慮し
た最適化はこれまで行われていない。

【０００６】

【発明が解決しようとする課題】以上のように、超微細
構造のｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥ
Ｔを集積したＣＭＯＳ集積回路や、ｎｐｎトランジスタ
とｐｎｐトランジスタを集積したバイポーラ集積回路で
は、キャリア速度飽和の影響を受けて、十分な駆動力と
高速性能を発揮することができないという問題があっ
た。本発明はこの様な点に鑑み、キャリア速度飽和の影
響を考慮して十分な高速性能を発揮できるようにした半
導体集積回路装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、単結晶シリコ
ン基板にｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦ
ＥＴを集積形成してなる半導体集積回路装置において、
ｎチャネルＭＯＳＦＥＴのチャネル長方向が＜１１１＞
軸もしくは＜１１０＞軸方向またはこれらと等価な方向
に設定され、ｐチャネルＭＯＳＦＥＴのチャネル長方向
が＜１００＞軸方向またはこれと等価な方向に設定され
ていることを特徴とする。

【０００８】具体的には例えば、リコン基板が（０１
１）面またはこれと等価な面を主面として持ち、この主
面に前記ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦ
ＥＴが形成される。またはシリコン基板が（００１）面
またはこれと等価な面を主面として持ち、この主面の一
部に（１１２）面またはこれと等価な面からなるファセ
ット面が形成され、ｎチャネルＭＯＳＦＥＴがこのファ
セットに形成され、ｐチャネルＭＯＳＦＥＴが主面に形
成される。

【０００９】本発明はまた、単結晶シリコン基板にｎｐ
ｎトランジスタとｐｎｐトランジスタを集積形成してな
る半導体集積回路装置において、ｎｐｎトランジスタの
真性トランジスタ領域のｐｎ接合面に垂直な方向が＜１
１１＞軸方向またはこれと等価な方向に設定され、ｐｎ
ｐトランジスタの真性トランジスタ領域のｐｎ接合面に
垂直な方向が＜１００＞軸方向またはこれと等価な方向
に設定されていることを特徴とする。

【００１０】具体的には例えば、シリコン基板が（１０
０）面またはこれと等価な面を主面として持ち、この主
面の一部に（１１１）面またはこれと等価な面からなる
ファセット面が形成され、ｎｐｎトランジスタが主面に
縦型トランジスタとして形成され、ｐｎｐトランジスタ
がファセット面に縦型トランジスタとして形成される。

【００１１】

【作用】単結晶シリコン中の電子や正孔のドリフト速度
は、低電界領域では電界に比例して増大するが、前述の
ように高電界で加速されると速度飽和をおこす。具体的
に電子のドリフト速度について考える。シリコンの伝導
帯は良く知られているように、６つの等価なエネルギー
の底（谷）からなっていて、電子はこれらの谷に分配さ
れる。またこの伝導帯の底のエネルギー面は、図１２
(a) に示すように、回転楕円体となり、このため有効質
量は強い異方性を持つ。例えば、＜１００＞軸上の谷を
考えると、＜１００＞軸方向の有効質量は重く（縦有効
質量：ｍl ）、＜０１１＞軸方向の有効質量は軽い（横
有効質量：ｍt ）。従って、＜１００＞軸方向の谷にい
る電子に着目すると、印加電圧が＜１００＞軸方向なら
ばドリフト速度は小さく、印加電圧が＜００１＞軸方向
ならばドリフト速度が大きくなる。一方、有効質量の小
さい電子の方がエネルギーが高いため散乱を受け易く、
低い電界から速度飽和の影響を受ける。以上の横有効質
量ｍt を持つ電子と縦有効質量ｍl を持つ電子のドリフ
ト速度の電界依存性をまとめると、図１２(b) のように
なる。

【００１２】また全体の電子速度は、Κ点にある６つの
谷の電子速度の平均になる。例えば、＜１００＞軸方向
に電圧を印加すると、６つの谷のうち４つは横有効質量
で決まるドリフト速度で走行し、２つは縦有効質量で決
まるドリフト速度で走行する。電子速度はこれらの平均
になる。印加電圧が＜１１１＞軸方向ならば、すべての
谷の電子速度は同じになる。

【００１３】緩和時間の電界依存性がない低電界領域で
は、印加電圧をどの方向にとっても、６つの谷の平均電
子速度は等しくなる。しかしながら、電界が高くなって
散乱効果が出始めると、加速方向によって平均ドリフト
速度は異なり、すべての谷の速度が等しい＜１１１＞軸
方向に加速した場合に最もドリフト速度が速くなる。＜
１００＞軸方向に電圧を印加すると、６つの谷のうち４
つの谷で速度飽和の影響が強く出るため、平均ドリフト
速度は低くなる。したがって、電子の平均ドリフト速度
は、高電界領域では＜１１１＞軸方向に電界を印加した
場合に最も速く、次いで＜１１０＞軸方向が速く、＜１
００＞軸方向が最も遅い。

【００１４】一方、シリコンの価電子帯は頂上がΓ点に
あって正孔の谷は一つである。しかしながら、図１２
(c) に示すように正孔にも有効質量に異方性があり、＜
１００＞軸方向で有効質量が最も軽く、＜１１１＞方向
で有効質量が重くなる。したがって電界を印加した時の
正孔のドリフト速度は、＜１００＞軸方向で最も速く、
次いで＜１１０＞軸方向が速く、＜１１１＞軸方向が最
も遅い。なお以上に説明した高電界下のキャリアのドリ
フト速度の異方性は、低温になる程顕著である。

【００１５】以上に述べた理由から、微細構造のＣＭＯ
Ｓ集積回路では、電子をキャリアとするｎチャネルＭＯ
ＳＦＥＴのチャネル長方向を＜１１１＞軸もしくは＜１
１０＞軸方向方向またはこれらと等価な方向に、正孔を
キャリアとするｐチャネルＭＯＳＦＥＴのチャネル長方
向を＜１００＞軸方向またはこれと等価な方向に設定す
ることによって、最も優れた高速性能が得られる。

【００１６】同様に、ｎｐｎトランジスタとｐｎｐトラ
ンジスタを集積形成した微細構造のバイポーラ集積回路
では、ベース走行キャリアが電子であるｎｐｎトランジ
スタの真性トランジスタ領域のｐｎ接合に垂直な方向を
＜１１１＞軸方向またはこれと等価な方向に設定し、ベ
ース走行キャリアが正孔であるｐｎｐトランジスタの真
性トランジスタ領域のｐｎ接合に垂直な方向を＜１００
＞軸方向またはこれと等価な方向に設定することによっ
て、優れた高速性能が得られることになる。

【００１７】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００１８】図１は、本発明の一実施例に係るＣＭＯＳ
集積回路の要部レイアウトであり、図２はその要部断面
図である。この実施例では、（０１１）面またはこれと
等価な面を主面とする単結晶シリコン基板１を用いて、
その主面上にｎチャネルＭＯＳＦＥＴ−Ｑn とｐチャネ
ルＭＯＳＦＥＴ−Ｑp からなるＣＭＯＳ回路が形成され
ている。ｎチャネルＭＯＳＦＥＴ−Ｑn は、そのチャネ
ル長方向が＜１１１＞軸方向またはこれと等価な方向に
設定され、ｐチャネルＭＯＳＦＥＴ−Ｑp は、そのチャ
ネル長方向が＜１００＞軸方向またはこれと等価な方向
に設定されている。したがって、ｎチャネルＭＯＳＦＥ
Ｔ−Ｑn のチャネル長方向とｐチャネルＭＯＳＦＥＴ−
Ｑp のチャネル長方向とは４５°の角度をなしてレイア
ウトされている。

【００１９】より具体的に説明すれば、シリコン基板１
はこの実施例ではｎ型であって、これに例えば、ＬＯＣ
ＯＳ法により形成された分離絶縁膜１０によって素子形
成領域が設けられている。ｎチャネルＭＯＳＦＥＴ領域
にはｐ型ウェル２が形成されている。この様なシリコン
基板１のｎ型領域とｐ型領域にゲート絶縁膜を介して共
通のゲート電極３が形成されている。このゲート電極３
に自己整合されてｐチャネルＭＯＳＦＥＴ−Ｑp の高濃
度ｐ型のドレイン領域４とソース領域５が形成され、同
様に、ゲート電極３に自己整合されてｎチャネルＭＯＳ
ＦＥＴ−Ｑn の高濃度ｎ型のドレイン領域６とソース領
域７が形成されている。

【００２０】素子形成された基板上はＣＶＤ絶縁膜８で
覆われ、これにコンタクト孔が開けられてＡl 等による
金属配線９が形成されている。金属配線９は、図では、
ｎチャネルＭＯＳＦＥＴ−Ｑn のソース領域５にコンタ
クトするＶss電源線９1 、ｐチャネルＭＯＳＦＥＴ−Ｑ
p のソース領域７にコンタクトするＶDD電源線９2 、ｎ
チャネルＭＯＳＦＥＴ−Ｑn のドレイン領域４およびｐ
チャネルＭＯＳＦＥＴ−Ｑp のドレイン領域６に同時に
コンタクトする出力線９3 、および共通ゲート電極３に
コンタクトする入力線９4 からなる。

【００２１】この実施例によると、ｎチャネルＭＯＳＦ
ＥＴ−Ｑn ，ｐチャネルＭＯＳＦＥＴ−Ｑp 共に、チャ
ネル領域でのキャリアの高電界領域における飽和速度の
影響が最も小さい結晶軸方向にチャネル長方向が設定さ
れている。したがって、微細構造とした場合にこれまで
にない優れた高速性能が得られる。

【００２２】図３は、図１の実施例を変形した実施例で
ある。図１の実施例と同じの面方位の主面を持つ単結晶
シリコン基板を用いて、ｐチャネルＭＯＳＦＥＴ−Ｑp
とｎチャネルＭＯＳＦＥＴ−Ｑn を図示のようにレイア
ウトしている。ここでも、ｎチャネルＭＯＳＦＥＴ−Ｑ
n は、そのチャネル長方向が＜１１１＞軸方向またはこ
れと等価な方向に設定され、ｐチャネルＭＯＳＦＥＴ−
Ｑp は、そのチャネル長方向が＜１００＞軸方向または
これと等価な方向に設定されている。したがってこの実
施例でも先の実施例と同様の効果が得られる。

【００２３】図４および図５は、（００１）面またはこ
れと等価な面を主面とする単結晶シリコン基板を用いて
ＣＭＯＳ集積回路を実現した実施例である。これらの実
施例では、ｎチャネルＭＯＳＦＥＴ−Ｑn は、そのチャ
ネル長方向が＜１１０＞軸方向またはこれと等価な方向
に設定され、ｐチャネルＭＯＳＦＥＴ−Ｑp は、そのチ
ャネル長方向が＜１００＞軸方向またはこれと等価な方
向に設定されている。

【００２４】これらの実施例も、ｎチャネルＭＯＳＦＥ
Ｔ−Ｑn ，ｐチャネルＭＯＳＦＥＴ−Ｑp ともに、チャ
ネル長方向が、用いた基板の主面内では最もキャリアの
速度飽和の影響が小さい方向に設定されており、したが
って優れた高速性能が得られる。

【００２５】ここで注意すべき点は、特定の方向に設定
される必要があるのは、チャネル内のキャリアが加速さ
れる電界の方向であって、素子領域の形状は関係ないと
いうことである。したがって例えば、（０１１）基板を
用いた図１の実施例のレイアウトを図６のように変形す
ることができる。ｎチャネルＭＯＳＦＥＴ−Ｑn とｐチ
ャネルＭＯＳＦＥＴ−Ｑp の素子領域は同じ方向に向い
ているが、ｐチャネルＭＯＳＦＥＴ−Ｑp のチャネル領
域はこの素子領域を斜めに横切るように形成されてい
る。したがってこの実施例の場合もｐチャネルＭＯＳＦ
ＥＴ−Ｑp の実質的なチャネル長方向（電界により加速
されて正孔が走行する方向）は、図１の実施例と同様に
＜１００＞軸方向またはこれと等価な方向になってい
る。

【００２６】図７は、別の実施例のＣＭＯＳ集積回路で
ある。この実施例は、図４或いは図５の実施例と同じ面
方位のシリコン基板を用いてしかも、各ＭＯＳＦＥＴの
チャネル長方向を図１或いは図３の実施例と同じ方向に
設定している。

【００２７】即ち、（００１）面を主面とするシリコン
基板１の主面に、エッチングによって（１１２）面また
はこれと等価な面方位を持つファセット面１１が形成さ
れている。このファセット面１１と基板（００１）面と
の交線は、＜１１０＞軸に平行である。ｎチャネルＭＯ
ＳＦＥＴ−Ｑn は、この様に加工されたシリコン基板の
ファセット面１１に、そのチャネル長方向が＜１１１＞
軸方向となるように形成される。ｐチャネルＭＯＳＦＥ
Ｔ−Ｑp は、基板主面内にチャネル長方向が＜１００＞
軸方向となるように形成される。したがってこの実施例
によっても、図１等の実施例と同様に優れた高速性能が
得られる。

【００２８】なおこの実施例のおけるファセット面１１
は、素子分離領域を形成する前に基板を反応性イオンエ
ッチングによりエッチングすることによって容易に形成
する事ができる。例えば、エッチングガスとして、Ｃｌ
₂とＣ₂Ｈ₄の混合ガスを用い、圧力０．１Torr、基板
温度２０±５℃、入力パワー１Ｗ／cm² の条件で混合ガ
ス比を変化させながらエッチングする。これによりエッ
チングの傾斜角を制御して、（１１２）面を露出させる
ことができる。

【００２９】図８は、本発明をＢｉＣＭＯＳ回路に適用
した実施例の断面図である。この実施例では、ｎｐｎト
ランジスタとｐｎｐトランジスタが混載された相補型Ｂ
ｉＣＭＯＳ回路の場合を示している。

【００３０】単結晶シリコン基板２１は、（１００）面
またはこれと等価な面を主面とするｐ^- 型基板で、その
一部に（１１１）面またはこれと等価な面を露出させた
ファセット面２２が形成されている。この様に加工され
た基板の主面上にｎチャネルＭＯＳＦＥＴ−Ｑn ，ｐチ
ャネルＭＯＳＦＥＴ−Ｑp および縦型のｐｎｐトランジ
スタＴp が形成され、ファセット面２２に縦型のｎｐｎ
トランジスタＴn が形成されている。

【００３１】より具体的に説明すれば、基板主面の一部
およびファセット面２２にはｎ⁺ 型ウェル２３を介して
ｎ^- 型層２４が、残りの領域にはｐ⁺ 型ウェル２５を介
して上にはｐ^- 型層２６がエピタキシャル成長されてい
る。これらの領域は、素子分離溝２７よってｐｎｐトラ
ンジスタＴp 領域、ｎチャネルＭＯＳＦＥＴ−Ｑn 領
域、ｐチャネルＭＯＳＦＥＴ−Ｑp 領域およびｎｐｎト
ランジスタＴn に分離されている。素子分離溝２７に
は、熱酸化膜２８を介して多結晶シリコン２９が埋込み
形成されている。

【００３２】ｎチャネルＭＯＳＦＥＴ−Ｑn は、主面の
ｐ^- 型層２６上に、ゲート酸化膜を介して形成された高
濃度にボロンがドープされた多結晶シリコン・ゲート電
極３０と、これに自己整合されて形成されたｎ⁺ 型ドレ
イン領域３１，ソース領域３２により構成されている。
ｐチャネルＭＯＳＦＥＴ−Ｑp は、主面のｎ^- 型層２４
上に、ゲート酸化膜を介して形成された高濃度に砒素が
ドープされた多結晶シリコン・ゲート電極３３と、これ
に自己整合されて形成されたｐ⁺ 型ドレイン領域３４，
ソース領域３５により構成されている。

【００３３】ｎｐｎトランジスタＴn は、ファセット面
２２のｎ^- 型層２４をコレクタ層とし、これにｐ型内部
ベース層４１、ｐ⁺ 型外部ベース層４２およびｎ⁺ 型エ
ミッタ層４３が形成され、ベース領域の外部の主面にｎ
⁺ 型コレクタ引き出し層４５が形成されて、構成されて
いる。エミッタ領域には高濃度砒素ドープの多結晶シリ
コンからなるエミッタ引き出し電極４４が形成され、外
部ベース領域には高濃度ボロンドープ多結晶シリコンか
らなるベース引き出し電極４６が形成されている。これ
らエミッタ引き出し電極４４とベース引き出し電極４６
を分離するため、ベース引き出し電極４６の側壁にはＣ
ＶＤにより側壁酸化膜４７が形成されている。

【００３４】ｐｎｐトランジスタＴp は、主面のｐ^- 型
層２６をコレクタ層とし、これにｎ型内部ベース層５
１、ｎ⁺ 型外部ベース層５２およびｐ⁺ 型エミッタ層５
３が形成され、ベース領域の外部の主面にｐ⁺ 型コレク
タ引き出し層５５が形成されて、構成されている。エミ
ッタ領域には高濃度ボロンドープの多結晶シリコンから
なるエミッタ引き出し電極５４が形成され、外部ベース
領域には高濃度砒素ドープ多結晶シリコンからなるベー
ス引き出し電極５６が形成されている。これらエミッタ
引き出し電極５４とベース引き出し電極５６を分離する
ため、ベース引き出し電極５６の側壁にはＣＶＤにより
側壁酸化膜５７が形成されている。

【００３５】この様に素子形成された基板上は、リンお
よびボロンがドープされたシリカガラス層６０により平
坦化され、これにコンタクト孔が開けられて、Ａl 電極
６１が埋込み形成されている。

【００３６】この様なＢｉＣＭＯＳ構造の具体的な製造
工程を、図９および図１０を参照して次に説明する。ま
ず図９(a) に示すように、（１００）シリコン基板２１
にＫＯＨエッチングを用いて、（１１１）面を有するフ
ァセット面２２を形成する。ついで図９(b) に示すよう
に、イオン注入と熱拡散によって、ｎ⁺ 型ウェル２３，
ｐ⁺ 型ウェル２５を形成する。続いて図９(c) に示すよ
うに、ｎ⁺ 型ウェル２３上にはｎ^- 型層２４を、ｐ⁺ 型
ウェル２５上にはｐ^- 型層２６をエピタキシャル成長す
る。

【００３７】次に、図１０(a) に示すように反応性イオ
ンエッチングによって例えば１．５μm の深さの素子分
離溝２７を形成する。素子分離溝２７には熱酸化膜を介
して多結晶シリコン２９を埋込み形成する。続いて、イ
オン注入によって、ｎｐｎトランジスタのコレクタ引き
出し層４５、ｐｎｐトランジスタのコレクタ引き出し層
５５をそれぞれウェル層に達する深さに形成する。その
後、基板面には１０ｎｍの熱酸化膜３６を形成し、バイ
ポーラトランジスタ領域に開口を開けて、ｎｐｎトラン
ジスタ領域にはボロンを加速電圧１５ｋｅＶ，ドーズ量
１×１０¹³／cm² でイオン注入してｐ型内部ベース層５
１を形成し、ｐｎｐトランジスタ領域にはアンチモンを
加速電圧１５ｋｅＶ，ドーズ量１×１０¹³／cm² でイオ
ン注入してｎ型内部ベース層４１を形成する。その後全
面に多結晶シリコン膜７０を堆積形成する。

【００３８】次に、図１０(b) に示すように、ＭＯＳＦ
ＥＴのゲート領域とバイポーラトランジスタの外部ベー
ス引き出し領域を除いて多結晶シリコン膜７０と熱酸化
膜３６をエッチング除去する。こうして多結晶シリコン
７０をパターニングした後、選択的に砒素のイオン注入
を行って、ｎチャネルＭＯＳＦＥＴ−Ｑn のゲート電極
３０、ｎ⁺ 型ドレイン領域３１，ソース領域３２、およ
びｐｎｐトランジスタＴn の外部ベース引き出し電極５
６を形成する。同様に選択的なボロンのイオン注入によ
って、ｐチャネルＭＯＳＦＥＴ−Ｑp のゲート電極３
３、ｐ⁺ 型ドレイン領域３４，ソース領域３５、および
ｎｐｎトランジスタＴp の外部ベース引き出し電極４６
を形成する。その後全面にＣＶＤ酸化膜３７を２００nm
程度堆積する。

【００３９】その後、図１０(c) に示すように、バイポ
ーラトランジスタの真性トランジスタ領域を開口し、Ｃ
ＶＤ酸化膜を堆積してこれをエッチングすることによ
り、ｎｐｎトランジスタ領域，ｐｎｐトランジスタ領域
の開口部にそれぞれ側壁酸化膜４７，５７を形成する。
そしてアンドープの多結晶シリコンを堆積し、ｎｐｎト
ランジスタ領域には砒素を、ｐｎｐトランジスタ領域に
はボロンをイオン注入してそれぞれエミッタ引き出し電
極４４，５４を形成する。これら引き出し電極の濃度は
共に、１×１０²¹／cm³ 程度とする。その後、窒素雰囲
気中で、９００℃，３０分の熱処理を行うことにより、
エミッタ引き出し電極４４，５４からの不純物拡散によ
ってｎ型エミッタ層４３，ｐ型エミッタ層５３を形成
し、同時にベース引き出し電極４６，５６からの不純物
拡散によってｐ型外部ベース層４２，ｎ型外部ベース層
５２を形成する。最後にシリカガラス層６０によって表
面を平坦に覆って、これにコンタクト孔を開けて金属電
極６１を形成する。

【００４０】この様にこの実施例のＢｉＣＭＯＳ回路で
は、（１００）面を持つシリコン基板の主面に縦型のｐ
ｎｐトランジスタＴp が形成され、（１１）面のファセ
ット面に縦型のｎｐｎトランジスタＴn が形成されてい
る。すなわち真性トランジスタ領域のｐｎ接合面は、ｐ
ｎｐトランジスタＴp では（１００）面に形成され、ｎ
ｐｎトランジスタＴn では（１１１）面に形成されてい
る。したがって真性トランジスタ領域でのキャリアの走
行方向は、ｐｎｐトランジスタＴp では＜１００＞軸方
向、ｎｐｎトランジスタＴn では＜１１１＞軸方向とな
り、いずれもキャリアのドリフト速度が最大になる方向
である。以上により優れた高速性能のＢｉＣＭＯＳ回路
が得られる。

【００４１】ＭＯＳＦＥＴについては、図ではｎチャネ
ル，ｐチャネルともにチャネル方向が同じになっている
が、これを図４の実施例のように、それぞれのチャネル
長方向を最適設定すれば、より一層優れた性能が得られ
る。

【００４２】上記実施例のＢｉＣＭＯＳ回路は、（１０
０）シリコン基板を用いたが、（１１１）基板を用いて
（１００）のファセット面を形成し、そのファセット面
に縦型のｐｎｐトランジスタ、主面に縦型のｎｐｎトラ
ンジスタを形成することによっても、同様の効果が得ら
れる。

【００４３】また、バイポーラトランジスタについては
相補型ではなく、例えばｎｐｎトランジスタのみを用い
てこれとＣＭＯＳ回路を組み合わせてＢｉＣＭＯＳを構
成する場合にも本発明は有効である。例えば、図８の実
施例と同様に（１００）シリコン基板を用いてその主面
にＣＭＯＳ回路を形成し、（１１１）面を持つファセッ
ト面にｎｐｎトランジスタを形成して、ＢｉＣＭＯＳ回
路を構成すればよい。

【００４４】図１１は、横型のバイポーラトランジスタ
を集積形成した本発明の実施例のレイアウトである。こ
こでは、電極開口工程直前の素子レイアウトを示してい
る。（０１１）面を持つ単結晶シリコン基板を用いて、
その主面に図示のように４５°の角度をなして、それぞ
れ横型のｎｐｎトランジスタＴn とｐｎｐトランジスタ
Ｔp が形成されている。

【００４５】ｎｐｎトランジスタＴn は、ｎ型コレクタ
層８１、ｐ型ベース層８２，ｎ⁺ 型エミッタ層８３によ
り構成される。ｎ⁺ 型層８４はコレクタ電極コンタクト
層であり、ｐ⁺ 型層８５はベース電極コンタクト層であ
る。真性トランジスタ領域のキャリア走行方向は、＜１
１１＞軸方向に設定されている。

【００４６】ｐｎｐトランジスタＴp は、ｐ型コレクタ
層９１、ｎ型ベース層９２，ｐ⁺ 型エミッタ層９３によ
り構成される。ｐ⁺ 型層９４はコレクタ電極コンタクト
層であり、ｎ⁺ 型層９５はベース電極コンタクト層であ
る。真性トランジスタ領域のキャリア走行方向は、＜１
００＞軸方向に設定されている。

【００４７】この実施例の場合も、図１のＣＭＯＳ回路
の実施例と同様に、ｎｐｎトランジスタＴn ，ｐｎｐト
ランジスタＴp 共に最大のキャリア速度が得られるよう
に真性トランジスタ領域の方向が設定されており、優れ
た高速性能が発揮される。

【００４８】

【発明の効果】以上説明したように本発明によれば、相
補型回路を構成する素子のキャリア走行方向を最適設計
することによって、特に微細構造として高電界領域での
キャリア走行を利用する半導体集積回路の高速性能を大
きく改善することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＣＭＯＳ集積回路のレ
イアウト図、

【図２】同実施例の要部断面構造を示す図、

【図３】他の実施例のＣＭＯＳ集積回路のレイアウト
図、

【図４】他の実施例のＣＭＯＳ集積回路のレイアウト
図、

【図５】他の実施例のＣＭＯＳ集積回路のレイアウト
図、

【図６】他の実施例のＣＭＯＳ集積回路のレイアウト
図、

【図７】他の実施例のＣＭＯＳ集積回路の斜視図とレイ
アウト図、

【図８】他の実施例のＢｉＣＭＯＳ集積回路の断面図、

【図９】同実施例の製造工程を示す断面図、

【図１０】同実施例の製造工程を示す断面図、

【図１１】他の実施例のバイポーラ集積回路のレイアウ
ト図、

【図１２】シリコンにおけるキャリアのドリフト速度の
電界依存性および異方性を説明するための図、

【符号の説明】

１…単結晶シリコン基板、２…ｐ型ウェル、３…ゲート電極、４，５…ｐ⁺ 型ドレイン，ソース領域、６，７…ｎ⁺ 型ドレイン，ソース領域、Ｑn …ｎチャネルＭＯＳＦＥＴ、Ｑp …ｐチャネルＭＯＳＦＥＴ、Ｔn …ｎｐｎトランジスタ、Ｔp …ｐｎｐトランジスタ。

Claims

【特許請求の範囲】

【請求項１】単結晶シリコン基板と、前記シリコン基板上に形成された、チャネル長方向が＜
１１１＞軸方向またはこれと等価な方向に設定されたｎ
チャネルＭＯＳＦＥＴと、前記シリコン基板上に形成された、チャネル長方向が＜
１００＞軸方向またはこれと等価な方向に設定されたｐ
チャネルＭＯＳＦＥＴと、を備えたことを特徴とする半導体集積回路装置。
【請求項２】（００１）面またはこれと等価な面を主面
として持つ単結晶シリコン基板と、前記シリコン基板の主面に形成された、チャネル長方向
が＜１１０＞軸方向またはこれと等価な方向に設定され
たｎチャネルＭＯＳＦＥＴと、前記シリコン基板の主面に形成された、チャネル長方向
が＜１００＞軸方向またはこれと等価な方向に設定され
たｐチャネルＭＯＳＦＥＴと、を備えたことを特徴とする半導体集積回路装置。
【請求項３】単結晶シリコン基板と、前記シリコン基板上に形成された、真性トランジスタ領
域のｐｎ接合面に垂直な方向が＜１１１＞軸方向または
これと等価な方向に設定されたｎｐｎトランジスタと、前記シリコン基板上に形成された、真性トランジスタ領
域のｐｎ接合面に垂直な方向が＜１００＞軸方向または
これと等価な方向に設定されたｐｎｐトランジスタと
と、を備えたことを特徴とする半導体集積回路装置。
【請求項４】（１００）面またはこれと等価な面を主面
として持ち、この主面の一部に（１１１）面またはこれ
と等価な面からなるファセット面が形成された単結晶シ
リコン基板と、前記シリコン基板の主面に形成されたｎチャネルＭＯＳ
トランジスタと、前記シリコン基板の主面に形成されたｐチャネルＭＯＳ
トランジスタと、前記シリコン基板の主面に形成された縦型のｎｐｎトラ
ンジスタと、前記シリコン基板のファセット面に形成された縦型のｐ
ｎｐトランジスタと、を備えたことを特徴とする半導体集積回路装置。