JP2009141376A - 相補型ｍｉｓ装置 - Google Patents

Abstract

【課題】ＣＭＯＳ装置において、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの大きさを平衡させる。
【解決手段】 シリコン基板の（１００）面上に他の結晶面を有する構造を形成し、かかる構造上にマイクロ波プラズマ処理により、高品質なゲート絶縁膜を形成し、その上にゲート電極を形成する。その際、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのキャリア移動度が平衡するように、前記構造の寸法・形状を設定する。
【選択図】図６

Description

本発明は一般に半導体装置に係り、特にｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタの電子移動度を平衡させた相補型ＭＩＳ装置に関する。

ＣＭＯＳ回路はｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを含む基本的な電子回路であり、かかるＣＭＯＳ回路を構成するＣＭＯＳ装置は様々な電子装置において広く使われている。

従来より、ＣＭＯＳ装置は、良質な熱酸化膜が形成できるＳｉ基板の（１００）面上に形成されている。

しかしＳｉ基板の（１００）面上では電子とホールの有効質量と格子散乱確率が著しく異なり、その結果、電子移動度がホール移動度よりも２〜３倍も大きくなってしまう。

図１は、典型的なＣＭＯＳインバータ１０の回路を示す。

図１を参照するに、ＣＭＯＳインバータ１０はｐチャネルＭＯＳトランジスタ１１とｎチャネルＭＯＳトランジスタ１２の直列接続により構成されており、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタに共通に入力信号が供給される構成となっている。

このようなＣＭＯＳインバータ１０では、先にも説明したようにｐチャネルＭＯＳトランジスタのホール移動度、従って電流駆動能力がｎチャネルＭＯＳトランジスタの電子移動度の１／２〜１／３にしか達しない。そこでＣＭＯＳ装置全体として十分な電流駆動能力および動作速度を実現するために、従来のＣＭＯＳインバータでは、ｐチャネルＭＯＳトランジスタ１１のチャネル幅Ｗ₁を、ｎチャネルＭＯＳトランジスタのチャネル幅Ｗ₂の２〜３倍に設定する必要があった。

しかしながら、かかる従来のＣＭＯＳ装置の構成では、ｐチャネルＭＯＳトランジスタのチャネル領域の面積が、ｎチャネルＭＯＳトランジスタのチャネル領域よりも大きくなってしまい、微細化された高速集積回路装置を設計する際に大きさの異なる素子を配列する必要があり、様々な困難が生じる。また面積の大きなｐチャネルＭＯＳトランジスタでは寄生容量も増大し、その結果動作速度が低下し、また消費電力が増大してしまう問題が生じる。

さらにこのようなＣＭＯＳ回路は、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとで特性がこのように非対称であるため、非線形動作特性を示し、線形動作が要求されるアナログ回路等への適用が制限される。

また従来のＣＭＯＳ回路を初めとする半導体装置は、先にも説明したようにＳｉ基板の（１００）面に形成されていたが、シリコン結晶の（１００）面は原子密度が低く、割れやすいため、ウェハの径を増大させた場合に、取り扱いが困難になる問題点もあった。

そこで、本発明は上記の課題を解決した、新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。

本発明のより具体的な課題は、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとの間で電流駆動能力を平衡させたＣＭＯＳ半導体装置を提供することにある。

本発明は上記の課題を、
半導体基板と、
前記半導体基板の主面上に第１のゲート絶縁膜を介して第１の結晶方位で形成された第１のゲート電極と、前記半導体装置基板中、前記第１のゲート電極の一方の側および他方の側に形成された第１および第２のｎ型拡散領域とよりなるｎチャネルＭＩＳトランジスタと、
前記半導体基板上に第２のゲート絶縁膜を介して第２の結晶方位で形成された第２のゲート電極と、前記半導体装置基板中、前記第２のゲート電極の一方の側および他方の側に形成された第１および第２のｐ型拡散領域とよりなるｐチャネルＭＩＳトランジスタとよりなり、
前記第１のゲート電極と前記第２のゲート電極とは共通接続され、
前記第２のｐ型拡散領域と前記第１のｎ型拡散領域とは共通接続され、
前記第１の結晶方位および前記第２の結晶方位は、前記ｐチャネルＭＩＳトランジスタの電流駆動能力と前記ｎチャネルＭＩＳトランジスタの電流駆動能力とが平衡するように、前記第１の結晶方位および第２の結晶方位をそれぞれ設定し、その結果、第１の結晶方位と第２の結晶方位とのなす角度が１８０°以外の角度となるように各トランジスタを配置し、
前記ｐチャネルＭＩＳトランジスタと前記ｎチャネルＭＩＳトランジスタとは、同一の素子面積を有することを特徴とする相補型ＭＩＳ装置により、解決する。

本発明によれば、シリコンの（１００）面以外の結晶面を使うことにより、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの電流駆動能力を平衡させることが可能で、ＣＭＯＳ装置の微細化が促進され、また動作速度が向上する。

［原理］
図２は、本発明でゲート絶縁膜の形成に使われるマイクロ波基板処理装置２０の構成を示す。

図２を参照するに、マイクロ波基板処理装置２０は排気ポート２１Ａにおいて排気される処理容器２１を有し、前記処理容器２１中には被処理基板２４を保持する試料保持台２３が設けられる。前記排気ポート２１Ａは前記試料保持台２３の周囲を囲むように形成されており、前記排気ポート２１Ａに接続された真空ポンプを駆動することにより、余分なラジカルや基板処理に伴う副生成物が、被処理基板２４表面近傍の処理空間から、基板表面に沿って装置外に、一様に排出される。

また前記処理容器２１には、前記被処理基板２４に対向するように典型的にはＡｌ₂Ｏ₃または石英よりなる平板状のマイクロ波窓２２が、壁面の一部として形成されており、前記マイクロ波窓２２の内側には前記被処理基板２４に対向するように、処理ガスを一様に供給する平板状のシャワープレート２５が形成されている。

さらに前記処理容器２１の外側には、同軸導波管２７を介して給電されるラジアルラインスロットアンテナなどのマイクロ波アンテナ２６が前記マイクロ波窓２２に結合するように設けられており、前記マイクロ波アンテナ２６を９００ＭＨｚ〜１０ＧＨｚ、典型的には２．４５ＧＨｚのマイクロ波で駆動することにより、前記シャワーヘッドプレートの直下に、高密度でしかも低エネルギのプラズマが一様に形成される。

図２のマイクロ波基板処理装置２０は、シャワープレート２５から供給される処理ガスをプラズマにより励起し、その結果形成されたラジカルにより被処理基板２４の表面を処理する。

より具体的には、前記処理容器２１の内部を最初高真空状態に排気し、次に前記シャワープレート２５からＫｒとＯ₂の混合ガスを導入し、前記処理容器２１の内圧を約１Ｔｏｒｒ（約１３３Ｐａ）に設定する。さらに被処理基板２４の温度を２００〜５５０℃、好ましくは４００℃に設定し、この状態で前記マイクロ波アンテナにマイクロ波を供給し、被処理基板２４の表面近傍に一様な高密度プラズマを形成する。

かかるプラズマ形成の結果、Ｋｒは中間励起状態に励起され、このように励起されたＫｒ*と酸素分子とが衝突することにより、前記被処理基板２４の表面近傍に原子状酸素Ｏ*が効率良く形成される。このようにして形成された原子状酸素Ｏ*により被処理基板表面を処理することにより、シリコン基板の（１００）面のみならず、（１１１）面および（１１０）面上にも、ゲート絶縁膜として適当な高品質な酸化膜を形成することが可能になる。

図３は、図２のマイクロ波基板処理装置２０によりシリコン基板の（１００）面、（１１１）面および（１１０）面を酸化した場合のＫｒ／Ｏ₂プラズマ酸化膜の成長レートを、熱酸化膜の成長レートと比較して示す。

図３を参照するに、Ｋｒ／Ｏ₂プラズマ酸化膜では熱酸化膜の場合よりもはるかに大きな成長レートが得られており、活性な原子状酸素Ｏ*を使ったＳｉ基板の酸化が非常に効率良く進むことが示されている。さらに図３より、Ｋｒ／Ｏ₂プラズマ酸化膜では、Ｓｉ原子の面密度がより大きな（１１１）面，（１１０）面上での成長レートが、（１００）面上での成長レートよりも小さくなっていることがわかる。これは原料供給律速プロセスから導かれる帰結と一致しており、このようにして形成されたプラズマ酸化膜は、優れた膜質を有していることが示唆される。

これに対し、Ｓｉ基板の（１１１）面，（１１０）面上に熱酸化膜を形成した場合には、（１００）面上に熱酸化膜を形成した場合よりも酸化膜の成長レートが大きくなっており、（１１１）面，（１１０）面上に形成されている熱酸化膜は膜質が劣ることを示唆している。

図４は、このようにして形成されたＫｒ／Ｏ₂プラズマ酸化膜と熱酸化膜とで界面準位密度を比較した結果を示す。

図４を参照するに、Ｋｒ／Ｏ₂プラズマ酸化膜ではシリコンの（１００）面上に形成された場合でも（１１１）面，（１１０）面上に形成された場合でも、界面準位密度は（１００）面上に形成された熱酸化膜の界面準位密度よりも低く、非常に高品質な酸化膜が得られているのがわかる。

これに対し、シリコンの（１１１）面，（１１０）面上に形成された熱酸化膜では、図３の結果から予測された通り界面準位密度が非常に大きく、ＭＯＳトランジスタのゲート絶縁膜に使用した場合には、キャリアの捕獲によるしきい値電圧の変化やゲートリーク電流の増大など、様々な問題が生じると考えられる。

図５（Ａ）〜（Ｃ）は、シリコン基板のそれぞれ（１００）面，（１１１）面，および（１１０）面上に、図２の基板処理装置によりシリコン酸化膜を形成し、かかるシリコン酸化膜をゲート絶縁膜としてｐチャネルＭＯＳトランジスタを形成した場合のドレイン電圧対規格化ドレイン電流特性を示す。ただし図５（Ａ），（Ｂ）では、シリコン酸化膜を前記Ｋｒ／Ｏ₂プラズマ処理により形成した場合と熱酸化処理により形成した場合の両方を示している。これに対し、図５（Ｃ）では、熱酸化処理では（１１０）面上に酸化膜が形成できないため、Ｋｒ／Ｏ₂プラズマ処理により形成したゲート酸化膜の例のみを示している。図５（Ａ）の結果は、ゲート長が１０μｍでゲート幅が５０μｍのｐチャネルＭＯＳトランジスタについてのものであり、図５（Ｂ），（Ｃ）の結果は、ゲート長が１０μｍでゲート幅が３００μｍのｐチャネルＭＯＳトランジスタについてのものである。

図５（Ａ）〜（Ｃ）を参照するに、ｐチャネルＭＯＳトランジスタのドレイン電流、従って相互コンダクタンスないし電流駆動能力は、トランジスタをシリコンの（１００）面以外の結晶面、例えば（１１１）面あるいは（１１０）面上に形成することにより増大させることが可能であること、特にｐチャネルＭＯＳトランジスタをシリコンの（１１１）面上に形成した場合に（１００）面上に形成したｐチャネルＭＯＳトランジスタの約１．３倍の電流駆動能力が得られること、また（１１０）面上に形成した場合には約１．８倍の電流駆動能力が得られることがわかる。
［第１実施例］
図６，７は、本発明の第１実施例によるＣＭＯＳ装置３０の構成を示す。ただし図７は、図６の一部を取り出して示した図である。

図６，７を参照するに、ＣＭＯＳ装置３０は素子分離領域３１Ｃにより隔てられたｐ型領域Ａとｎ型領域Ｂとが形成された（１００）面を主面とするＳｉ基板３１上に形成されており、図７に示すように、前記領域Ａには幅がＷ_1Aで高さがＨ_Aの突出部３１Ａが、また領域Ｂには幅がＷ_1Bで高さがＨ_Bの突出部３１Ｂが両側壁面に形成されている。図７よりわかるように、前記突出部３１Ａ，３１Ｂの頂面は（１００）面により、側壁面は（１１０）面により画成されている。

図７のＳｉ基板３１上には、先に図２で説明した基板処理装置２０によりシリコン酸化膜が一様に形成されており、さらにその上に、図６に示すポリシリコンゲート電極３３Ａおよび３３Ｂが、それぞれ領域ＡおよびＢ上に形成されている。さらにかかるゲート電極３３Ａおよび３３Ｂのパターニングに伴って前記シリコン酸化膜もパターニングされ、前記ゲート電極３３Ａに対応してゲート絶縁膜３２Ａが、またゲート電極３３Ｂに対応してゲート絶縁膜３２Ｂが形成される。

さらに図６のＣＭＯＳ装置３０では、前記ｐ型領域Ａにおいて前記ゲート電極３３Ａを自己整合マスクにｎ型不純物をイオン注入することにより、前記ゲート電極３３Ａの両側に、前記突出部３１Ａをも含んでｎ型拡散領域３１ａおよび３１ｂが形成される。同様に、前記ｎ型領域Ｂにおいても前記ゲート電極３３Ｂの両側に、前記突出部３１Ｂをも含んでｐ型拡散領域３１ｃおよび３１ｄが形成される。その結果、前記Ｓｉ基板３１上には前記領域ＡにｎチャネルＭＯＳトランジスタが、また前記領域ＢにｐチャネルＭＯＳトランジスタが形成される。

図６のＣＭＯＳ装置では、ｎチャネルＭＯＳトランジスタはゲート長Ｌｇ_AをまたｐチャネルＭＯＳトランジスタはゲート長Ｌｇ_Bを有し、前記ゲート電極３３Ａは、Ｓｉ基板３１の平坦部を、前記突出部３１Ａのそれぞれの側において、ゲート幅Ｗ_2A／２で覆う。その結果、前記ゲート電極３３Ａの（１００）面上におけるゲート幅は、前記突出部３１Ａの頂部を含めて、Ｗ_1A＋Ｗ_2Aにより与えられる。これに対し、前記ゲート電極３３Ａの（１１０）面上におけるゲート幅Ｗ_Aは両側壁面に形成されているので２Ｈ_Aで与えられ、その結果、前記領域Ａに形成されるｎチャネルＭＯＳトランジスタの電流駆動能力は、式μ_n1（Ｗ_1A＋Ｗ_2A）＋２μ_n2Ｈ_Aにより与えられる。ただしμ_n1は、（１００）面における電子移動度を、μ_n2は（１１０）面における電子移動度を表す。

同様に、前記領域Ｂに形成されるｐチャネルＭＯＳトランジスタの電流駆動能力は、式μ_p1（Ｗ_1A＋Ｗ_2A）＋２μ_p2Ｈ_Bにより与えられる。ただしμ_p1は、（１００）面におけるホール移動度を、μ_p2は（１１０）面におけるホール移動度を表す。

そこで、本実施例のＣＭＯＳ装置３０では、ｎチャネルＭＯＳトランジスタも側壁部が両側壁面に形成されているので、その電流駆動能力とｐチャネルＭＯＳトランジスタの電流駆動能力とが平衡するように、前記突出部３１Ａ，３１Ｂの幅および高さを、式
μ_n1（Ｗ_1A＋Ｗ_2A）＋μ_n2Ｗ_A＝μ_p1（Ｗ_1A＋Ｗ_2A）＋μ_p2Ｗ_B
が満足されるように設定する。ただし、ここでＷ_A＝２Ｈ_A，Ｗ_B＝２Ｈ_Bの関係を使った。

特にかかる構成では、前記突出部３１Ａ，３１Ｂの高さＨ_A，Ｈ_Bを設定することにより、同一の素子面積でありながら、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとの電流駆動能力を平衡させることが可能になる。

側壁面へ形成するトランジスタは、両側壁面である必要はなく、片側壁面であってもよい。

なお、以上の説明ではゲート絶縁膜３２Ａ，３２Ｂをシリコン酸化膜としたが、図２の基板処理装置においてＡｒあるいはＫｒガスよりなる希ガスとＮＨ₃ガス、あるいは前記希ガスとＮ₂ガスとＨ₂ガスの混合ガスプラズマを形成することにより、ゲート絶縁膜３２Ａ，３２Ｂとしてシリコン窒化膜を形成することも可能である。さらにこれにＯ₂ガスを添加することにより、前記ゲート絶縁膜３２Ａ，３２Ｂをシリコン酸窒化膜により形成することも可能である。この場合には、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタの代わりに、ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタとが得られる。

さらに、本実施例において前記基板３１はシリコンに限定されるものではなく、Ｓｉに他の元素、例えばＧｅを添加したＳｉＧｅ基板であってもよい。
［第２実施例］
図８は、本発明の第２実施例によるＣＭＯＳ装置４０の構成を示す。

図８を参照するに、ＣＭＯＳ装置４０は（１１１）面あるいは（１１０）面を主面とするＳｉ基板４１上に形成されており、前記Ｓｉ基板４１上において第１の方位に延在するゲート電極４２Ａを有するｎチャネルＭＯＳトランジスタ４０Ａと、前記Ｓｉ基板４１上において第２の異なった方位に延在するゲート電極４２Ｂを有するｐチャネルＭＯＳトランジスタ４０Ｂとよりなり、前記ゲート電極４０Ａの両側にはｎ型拡散領域４３Ａ，４４Ａが、また前記ゲート電極４０Ｂの両側にはｐ型拡散領域４３Ｂ，４４Ｂが形成されている。

その際、前記拡散領域４４Ａと拡散領域４３Ｂとを接続し、前記ゲート電極４２Ａと４２Ｂとを接続することにより、ＣＭＯＳ回路が形成される。

このようなＣＭＯＳ装置では、ｐチャネルＭＯＳトランジスタの電流駆動能力が、トランジスタのｎチャネルＭＯＳトランジスタに対する相対方位θによって変化する。（１１０）面方位のシリコンウェハでは、＜１１０＞方位にトランジスタのソース・ドレイン方向が向いたときに電流駆動能力が最大になり、またその１８０°回転方向では電流駆動能力が最小になる。その間の角度方向では、最大値と最小値の中間の値をとる。ｐチャネルトランジスタでは、最大値と最小値の比は約２．５である。またｎチャネルトランジスタでは、最大値と最小値の比は約１．４である。

よって前記相対方位θを最適化することにより、ｎチャネルＭＯＳトランジスタ４０ＡとｐチャネルＭＯＳトランジスタ４０Ｂとの電流駆動能力を平衡させることが可能である。
［第３実施例］
図９は、先のいずれかの実施例によるＣＭＯＳ回路を応用した３入力ＮＡＮＤ回路の構成を示す。

図９を参照するに、３入力ＮＡＮＤ回路は出力端子に接続された出力ラインと接地ラインとの間に直列接続されたｎチャネルＭＯＳトランジスタＴｒ₁〜Ｔｒ₃を含み、出力ラインＶ_OUTと電源電圧Ｖ_DDとの間には、ｐチャネルＭＯＳトランジスタＴｒ₄〜Ｔｒ₆が並列接続されている。ＭＯＳトランジスタＴｒ₁とＴｒ₄のゲートには入力論理信号Ａが、ＭＯＳトランジスタＴｒ₂とＴｒ₅のゲートには入力論理信号Ｂが、ＭＯＳトランジスタＴｒ₃とＴｒ₆のゲートには入力論理信号Ｃが供給される。

図９の各トランジスタに付記された数字は、各トランジスタの相対的な素子面積を示す。そこで、全てのトランジスタをシリコンの（１００）面上に形成した場合には、図示のＮＡＮＤ回路は１８の相対面積を有することになるが、例えばｐチャネルＭＯＳトランジスタＴｒ₄〜Ｔｒ₆の電流駆動能力が、図６あるいは図８に示す構成により３倍に増大した場合、必要な素子面積は１／３に減少し、その結果、ＮＡＮＤ回路の相対面積は１２まで減少することになる。このように素子面積が減少する結果、かかるＮＡＮＤ回路を３１段接続して形成したリング発振器では、各トランジスタのゲート長が０．２５μｍの場合に、発振周波数が従来の８５５ＭＨｚから８７９ＭＨｚまで増大する
［第４実施例］
図１０は、先のいずれかの実施例によるＣＭＯＳ回路を応用した３入力ＮＯＲ回路の構成を示す。

図１０を参照するに、３入力ＮＯＲ回路は出力端子に接続された出力ラインと接地ラインとの間に並列接続されたｎチャネルＭＯＳトランジスタＴｒ₁₁〜Ｔｒ₁₃を含み、出力ラインＶ_OUTと電源電圧Ｖ_DDとの間には、ｐチャネルＭＯＳトランジスタＴｒ₁₄〜Ｔｒ₁₆が直列接続されている。ＭＯＳトランジスタＴｒ₁₁とＴｒ₁₄のゲートには入力論理信号Ａが、ＭＯＳトランジスタＴｒ₁₂とＴｒ₁₅のゲートには入力論理信号Ｂが、ＭＯＳトランジスタＴｒ₁₃とＴｒ₁₆のゲートには入力論理信号Ｃが供給される。

図１０の各トランジスタに付記された数字は、各トランジスタの相対的な素子面積を示す。そこで、全てのトランジスタをシリコンの（１００）面上に形成した場合には、図示のＮＯＲ回路は全体で３０の相対面積を有することになるが、例えばｐチャネルＭＯＳトランジスタＴｒ₄〜Ｔｒ₆の電流駆動能力が、図６あるいは図８に示す構成により３倍に増大した場合、必要な素子面積は１／３に減少し、その結果、ＮＯＲ回路の相対面積は１２まで減少することになる。このように素子面積が減少する結果、かかるＮＯＲ回路を３１段接続して形成したリング発振器では、各トランジスタのゲート長が０．２５μｍの場合に、発振周波数が従来の４４７ＭＨｚから８７９ＭＨｚまで増大する
［第５実施例］
図１１は、先のいずれかの実施例によるＣＭＯＳ回路を応用した５入力ＮＡＮＤ回路の構成を示す。

図１１を参照するに、５入力ＮＡＮＤ回路は出力端子に接続された出力ラインと接地ラインとの間に直列接続されたｎチャネルＭＯＳトランジスタＴｒ₂₁〜Ｔｒ₂₅を含み、出力ラインＶ_OUTと電源電圧Ｖ_DDとの間には、ｐチャネルＭＯＳトランジスタＴｒ₂₆〜Ｔｒ₃₀が並列接続されている。ＭＯＳトランジスタＴｒ₂₁とＴｒ₂₆のゲートには入力論理信号Ａが、ＭＯＳトランジスタＴｒ₂₂とＴｒ₂₇のゲートには入力論理信号Ｂが、ＭＯＳトランジスタＴｒ₂₃とＴｒ₂₈のゲートには入力論理信号Ｃが、ＭＯＳトランジスタＴｒ₂₄とＴｒ₂₉のゲートには入力論理信号Ｄが、ＭＯＳトランジスタＴｒ₂₅とＴｒ₃₀のゲートには入力論理信号Ｅが、供給される。

図１１の各トランジスタに付記された数字は、各トランジスタの相対的な素子面積を示す。そこで、全てのトランジスタをシリコンの（１００）面上に形成した場合には、図示のＮＡＮＤ回路は４０の相対面積を有することになるが、例えばｐチャネルＭＯＳトランジスタＴｒ₂₆〜Ｔｒ₃₀の電流駆動能力が図６あるいは図８に示す構成により３倍に増大した場合、必要な素子面積は１／３に減少し、その結果、ＮＡＮＤ回路の相対面積は３０まで減少することになる。
［第６実施例］
図１２は、先のいずれかの実施例によるＣＭＯＳ回路を応用した５入力ＮＯＲ回路の構成を示す。

図１２を参照するに、５入力ＮＯＲ回路は出力端子に接続された出力ラインと接地ラインとの間に並列接続されたｎチャネルＭＯＳトランジスタＴｒ₄₁〜Ｔｒ₄₅を含み、出力ラインＶ_OUTと電源電圧Ｖ_DDとの間には、ｐチャネルＭＯＳトランジスタＴｒ₄₆〜Ｔｒ₅₀が直列接続されている。ＭＯＳトランジスタＴｒ₄₁とＴｒ₄₆のゲートには入力論理信号Ａが、ＭＯＳトランジスタＴｒ₄₂とＴｒ₄₇のゲートには入力論理信号Ｂが、ＭＯＳトランジスタＴｒ₄₃とＴｒ₄₈のゲートには入力論理信号Ｃが、ＭＯＳトランジスタＴｒ₄₄とＴｒ₄₉のゲートには入力論理信号Ｄが、ＭＯＳトランジスタＴｒ₄₅とＴｒ₅₀のゲートには入力論理信号Ｅが、供給される。

図１１の各トランジスタに付記された数字は、各トランジスタの相対的な素子面積を示す。そこで、全てのトランジスタをシリコンの（１００）面上に形成した場合には、図示のＮＯＲ回路は全体で８０の相対面積を有することになるが、例えばｐチャネルＭＯＳトランジスタＴｒ₄₆〜Ｔｒ₅₀の電流駆動能力が図６あるいは図８に示す構成により３倍に増大した場合、必要な素子面積は１／３に減少し、その結果、ＮＯＲ回路の相対面積は３０まで減少することになる。このように素子面積が減少する結果、かかるＮＯＲ回路を３１段接続して形成したリング発振器では、各トランジスタのゲート長が０．２５μｍの場合に、発振周波数が従来の２０７ＭＨｚから４３１ＭＨｚまで増大する
［第７実施例］
図１３は、本発明の第７実施例によるＣＭＯＳスイッチの構成を示す。

図１３を参照するに、ＣＭＯＳスイッチは、入力端子Ｖ_INと出力端子Ｖ_OUTとの間に互いに並列に接続されたｐチャネルＭＯＳトランジスタＴｒ₅₁とｎチャネルＭＯＳトランジスタＴｒ₅₂とよりなり、それぞれのゲート電極に供給されるクロック信号ＣＬＫｐおよびＣＬＫｎに応じて入力端子Ｖ_INに供給される信号をサンプリングする。

図１４（Ａ）は前記クロック信号ＣＬＫｐおよびＣＬＫｎの波形を、また図１４（Ｂ）は、前記ＣＭＯＳスイッチとしてシリコン基板の（１００）面上に形成された従来のｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを使った場合の、出力端子Ｖ_OUTに得られる出力信号の波形を示す。

図１４（Ａ），（Ｂ）を参照するに、クロック信号ＣＬＫｐおよびＣＬＫｎが遷移を生じた場合、ｎチャネルＭＯＳトランジスタＴｒ₅₂およびｐチャネルＭＯＳトランジスタＴｒ₅₁の導通が遮断されるが、その際、従来のｐチャネルＭＯＳトランジスタＴｒ₅₁にはトランジスタＴｒ₅₂よりも大きな素子面積に対応して大きな寄生容量Ｃｐが付随しており、その結果出力電圧が大きく低下してしまう。

これに対し、図１４（Ｃ）は、先に本発明の第１実施例あるいは第２実施例で説明したＣＭＯＳ装置を使った場合のＣＭＯＳスイッチの出力波形を示す。

図１４（Ｃ）を参照するに、本発明のＣＭＯＳ装置を使ったＣＭＯＳスイッチでは、ｐチャネルＭＯＳトランジスタＴｒ₅₁の寄生容量ＣｐがｎチャネルＭＯＳトランジスタＴｒ₅₂の寄生容量Ｃｎと同程度まで減少し、その結果、出力電圧のオフセットは激減することがわかる。

このように、本発明のＣＭＯＳ装置を使うことにより、非常に応答速度に優れたＣＭＯＳスイッチを実現することが可能になる。
［第８実施例］
図１５は、本発明の第８実施例によるｐチャネルＭＯＳトランジスタＴｒ₆₁とｎチャネルＭＯＳトランジスタＴｒ₆₂とを使ったＢ級プッシュプル増幅器の構成を示す。

図１５を参照するに、本実施例によるＢ級プッシュプル増幅器ではｐチャネルＭＯＳトランジスタＴｒ₆₁とｎチャネルＭＯＳトランジスタＴｒ₆₂とで動作特性および寄生素子特性が平衡し、広いダイナミックレンジ、広い周波数帯域および高調波歪のない増幅が可能になる。

以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。

以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。

従来のＣＭＯＳ装置の構成を示す等価回路図である。 本発明で使われる基板処理装置の構成を示す図である。 図２の基板処理装置を使ったシリコン基板の酸化処理を示す図である。 図２の基板処理装置を使ってシリコンの様々な結晶面上に形成された酸化膜の膜質を熱酸化膜と比較して示す図である。 （Ａ）〜（Ｃ）は、様々な結晶面上に形成されたｐチャネルＭＯＳトランジスタのドレイン電流特性を示す図である。 本発明の第１実施例によるＣＭＯＳ装置の構成を示す図である。 図６のＣＭＯＳ装置の一部を示す図である。 本発明の第２実施例によるＣＭＯＳ装置の構成を示す図である。 本発明の第３実施例による３入力ＮＡＮＤ回路の構成を示す図である。 本発明の第４実施例による３入力ＮＯＲ回路の構成を示す図である。 本発明の第５実施例による５入力ＮＡＮＤ回路の構成を示す図である。 本発明の第６実施例による５入力ＮＯＲ回路の構成を示す図である。 本発明の第７実施例によるＣＭＯＳスイッチの構成を示す図である。 （Ａ）〜（Ｃ）は、図１３のＣＭＯＳスイッチの動作を説明する図である。 本発明の第８実施例によるプッシュプル増幅器の構成を示す図である。

１１ ｐチャネルＭＯＳトランジスタ
１２ ｎチャネルＭＯＳトランジスタ
２０ 基板処理装置
２１ 処理容器
２１Ａ 排気ポート
２２ マイクロ波窓
２３ 試料保持台
２４ 被処理基板
２５ シャワープレート
２６ ＲＬＳＡアンテナ
２７ 同軸導波管
３０，４０ ＣＭＯＳ装置
３１，４１ Ｓｉ基板
３１Ａ，３１Ｂ 突出部
３１Ｃ 素子分離構造
３１ａ，３１ｂ，４３Ａ，４４Ａ ｎ型拡散領域
３１ｃ，３１ｄ，４３Ｂ，４４Ｂ ｐ型拡散領域
３２Ａ，３２Ｂ ゲート絶縁膜
３３Ａ，３３Ｂ，４２Ａ，４２Ｂ ゲート電極

Claims (2)

1. 半導体基板と、
   前記半導体基板の主面上に第１のゲート絶縁膜を介して第１の結晶方位で形成された第１のゲート電極と、前記半導体装置基板中、前記第１のゲート電極の一方の側および他方の側に形成された第１および第２のｎ型拡散領域とよりなるｎチャネルＭＩＳトランジスタと、
   前記半導体基板上に第２のゲート絶縁膜を介して第２の結晶方位で形成された第２のゲート電極と、前記半導体装置基板中、前記第２のゲート電極の一方の側および他方の側に形成された第１および第２のｐ型拡散領域とよりなるｐチャネルＭＩＳトランジスタとよりなり、
   前記第１のゲート電極と前記第２のゲート電極とは共通接続され、
   前記第２のｐ型拡散領域と前記第１のｎ型拡散領域とは共通接続され、
   前記第１の結晶方位および前記第２の結晶方位は、前記ｐチャネルＭＩＳトランジスタの電流駆動能力と前記ｎチャネルＭＩＳトランジスタの電流駆動能力とが平衡するように、前記第１の結晶方位および第２の結晶方位をそれぞれ設定し、その結果、第１の結晶方位と第２の結晶方位とのなす角度が１８０°以外の角度となるように各トランジスタを配置し、
   前記ｐチャネルＭＩＳトランジスタと前記ｎチャネルＭＩＳトランジスタとは、同一の素子面積を有することを特徴とする相補型ＭＩＳ装置。
2. 前記半導体基板は、シリコンの（１１１）面あるいは（１１０）面を主面とすることを特徴とする請求項６記載の相補型ＭＩＳ装置。

Images