KR100614822B1 - 〈110〉 면방위의 실리콘 표면상에 형성된 반도체 장치 및그 제조 방법 - Google Patents

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Abstract

본 발명은 실질적으로 <110> 방위를 갖는 실리콘 표면상에 복수의 전계 효과 트랜지스터가 형성된 반도체 장치에 있어서, 상기 전계 효과 트랜지스터의 소스 영역과 드레인 영역을 연결하는 방향이 실질적으로 <110> 방향에 일치하도록 전계 효과 트랜지스터를 상기 실리콘 표면상에 배치하는 것을 목적으로 한다.

Description

〈110〉 면방위의 실리콘 표면상에 형성된 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE FABRICATED ON SURFACE OF SILICON HAVING 〈110〉 DIRECTION OF CRYSTAL PLANE AND ITS PRODUCTION METHOD}
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 <110> 면방위, 또는 그 근방의 면방위를 갖는 실리콘 표면상에 형성된 반도체 장치 및 그 제조 방법에 관한 것이다.
종래, MIS(금속/절연막/실리콘)형의 전계 효과 트랜지스터는 <100> 면방위를 표면에 갖는 실리콘 기판상에 형성되어 있었다. 이것은, 전계 효과 트랜지스터의 게이트 절연막 형성에 종래부터 이용되어 온 열산화 기술(통상 800℃ 이상)에서는, 양호한 절연막/실리콘 계면 특성, 산화막의 내압 특성, 누설 전류 특성 등의 고성능 전기 특성, 고신뢰성을 얻을 수 있는 것이 <100> 면방위의 실리콘을 이용했을 때뿐인 것에 따른다. 또, 면방위의 기술에 대해서 설명하면, 본 발명에 있어서 예컨대 <100> 방향은 [100] 방향으로 결정학적으로 등가인 모든 방향, 즉 [100] 방향, [010] 방향, [001] 방향 등을 총칭하여 표시하고 있다. 마찬가지로, 본 발명에 있어서 예컨대 <100> 면은 (100)면에 결정학적으로 등가인 모든 면, 즉 (100)면, (010)면, (001)면 등을 총칭하여 표시하고 있다.
실리콘의 면방위에 의해 전계 효과 트랜지스터의 이동도, 즉 전류 구동 능력이 변화하는 것은 종래부터 알려져 있지만, 고이동도의 면방위를 선택하려고, <100> 면 이외의 다른 면방위로 배향한 실리콘에 게이트 산화막을 형성하여도, 종래의 열산화 기술에서는 <100> 면방위로 배향한 실리콘의 실리콘 산화막에 비하여 산화막/실리콘 계면의 계면 준위 밀도가 높고, 또한 산화막의 내압 특성, 누설 전류 특성이 나쁜 등 전기적 특성이 뒤떨어져 버리고 있으며, 지금까지의 이동도가 가장 높아지는 면방위에 관한 신뢰도가 높은 실험적 지견은 얻어지고 있지 않았다.
한편, 마이크로파 여기 플라즈마를 이용함으로써 모든 면방위의 실리콘 표면, 특히 <111> 면방위를 갖는 실리콘 표면상에 고품질의 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막이 400℃ 정도의 저온에서 형성할 수 있는 것이 일본 특개평 제2001-l6055호 공보에 개시되어 있다. 그러나, 이 종래 기술 중에는 전계 효과 트랜지스터의 이동도의 실리콘 면방위 의존성에 관한 기술은 일체 없고, 실리콘 표면의 면방위를 선택하여 고이동도의 전계 효과 트랜지스터 구조를 형성하는 기술은 알려져 있지 않았다.
그래서, 본 발명은 상기 과제를 해결한, 신규로 유용한 반도체 장치 및 그 제조 방법을 제공하는 것을 개괄적 과제로 한다.
본 발명의 보다 구체적인 과제는 <110> 면방위의 실리콘 표면상에 형성된 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
본 발명의 다른 과제는 실질적으로 <110> 방위를 갖는 실리콘 표면상에 복 수의 전계 효과 트랜지스터가 형성된 반도체 장치에 있어서, 상기 전계 효과 트랜지스터의 소스 영역과 드레인 영역을 연결하는 방향이 실질적으로 <110> 방향에 일치하도록 전계 효과 트랜지스터를 상기 실리콘 표면상에 배치한 것을 특징으로 하는 반도체 장치를 제공하는 데 있다.
본 발명의 기타 과제는 실질적으로 <110> 방위를 갖는 실리콘 표면상에 복수의 전계 효과 트랜지스터를 가지며, 상기 전계 효과 트랜지스터의 소스 영역과 드레인 영역을 연결하는 방향이 실질적으로 <110> 방향에 일치하는 반도체 장치의 제조 방법에 있어서, 상기 전계 효과 트랜지스터의 게이트 절연막을 마이크로파 여기에 의해 발생된 희(希)가스와 절연막 형성 가스의 혼합 가스 플라즈마를 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명에 따르면, 실질적으로 <110> 면방위를 갖는 실리콘 기판 또는 실리콘 표면상에 실리콘 산화막, 실리콘 산질화막 또는 실리콘 질화막을 게이트 절연막으로서 사용한 MIS 트랜지스터를, 소스 영역과 드레인 영역을 연결하는 방향이 실질적으로 <110> 면방향이 되는 방위로 형성함으로써, 이동도가 높은 전계 효과 트랜지스터를 형성할 수 있다.
또한, 본 발명에 따르면, 실질적으로 <110> 면방위를 갖는 실리콘 기판 또는 실리콘 표면상에, 특히 실리콘 질화막을 게이트 절연막에 사용한 MIS 트랜지스터를, 소스 영역과 드레인 영역을 연결하는 방향이 실질적으로 <110> 면방향이 되는 방위로 형성함으로써, 트랜지스터의 전류 구동 능력을, 종래의 실리콘 게이트 산화막을 갖는 트랜지스터의 5배까지, 소자의 미세화를 행하지 않고 증대시킬 수 있게 된다. 그 결과, 본 발명의 MIS 트랜지스터에서는 내압을 열화시키지 않고 고속 동작이 가능해져, 실리콘 CMOS 집적 회로에 있어서의 고주파 차단 주파수와 소자 내압의 곱(fT·BVbd곱)을 종래의 5배까지 증대시킬 수 있게 된다. 이것은 실리콘 CMOS 소자에서도 실리콘 게르마늄 트랜지스터나 갈륨 비소 트랜지스터를 상회하는 고속 집적 회로를 실현할 수 있는 것을 의미한다.
더욱이, MIS 트랜지스터의 채널 길이는 바꾸지 않고서 채널 폭을 5배로 함 으로써 종래의 (100)면상의 실리콘 게이트 산화막을 사용한 MIS 트랜지스터에 비하여 전류 구동 능력을 열화시키지 않고, 소자 면적을 1/2 이하로 저감하는 것이 가능하고, 또한 소비전력을 1/4로 한 저소비 전력 집적 회로를 실현할 수 있다. 게다가, MIS 트랜지스터의 채널 폭은 바꾸지 않고서 채널 길이를 5배로 함으로써 종래의 (100)면상의 실리콘 게이트 산화막을 사용한 MIS 트랜지스터에 비하여 전류 구동 능력을 열화시키지 않고, 임계치 전압의 불균일을 1/2 이하로, 1/f 잡음을 1/2 이하로, 열잡음을 1/2 이하로 저감하는 것이 가능하게 되어, 고정밀도 집적 회로를 형성할 수 있다.
도 1은 전계 효과 트랜지스터가 형성되는 <110> 면방위의 실리콘 기체의 결정 구조의 개략도.
도 2는 <110> 면내에 P형 MIS 트랜지스터를 형성했을 때의 트랜지스터 이동도의 배치 방향 의존성을 도시하는 도면.
도 3A∼3C는 MIS 트랜지스터의 전류 전압 특성의 면방위 의존성을 도시하는 도면.
도 4는 레이디얼 라인 슬롯 안테나(radial line slot antenna)를 이용한 플라즈마 장치의 개념도.
도 5는 실리콘 결정 면방위를 변화시켰을 때의 실리콘 산화막 두께의 형성 시간 의존성을 도시하는 도면.
[원리]
전계 효과 트랜지스터의 게이트 절연막을 마이크로파 여기에 의해 발생된 희가스와 절연막 형성 가스의 혼합 가스 플라즈마를 이용함으로써 모든 면방위의 실리콘 표면상에 고품질의 게이트 절연막을 400℃ 정도의 저온에서 형성할 수 있지만, 이 기술을 이용하여 전계 효과 트랜지스터의 실리콘 면방위 의존을 상세히 조사한 결과, 본 발명의 발명자는 본 발명의 기초가 되는 연구에 있어서, 전계 효과 트랜지스터의 이동도는 <110> 방위의 실리콘 표면상에 소스 영역에서 드레인 영역을 향하는 방향이 <110> 방위를 향하도록 전계 효과 트랜지스터를 배치한 경우에 가장 높아진다는 것을 알았다.
이것에 기초하여 이루어진 본 발명에 따르면, N형 MIS 트랜지스터, P형 MIS 트랜지스터 모두 이동도를 크게 할 수 있고, <100> 방위를 갖는 실리콘 기판상에 형성된 MIS 트랜지스터에 비하여 N형 MIS 트랜지스터에서 약 1.4배, P형 MIS 트랜지스터에서 약 2.5배의 이동도를 갖은 신뢰성이 높은 전계 효과 트랜지스터를 얻을 수 있다.
또한, 본 발명에 따르면, 게이트 절연막으로서 실리콘 산화막뿐만 아니라 실리콘 산화막보다도 유전율이 높은 실리콘 산질화막, 실리콘 질화막을 사용함으로써, 그 유전율에 비례하여 전류 구동 능력을 높인 트랜지스터를 얻을 수 있다. 실리콘 질화막은 그 유전율이 실리콘 산화막에 비하여 약 2배 정도이기 때문에, 실리콘 질화막을 게이트 절연막에 사용한 MIS 트랜지스터는 본 발명의 면방위의 선택을 아울러 행함으로써, 종래의 동일 게이트 절연막 두께의 트랜지스터로서 (100)면상에 형성된 실리콘 산화막을 게이트 절연막으로 하는 트랜지스터에 비하여 N형 MIS 트랜지스터에서 약 2.8배, P형 MIS 트랜지스터에서 약 5배의 전류 구동 능력을 지닌 신뢰성이 높은 전계 효과 트랜지스터를 얻을 수 있다.
<110> 방위의 실리콘 표면상에 있어서 소스 영역과 드레인 영역을 소스 영역과 드레인 영역을 연결하는 방향이 <110> 방향이 되도록 배치하는 일례를 나타내면, 예컨대 (110) 면방위를 주요면으로 하는 실리콘 기판상에 있어서 게이트 전극을, 트랜지스터의 게이트 전극 길이 방향이 [001] 방향에 일치하도록 배치하고, 소스 영역을 상기 (110)면내에 있어서 게이트 전극에 대하여 [1-10] 방향측에 배치하며, 드레인 영역을 (110)면내에 있어서 [-110] 방향측에 배치한 구성을 들 수 있다. 본 발명은 이것과 결정학적으로 등가인 모든 배치를 포함하는 것이다. 이것은 또, (1-10)면내에서, (111)면과의 교선을 기준으로, 135도 회전한 방향으로 게이트 전극의 길이 방향이 일치하도록 게이트 전극을 배치한 구성과도 등가이다.
여기서 실질적인 <110> 방위란 (110)면, 또는 이것과 결정학적으로 등가인 모든 면을 포함하는 {110}면 뿐만 아니라, 이것과 결정학적으로 보아 거의 등가인 방향을 향하고 있는 면방위를 의미하고 있고, (551)면, (331)면, (221)면, (553)면, (335)면, (112)면, (113)면, (115)면, (117)면 등이 해당하는 면방위를 갖는다. 또한, 이동도가 거의 최대가 되는 면방위에 필적하는 면방위로서, <110> 방위로부터의 각도의 어긋남이 적은 (320)면, (531)면, (321)면, (533)면, (535)면, (230)면, (351)면, (231)면, (353)면, (355)면 등도 본 발명의 효과를 얻을 수 있는 결정면으로서 선택할 수 있다.
[제1 실시예]
본 발명의 제1 실시예로서, <110> 방위의 실리콘 기판상에 실리콘 산화막을 게이트 절연막으로서 이용한 MIS형 전계 효과 트랜지스터를 형성한 반도체 장치에 대해서 기술한다.
도 1에 본 발명의 전계 효과 트랜지스터로 사용되는 실리콘 기판을 구성하는 <110> 방향에서 본 실리콘 결정의 결정 구조의 개략도를 도시한다. 단, 도 1에 있어서, 화살표 101, 화살표 102는 모두 <110> 방향을 나타내고 있고, 전계 효과 트랜지스터가 형성되는 기판 최상면에서는 실리콘 원자(103)가 게이트 절연막과의 계면에 평행하게 배열되는 것을 알 수 있다.
더욱이, 본 실시예의 MIS 트랜지스터에서는, 전계 효과 트랜지스터의 게이트 전극을 상기 <110> 방위의 실리콘 기판 주요면, 예컨대 (110)면상에, 그 길이 방향이 도 1의 지면 좌우 방향으로 연장되어 있도록 배치하고, 더욱이 지면 앞 방향으로 소스 영역을 배치하고, 지면 속 방향으로 드레인 영역을 배치한다. 이 방향이 본 발명의 <110> 방위의 실리콘면상에 소스 영역과 드레인 영역을, 소스 영역과 드 레인 영역을 연결하는 선이 <110> 방위에 일치하도록 전계 효과 트랜지스터를 배치한 방향으로서, 다음의 도 2에 도시한 바와 같이 MIS 트랜지스터의 이동도는 이 방향에 있어서 가장 높아진다.
도 2는 (110)면상에 P형 MIS 트랜지스터를 형성했을 때의 트랜지스터 이동도의 트랜지스터 배치 방향 의존성을 도시한 도면으로서, (1-10)면내에 있어서, (111)면과의 교선을 기준로 하여 게이트 전극 길이 방향의 각도를 변화시켜 배치했을 때의 이동도의 변화를 나타낸다.
도 2를 참조해 보건대, 이동도는 게이트 전극 길이 방향이 이루는 각도가 135도 방향일 때, 즉 (110)면 또는 {110}면내에 소스 영역과 드레인 영역을, 소스 영역과 드레인 영역을 연결하는 방향이 <110> 면방향이 되도록 배치했을 때가 최대가 되는 것을 알 수 있다. N형 MIS 트랜지스터에 대해서도 마찬가지이다. 이 방향으로 배치한 MIS 트랜지스터의 이동도는 <100> 면의 이동도에 비하여 N형 MIS 트랜지스터에서 약 1.4배, P형 MIS 트랜지스터에서 약 2.5배에 해당한다. 이 방향으로 배치한 MIS 트랜지스터의 이동도가 높아지는 것은, 소스 영역에서 드레인 영역을 따른 전자 및 정공의 유효 질량 및 격자 산란 확률이 감소하는 것에 기인하는 것으로 생각된다.
도 2를 보아도 알 수 있듯이, 이동도가 최대가 되는 각도의 주변 각도라도 급격히 이동도가 저하되지는 않기 때문에, 135도의 각도로부터 ±10도 정도 이내의 결정면 방위를 선택하여도 이동도가 향상된 전계 효과 트랜지스터를 얻을 수 있다. 즉, 실질적으로 (110)면 또는 <110> 면과 등가 내지는 면방향 각도가 가까운 다른 면방위, 예컨대 (551)면, (331)면, (221)면, (321)면, (531)면, (231)면, (351)면, (320)면, (230)면 등에 본 발명의 전계 효과 트랜지스터를 형성하여도 좋다.
도 3A∼3C는 P형 MIS 트랜지스터의 드레인 영역 전류의 드레인 영역 전압 의존성이다. 도 3B의 (111)면 및 도 3C의 (110)면방위 상의 MIS 트랜지스터의 전류 구동 능력은 각각 도 3A에 도시하는 (100)면의 전류 구동 능력의 1.3배 및 2.5배로 되어 있는 것을 알 수 있다.
도 4는 본 발명의 MIS형 전계 효과 트랜지스터의 게이트 실리콘 산화막을 실현하기 위한 레이디얼 라인 슬롯 안테나를 이용한 장치의 일례를 도시하는 단면도이다(국제 공개 WO98/33362호 공보를 참조).
실리콘 산화막은 다음과 같이 하여 형성한다.
처음에 진공 용기(처리실; 401)내를 진공으로 하고, 샤워 플레이트(402 : shower plate)로부터 Kr 가스, O2 가스를 도입하여, 처리실내의 압력을 1 Torr 정도로 설정한다.
다음에 <110> 면방위의 실리콘 웨이퍼 기판(403)을, 가열 기구를 갖는 시료대(404)에 놓고, 시료의 온도를 400℃ 정도가 되도록 설정한다. 이 온도 설정은 200∼550℃의 범위내라면, 이하에 기술하는 결과는 거의 동일한 것이 된다.
더욱이, 동축 도파관(405)으로부터, 레이디얼 라인 슬롯 안테나(406)와 유전체판(407)을 통해 처리실내에 2.45 GHz의 마이크로파를 공급하고, 처리실내에 고밀도의 플라즈마를 생성한다. 그 때, 공급하는 마이크로파의 주파수는 900 MHz 이상 10 GHz 이하의 범위에 있으면 이하에 기술하는 결과는 거의 동일한 것이 된다.
샤워 플레이트(402)와 기판(403) 사이의 간격은 본 실시예에서는 6 cm로 설정하고 있다. 이 간격은 좁은 쪽이 보다 고속의 성막이 가능해진다. 또, 본 실시예에서는, 레이디얼 라인 슬롯 안테나를 이용한 플라즈마 장치를 이용하여 성막한 예를 나타내었지만, 다른 방법을 이용하여 마이크로파를 처리실내에 도입하여도 좋다.
Kr 가스와 O2 가스가 혼합된 마이크로파 여기 플라즈마 중에서는, 중간 여기상태에 있는 Kr*과 O2 분자가 충돌하여 원자형 산소 O*가 효율적으로 발생한다. 이 원자형 산소에 의해 기판 표면은 산화된다. 종래의 실리콘 표면의 산화는 H2O 분자, O2 분자에 의해 행해지고, 처리 온도는 800℃ 이상으로 매우 높은 것이었지만, 본 발명의 원자형 산소에 의한 산화는 550℃ 이하로 충분히 낮은 온도에서 가능하다.
도 5에는 마이크로파 여기 Kr/O2 플라즈마를 이용한 실리콘 기판 표면 산화시의 산화막 두께와 산화 시간의 관계의 면방위 의존성을 도시한다. 단, 실리콘 기판은 (100)면, (111)면, (110)면인 것을 나타내고 있다. 도 5에는 동시에 종래의 900℃의 드라이 열산화에 의한 산화 시간 의존성을 도시하고 있다.
종래의 고온 열산화 기술에서는, 표면에 형성된 산화막을 O2 분자나 H2O 분자가 확산에 의해 빠져나가 실리콘/실리콘 산화막의 계면에 도달하여 산화에 기여하기 때문에, 산화막의 성장 속도의 면방위에 따른 차이가 발생하지만, 마이크로파 여기 Kr/O2 플라즈마를 이용한 실리콘 기판 표면 산화에서는, 도 5에 도시하는 것 이외의 모든 면방위에 대해서도 실리콘 산화막의 성장 속도의 의존은 거의 없다.
또한, 실리콘 산화막/실리콘의 계면 준위 밀도를, 저주파 C-V 측정에 의해 측정한 결과, 마이크로파 여기 플라즈마를 이용하여 성막한 실리콘 산화막의 계면 준위 밀도는 (100)면, (111)면, (110)면 및 다른 모든 면방위 모두 낮고, 양호하였다.
전술한 바와 같이, 마이크로파 여기 Kr/O2 플라즈마에 의해 형성한 실리콘 산화막은 400℃의 저온에서 산화하고 있음에도 불구하고, (100)면, (111)면, (110)면 및 다른 모든 면방위 모두 종래의 (100)면의 고온 열산화막과 동등 내지는 보다 우수한 전기적 특성을 얻을 수 있다.
이러한 효과를 얻을 수 있는 것은 성막 직후에 실리콘 산화막 중에 Kr이 함유되는 것에도 기인하고 있다. 실리콘 산화막 중에 Kr이 함유됨으로써, 막 속이나 Si/SiO2 계면에서의 응력이 완화되고, 막내의 전하나 계면 준위 밀도가 저감되며, 실리콘 산화막의 전기적 특성이 대폭 개선되기 때문이라고 생각된다. 특히, 표면 밀도에 있어서 5×1011 cm2 이하의 Kr을 함유하는 것이 실리콘 산화막의 전기적 특성, 신뢰성적 특성의 개선에 기여하고 있다. 이와 같은 공정에 의해 형성한 게이트 산화막을 이용한 MIS 트랜지스터의 이동도의 면방위 의존 특성이 도 2, 도 3에 도시한 것이다.
본 발명에 있어서 마이크로파 여기 플라즈마로 형성되는 실리콘 산화막은 적 어도 실리콘과 접하는 부분에 존재하면 좋고, 그 실리콘 산화막의 상층에 이종의 재료 예를 들면 실리콘 질화막, 알루미늄 산화막, 탄탈 산화막, 하프늄 산화막, 지르코늄 산화막 등이 적층 형성된 절연막을 이용하여도 좋다.
본 발명의 실리콘 산화막을 실현하기 위해서는 도 4의 장치 이외에, 플라즈마를 이용한 저온의 산화막 형성을 가능하게 하는 별도의 플라즈마 프로세스용 장치를 사용하여도 상관없다.
예를 들면, 마이크로파에 의해 플라즈마를 여기하기 위한 Kr 가스를 방출하는 제1 가스 방출 수단과, 산소 가스를 방출하는 상기 제1 가스 방출 수단과는 다른 제2 가스 방출 수단을 갖는 2단 샤워 플레이트형 플라즈마 프로세스 장치로 형성하는 것도 가능하다.
<110> 면방위의 실리콘 웨이퍼는 벌크 결정 웨이퍼라도, 매립 절연막 상에 실리콘층이 형성된 실리콘·온·절연체(SOI) 웨이퍼라도 상관없다. SOI 웨이퍼의 매립 절연막 밑에는 실리콘 기체가 있어도 좋고, 금속층이 있어도 좋다. 구리 등의 저저항 금속층이 매립 절연막 밑에 설치된 SOI 웨이퍼 쪽이 고속 동작에는 유리하다.
[실시예 2]
본 발명의 제2 실시예로서, <110> 방위를 갖는 실리콘 기판상에 실리콘 산질화막을 이용한 MIS형 전계 효과 트랜지스터를 형성한 반도체 장치에 대해서 기술한다.
실리콘 산질화막을 게이트 절연막에 이용한 전계 효과 트랜지스터를 형성하 는 경우라도, 도 1에 도시한 <110> 방위의 실리콘 기판상에 최상면의 실리콘 원자가 게이트 절연막과의 계면에 평행하게 배열하고, 게이트 전극을 길이 방향이 지면 좌우 방향에 일치하도록 배치하며, 지면 앞 방향으로 소스 영역을 배치하고, 지면 속 방향으로 드레인 영역을 배치하는 구성이 가장 높은 이동도를 제공한다.
이 방향으로 배치한 MIS 트랜지스터의 전류 구동 능력은 실리콘 산질화막의 유전율이 실리콘 산화막에 비하여 높아진 만큼만 높아진다. 전류 구동 능력은 (100)면의 실리콘 산화막 MIS 트랜지스터에 비하여 N형에서 약 1.6배, P형 MIS 트랜지스터에서 약 2.8배가 되었다. 상기 방향으로 배치한 MIS 트랜지스터의 이동도가 높아지는 것은 실시예 1과 마찬가지로, 소스 영역에서 드레인 영역을 따라 전자 및 정공의 유효 질량과, 격자 산란 확률이 감소하는 것에 기인한다.
본 발명의 이동도를 높이는 면방위로서, 실시예 1과 마찬가지로, 실질적으로 (110)면 또는 <110> 면과 등가 내지는 면방향 각도가 가까운 다른 면방위, 예컨대 (551)면, (331)면, (221)면, (321)면, (531)면, (231)면, (351)면, (320)면, (230)면 등에 본 발명의 전계 효과 트랜지스터를 형성하여도 좋다.
본 발명의 MIS형 전계 효과 트랜지스터의 게이트 실리콘 산질화막은 실시예 1과 마찬가지로, 도 4의 레이디얼 라인 슬롯 안테나를 이용한 마이크로파 여기 플라즈마 장치로 실현된다.
실리콘 산질화막은 다음과 같이 하여 형성한다.
처음에 진공 용기(처리실; 401)내를 진공으로 하고, 샤워 플레이트(402)로부 터 Kr 가스, O2 가스, NH3 가스를 도입하여, 처리실내의 압력을 1 Torr 정도로 설정한다.
다음에 <110> 면방위의 실리콘 웨이퍼 기판(403)을, 가열 기구를 갖는 시료대(404)에 놓고, 시료의 온도를 400℃ 정도가 되도록 설정한다.
더욱이, 동축 도파관(405)으로부터, 레이디얼 라인 슬롯 안테나(406)와, 유전체판(407)을 통해 처리실내에 5.45 GHz의 마이크로파를 공급하고, 처리실내에 고밀도의 플라즈마를 생성한다. 샤워 플레이트(402)와 기판(403)의 간격은 6 cm 정도로 한다.
본 실시예에서는, 레이디얼 라인 슬롯 안테나를 이용한 플라즈마 장치를 이용하여 성막한 예를 나타내었지만, 다른 방법을 이용하여 마이크로파를 처리실내에 도입하여도 좋다.
Kr 가스, O2 가스, NH3 가스가 혼합된 고밀도 여기 플라즈마 중에서는, 중간 여기 상태에 있는 Kr*과 O2 분자, NH3 분자가 충돌하여 원자형 산소 O* 및 NH*가 효율적으로 발생한다. 이 라디칼에 의해 실리콘 기판 표면은 산질화된다.
마이크로파 여기 플라즈마를 이용한 실리콘 표면 산질화에서는, 산질화막의 성장 속도의 면방위 의존은 거의 없다. 또한, 실리콘 산질화막/실리콘 계면 준위 밀도는 (100)면, (111)면, (110)면 및 다른 모든 면방위 모두 낮고 양호하다.
본 발명의 산질화막을 실현하기 위해서는 도 4의 장치 이외에, 플라즈마를 이용한 저온의 산질화막 형성을 가능하게 하는 별도의 플라즈마 프로세스용 장치를 사용하여도 상관없다.
예를 들면, 마이크로파에 의해 플라즈마를 여기하기 위한 Kr 가스를 방출하는 제1 가스 방출 수단과, 산소 가스를 방출하는 상기 제1 가스 방출 수단과는 다른 제2 가스 방출 수단을 갖는 2단 샤워 플레이트형 플라즈마 프로세스 장치로 형성하는 것도 가능하다.
본 발명의 실리콘 산질화막 형성에 있어서는, 수소가 존재하는 것이 하나의 중요한 요건이다.
플라즈마 중에 수소가 존재함으로써, 실리콘 질화막 중 및 계면의 댕글링 결합(dangling bond)이 Si-H, N-H 결합을 형성하여 종단되고, 그 결과 실리콘 산질화막 및 계면의 전자 트랩이 없어진다. Si-H 결합, N-H 결합이 본 발명의 산질화막에 존재하는 것은 각각 적외 흡수 스펙트럼, X선 광전자 분광 스펙트럼을 측정함으로써 확인되고 있다. 수소가 존재함으로써, CV 특성의 히스테리시스도 없어지고, 실리콘/실리콘 산질화막 계면 밀도도 3×1010 cm-2로 낮게 억제된다. 희가스(Ar 또는 Kr)와 O2, N2/H2의 혼합 가스를 사용하여 실리콘 산질화막을 형성하는 경우에는 수소 가스의 분압을 0.5% 이상으로 함으로써 막 속의 전자나 정공의 트랩이 급격히 감소한다.
본 발명에 있어서 마이크로파 여기 플라즈마로 형성되는 실리콘 산질화막은 적어도 실리콘과 접하는 부분에 존재하면 좋고, 그 실리콘 산질화막의 상층에 이종의 재료 예를 들면 실리콘 질화막, 알루미늄 산화막, 탄탈 산화막, 하프늄 산화막, 지르코늄 산화막 등이 적층 형성된 절연막을 이용하여도 좋다.
본 발명의 산질화막을 실현하기 위해서는 도 4의 장치 이외에, 플라즈마를 이용한 저온의 산화막 형성을 가능하게 하는 별도의 플라즈마 프로세스용 장치를 사용하여도 상관없다. 예를 들면, 마이크로파에 의해 플라즈마를 여기하기 위한 Ar 또는 Kr 가스를 방출하는 제1 가스 방출 수단과, O2, NH3(또는 N2/H2 가스) 가스를 방출하는 상기 제1 가스 방출 수단과는 다른 제2 가스 방출 수단을 갖는 2단 샤워 플레이트형 플라즈마 프로세스 장치로 형성하는 것도 가능하다.
[실시예 3]
본 발명의 제3 실시예로서, <110> 방위를 갖는 실리콘 기판상에 실리콘 질화막을 이용한 MIS형 전계 효과 트랜지스터를 형성한 반도체 장치에 대해서 기술한다.
실리콘 질화막을 게이트 절연막에 이용한 전계 효과 트랜지스터를 형성하는 경우도, 도 1에 도시한 <110> 면방위의 실리콘 기판상에 최상면의 실리콘 원자가 게이트 절연막과의 계면에 평행하게 배열하고, 게이트 전극을, 길이 방향이 지면 좌우 방향에 일치하도록 배치하며, 지면 앞 방향으로 소스 영역을 지면 속 방향으로 드레인 영역을 배치하는 구성이 가장 높은 이동도를 부여한다.
이 방향으로 배치한 MIS 트랜지스터에서는, 전류 구동 능력이 실리콘 질화막의 유전율이 실리콘 산화막에 비하여 높아진 만큼만 높아진다. 본 실시예의 실리콘 질화막의 유전율은 실리콘 산화막의 약 2배였다. 전계 효과 트랜지스터의 전류 구 동 능력은 (100)면상에 실리콘 산화막을 형성한 MIS 트랜지스터에 비하여 N형에서 약 2.8배, P형 MIS 트랜지스터에서 약 5배가 되었다.
이 방향으로 배치한 MIS 트랜지스터의 이동도가 높아지는 것은 실시예 1과 마찬가지로, 소스 영역에서 드레인 영역을 따른 전자 및 정공의 유효 질량 및 격자 산란 확률이 감소하는 것에 기인한다.
본 발명의 이동도를 높이는 면방위로서, 실시예 1과 마찬가지로, 실질적으로 (110)면 또는 <110> 면과 등가 내지는 면방향 각도가 가까운 다른 면방위, (551)면, (331)면, (221)면, (321)면, (531)면, (231)면, (351)면, (320)면, (230)면 등에 본 발명의 전계 효과 트랜지스터를 형성하여도 좋다.
본 발명의 MIS형 전계 효과 트랜지스터의 게이트 실리콘 질화막은 실시예 1과 마찬가지로, 도 4의 레이디얼 라인 슬롯 안테나를 이용한 마이크로파 여기 플라즈마 장치로 실현된다.
실리콘 질화막은 다음과 같이 하여 형성한다.
처음에 진공 용기(처리실; 401)내를 진공으로 하고, 샤워 플레이트(42)로부터 Kr 가스, NH3 가스를 도입하여, 처리실내의 압력을 1 Torr 정도로 설정한다.
다음에 <110> 면방위의 실리콘 웨이퍼 기판(403)을, 가열 기구를 갖는 시료대(404)상에 놓고, 시료의 온도를 400℃ 정도가 되도록 설정한다.
더욱이, 동축 도파관(405)으로부터, 레이디얼 라인 슬롯 안테나(406), 유전체판(407)을 통해 처리실내에 2.45 GHz의 마이크로파를 공급하고, 처리실내에 고밀 도의 플라즈마를 생성한다. 샤워 플레이트(402)와 기판(403)의 간격은 6 cm 정도로 설정한다.
본 실시예에서는, 레이디얼 라인 슬롯 안테나를 이용한 플라즈마 장치를 이용하여 성막한 예를 나타냈지만, 다른 방법을 이용하여 마이크로파를 처리실내에 도입하여도 좋다.
Kr 가스, NH3 가스가 혼합된 고밀도 여기 플라즈마 중에서는, 중간 여기 상태에 있는 Kr*과 NH3 분자가 충돌하여 NH*가 효율적으로 발생한다. 이 라디칼에 의해 실리콘 기판 표면이 질화된다.
마이크로파 여기 플라즈마를 이용한 실리콘 표면 질화에서는, 질화막의 성장 속도의 면방위 의존은 거의 없다. 또한, 실리콘 질화막/실리콘 계면 준위 밀도는 (100)면, (111)면, (l10)면 및 다른 모든 면방위 모두 낮고 양호하다.
본 발명의 질화막을 실현하기 위해서는 도 4의 장치 이외에, 플라즈마를 이용한 저온의 질화막 형성을 가능하게 하는 별도의 플라즈마 프로세스용 장치를 사용하여도 상관없다.
예를 들면, 마이크로파에 의해 플라즈마를 여기하기 위한 Kr 가스를 방출하는 제1 가스 방출 수단과, 산소 가스를 방출하는 상기 제1 가스 방출 수단과는 다른 제2 가스 방출 수단을 갖는 2단 샤워 플레이트형 플라즈마 프로세스 장치로 형성하는 것도 가능하다.
본 발명의 실리콘 질화막 형성에 있어서는, 수소가 존재하는 것이 하나의 중 요한 요건이다. 플라즈마 중에 수소가 존재함으로써, 실리콘 질화막 중 및 계면의 댕글링 결합이 Si-H 결합 또는 N-H 결합을 형성하여 종단되고, 그 결과 실리콘 질화막 및 계면의 전자 트랩이 없어진다. Si-H 결합, N-H 결합이 본 발명의 질화막에 존재하는 것은 각각 적외 흡수 스펙트럼, X선 광전자 분광 스펙트럼을 측정함으로써 확인되고 있다.
수소가 존재함으로써 CV 특성의 히스테리시스도 없어지고, 실리콘/실리콘 질화막 계면 밀도도 3×1010 cm-2로 낮게 억제된다. 희가스(Ar 또는 Kr)와 N2/H 2의 혼합 가스를 사용하여 실리콘 질화막을 형성하는 경우에는, 수소 가스의 분압을 0.5% 이상으로 함으로써 막 속의 전자나 정공의 트랩이 급격히 감소한다.
본 발명에 있어서 마이크로파 여기 플라즈마로 형성되는 실리콘 질화막은 적어도 실리콘과 접하는 부분에 존재하면 좋고, 그 실리콘 질화막의 상층에 이종의 재료 예를 들면 실리콘 산화막, 알루미늄 산화막, 탄탈 산화막, 하프늄 산화막, 지르코늄 산화막 등이 적층 형성된 절연막을 이용하여도 좋다.
본 발명의 질화막을 실현하기 위해서는 도 4의 장치의 이외에, 플라즈마를 이용한 저온의 산화막 형성을 가능하게 하는 별도의 플라즈마 프로세스용 장치를 사용하여도 상관없다.
예를 들면, 마이크로파에 의해 플라즈마를 여기하기 위한 Ar 또는 Kr 가스를 방출하는 제1 가스 방출 수단과, NH3(또는 N2/H2 가스) 가스를 방출하는 상기 제1 가스 방출 수단과는 다른 제2 가스 방출 수단을 갖는 2단 샤워 플레이트형 플라즈마 프로세스 장치로 형성하는 것도 가능하다.
본 발명에 따르면, 실질적으로 <110> 면방위를 갖는 실리콘 기판 또는 실리콘 표면상에 실리콘 산화막, 실리콘 산질화막, 또는 실리콘 질화막을 게이트 절연막으로서 사용한 MIS 트랜지스터를, 소스 영역과 드레인 영역을 연결하는 방향이 실질적으로 <110> 면방향이 되는 방위로 형성함으로써, 이동도가 높은 전계 효과 트랜지스터를 형성할 수 있다.
또한, 본 발명에 따르면, 실질적으로 <110> 면방위를 갖는 실리콘 기판 또는 실리콘 표면상에 특히 실리콘 질화막을 게이트 절연막에 사용한 MIS 트랜지스터를, 소스 영역과 드레인 영역을 연결하는 방향이 실질적으로 <110> 면방향이 되는 방위로 형성함으로써, 트랜지스터의 전류 구동 능력을, 종래의 실리콘 게이트 산화막을 갖는 트랜지스터의 5배까지, 소자의 미세화를 행하지 않고 증대시킬 수 있게 된다. 그 결과, 본 발명의 MIS 트랜지스터에서는 내압을 열화시키지 않고 고속 동작이 가능해져, 실리콘 CMOS 집적 회로에 있어서의 고주파 차단 주파수와 소자 내압의 곱(fT·BVbd곱)을 종래의 5배까지 증대시킬 수 있게 된다. 이것은 실리콘 CMOS 소자라도, 실리콘 게르마늄 트랜지스터나 갈륨 비소 트랜지스터를 상회하는 고속 집적 회로를 실현할 수 있는 것을 의미한다. 더욱이, MIS 트랜지스터의 채널 길이는 바꾸지 않고 채널 폭을 5배로 함으로써, 종래의 (100)면상의 실리콘 게이트 산화막을 사용한 MIS 트랜지스터에 비하여 전류 구동 능력을 열화시키지 않고, 소자 면적을 1/2 이하로 저감하는 것이 가능하며, 또한 소비전력을 1/4로 한 저소비 전력 집 적 회로를 실현할 수 있다. 게다가, MIS 트랜지스터의 채널 폭은 바꾸지 않고 채널 길이를 5배로 함으로써 종래의 (100)면상의 실리콘 게이트 산화막을 사용한 MIS 트랜지스터에 비하여 전류 구동 능력을 열화시키지 않고, 임계치 전압의 불균일을 1/2 이하로, 1/f 잡음을 1/2 이하로, 열잡음을 1/2 이하로 저감하는 것이 가능하게 되어, 고정밀도 집적 회로를 형성할 수 있다.

Claims (4)

  1. 실질적으로 <110> 방위를 갖는 실리콘 표면상에 복수의 전계 효과 트랜지스터가 형성된 반도체 장치에 있어서,
    상기 전계 효과 트랜지스터의 소스 영역과 드레인 영역을 연결하는 방향이 실질적으로 <110> 방향에 일치하도록 전계 효과 트랜지스터를 상기 실리콘 표면상에 배치하며,
    상기 전계 효과 트랜지스터는 적어도 P형 트랜지스터를 포함하며,
    상기 실리콘에는 변형이 인가되지 않는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 전계 효과 트랜지스터의 게이트 절연막의 실리콘에 접하는 부분이 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막 중 어느 하나인 것을 특징으로 하는 반도체 장치.
  3. 실질적으로 <110> 방위를 갖는 실리콘 표면상에 복수의 전계 효과 트랜지스터를 가지며, 상기 전계 효과 트랜지스터의 소스 영역과 드레인 영역을 연결하는 방향이 실질적으로 <110> 방향에 일치하는 반도체 장치의 제조 방법에 있어서,
    상기 전계 효과 트랜지스터의 게이트 절연막을, 마이크로파 여기에 의해 발생된 희가스와 절연막 형성 가스의 혼합 가스 플라즈마를 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 희가스는 크립톤 또는 아르곤이며, 절연막 형성 가스 는 암모니아 또는 질소/산소와 산소 중 어느 하나 또는 이들의 혼합 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
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