JP4239676B2 - Ｓｏｉウェーハおよびその製造方法 - Google Patents
Ｓｏｉウェーハおよびその製造方法 Download PDFInfo
- Publication number
- JP4239676B2 JP4239676B2 JP2003137939A JP2003137939A JP4239676B2 JP 4239676 B2 JP4239676 B2 JP 4239676B2 JP 2003137939 A JP2003137939 A JP 2003137939A JP 2003137939 A JP2003137939 A JP 2003137939A JP 4239676 B2 JP4239676 B2 JP 4239676B2
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- soi
- angle
- minutes
- bond
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
- H10P90/19—Preparing inhomogeneous wafers
- H10P90/1904—Preparing vertically inhomogeneous wafers
- H10P90/1906—Preparing SOI wafers
- H10P90/1914—Preparing SOI wafers using bonding
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P10/00—Bonding of wafers, substrates or parts of devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S65/00—Glass manufacturing
- Y10S65/08—Quartz
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T117/00—Single-crystal, oriented-crystal, and epitaxy growth processes; non-coating apparatus therefor
- Y10T117/10—Apparatus
Landscapes
- Element Separation (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Recrystallisation Techniques (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、二枚のウェーハを貼り合わせる、貼り合わせＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェーハにおいて、少なくともデバイスを形成する活性層（ＳＯＩ層）の面方位が{１１０}からオフアングルをかけたものであるＳＯＩウェーハならびにその製造方法に関する。
【０００２】
【従来の技術】
ＳＯＩウェーハの作製方法として、基板となるベースウェーハと、ＳＯＩ層が形成されるボンドウェーハの２枚のシリコン単結晶ウェーハをシリコン酸化膜を介して貼り合わせて貼り合わせＳＯＩウェーハを作製する方法が知られている。このような貼り合わせウェーハ作製の工程として、例えば２枚のウェーハのうち、少なくとも一方のウェーハの表面に酸化膜を形成し、接合面に異物を介在させることなく相互に密着させた後、およそ２００〜１２００℃の温度で熱処理し結合強度を高める方法が知られている（特許文献１参照）。
【０００３】
このような熱処理を行うことにより結合強度が高められた貼り合わせウェーハは、その後の研削及び研磨工程が可能となるため、ボンドウェーハを研削及び研磨により所望の厚さに薄膜化することで、半導体デバイスが形成されるＳＯＩ 層を形成することができる。しかし研削後の表面に対し研磨による薄膜化を行う際、その研磨代を多く設定すると、研磨表面の微小なマイクロラフネスが改善されるという利点があるが、一方でウェーハ全体でのＳＯＩ層の膜厚均一性が劣化してしまうという問題があるため、設定できる研磨代には上限がある。
【０００４】
そこで、膜厚均一性を劣化させずにマイクロラフネスを改善する方法として、非酸化性雰囲気中における１０００℃以上の高温熱処理があり、マイクロラフネス改善の有効な手段となっている。
【０００５】
また、最近では、ＳＯＩ層の厚さが０．１μｍ以下の超薄膜ＳＯＩウェーハを膜厚均一性良く製造するための技術として、イオン注入剥離法（スマートカット（登録商標）法とも呼ばれる。）が注目されている（特許文献２）。
イオン注入剥離法は、例えば二枚のシリコンウェーハのうち少なくとも一方に酸化膜を形成すると共に、ボンドウェーハの表面から水素イオンまたは希ガスイオンの少なくとも一方を注入し、ボンドウェーハ内部、例えば表面近傍に微小気泡層（封入層）を形成させた後、ボンドウェーハをイオン注入面側で酸化膜を介してベースウェーハと密着させ、その後熱処理（剥離熱処理）を加えて微小気泡層を劈開面（剥離面）としてボンドウェーハを薄膜状に剥離し、さらに熱処理（結合熱処理）を加えて二枚のシリコンウェーハを強固に結合してＳＯＩウェーハとする技術である。
【０００６】
このようにして作製されたＳＯＩウェーハの表面（剥離面）は比較的良好な鏡面となるが、通常の鏡面研磨ウェーハと同等の表面粗さを有するＳＯＩウェーハとするために、さらにタッチポリッシュと呼ばれる研磨代が１００ｎｍ以下と極めて少ない研磨が行なわれる。
また、このタッチポリッシュの代替あるいは併用して、水素やＡｒ雰囲気の下で高温熱処理を行なうことにより、剥離直後のＳＯＩ層の膜厚均一性を維持したままＳＯＩ層の表面粗さ（表面ラフネス）や結晶欠陥を低減する技術も知られている（特許文献３）。
【０００７】
上記のイオン注入剥離法を用いれば、ＳＯＩ層の膜厚均一性が極めて高いＳＯＩウェーハが比較的容易に得られる上、剥離した一方のウェーハを再利用できるので、材料を有効に使用できるという利点もある。また、この方法は、貼り合わせウェーハ作製の際に酸化膜を介さずに直接シリコンウェーハ同士を結合する場合にも用いることができるし、シリコンウェーハ同士を結合する場合だけでなく、シリコンウェーハにイオン注入して、シリコンウェーハとは熱膨張係数の異なる石英、炭化珪素、アルミナ、ダイヤモンド等の絶縁性ベースウェーハと結合させてＳＯＩウェーハを作製する場合にも用いることができる。
【０００８】
このようにして作製されたＳＯＩウェーハのＳＯＩ層に形成されるデバイスの１種に、ＭＩＳ（金属：Ｍｅｔａｌ／絶縁膜：Ｉｎｓｕｌａｔｏｒ／シリコン：Ｓｉｌｉｃｏｎ）型トランジスタがある。そのゲート絶縁膜には、低リーク電流特性、低界面準位密度、高キャリア注入耐性などの高性能電気特性、高信頼性が要求される。これらの要求を満たすゲート絶縁膜（主として、シリコン酸化膜）を形成する技術として、従来、酸素分子や水分子を使用し８００℃以上で熱処理を行う熱酸化技術が用いられてきた。
【０００９】
この熱酸化技術を使用して、良好な酸化膜／シリコン界面特性、酸化膜の耐圧特性、低リーク電流特性をもつシリコン酸化膜が得られるのは、従来、{１００}の面方位を有するシリコンウェーハ、または{１００}から４度程度傾けた面方位を有するシリコンウェーハを用いた場合であった。これは、{１００}面に形成されるゲート酸化膜の界面準位密度が、他の結晶面に形成される場合に比べて低いことに起因するものである。すなわち、{１００}以外の面方位を有するシリコンウェーハに熱酸化技術を使用して形成されたシリコン酸化膜は、酸化膜／シリコン界面の界面準位密度が高く、また酸化膜の耐圧特性、リーク電流特性が悪いなど電気的特性が劣っていた。
【００１０】
従って、いわゆるＭＯＳ（金属：Ｍｅｔａｌ／シリコン酸化膜：Ｏｘｉｄｅ／シリコン：Ｓｉｌｉｃｏｎ）型トランジスタに代表されるＭＩＳ型半導体デバイスが形成されるシリコンウェーハとしては従来、{１００}の面方位を有するウェーハか、{１００}から４度程度傾けた面方位を有するウェーハが使用されていた。
【００１１】
しかし近年、Ｋｒ/Ｏ２プラズマを用いることにより、シリコンウェーハの表面の面方位に依存することなく、良質な酸化絶縁膜を形成する手法が開発された（例えば、非特許文献１参照）。すなわち、このような面方位に依存しない良質な絶縁膜を形成する手法を用いれば、ＭＯＳ型半導体デバイスを形成するシリコンウェーハの面方位を{１００}に限定する必要がなく、目的に応じて最適な特性を持つ面方位を有するシリコンウェーハを使用できる可能性がある。
【００１２】
例えば、ＭＯＳＦＥＴ（ＭＯＳ電解効果トランジスタ：ＭＯＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のチャネル方向のキャリア移動度は、面方位が{１１０}であるウェーハの特定の方向において２倍以上となる場合があり、その結果ソース−ドレイン間電流値を増加させることが明らかとなっている。
【００１３】
従って、ＭＯＳ型デバイスを作製するウェーハとして面方位が{１１０}面であるシリコン単結晶ウェーハを用い、前述したような面方位に依存することのない良質な絶縁膜形成手法によりゲート絶縁膜を形成すれば、例えばキャリア移動度の高さを利用した高速デバイス等の、従来にない優れた特性を有するＭＯＳデバイスを作製できる可能性がある。
【００１４】
また、このようなキャリア移動度の速さ等、{１１０}面の持つ優位性はＳＯＩウェーハでも同様であるし、もともと、ＳＯＩウェーハは高速かつ高性能なデバイスを形成するのに最適な特性を持つため、近年では、より高速なデバイス形成のためにＳＯＩ層の面方位が{１１０}であるＳＯＩウェーハの需要が高まりつつある。
【００１５】
【特許文献１】
特公平５−４６０８６号公報
【特許文献２】
特許第３０４８２０１号公報
【特許文献３】
特開平１１−３０７４７２号公報
【非特許文献１】
Saito et al., "Advantage of Radical Oxidation for Improving Reliability of Ultra-Thin Gate Oxide", 2000 Symposium on VLSI Technology, Honolulu, Hawaii, June 13th-15th, 2000.
【００１６】
【発明が解決しようとする課題】
しかし、ＳＯＩウェーハのＳＯＩ層の面方位が正確に｛１１０｝である、すなわち｛１１０｝ジャストの場合、ＳＯＩ層の表面ラフネスや欠陥除去を行なうために非酸化性雰囲気中で高温熱処理を施すと、ＳＯＩ層表面に異方性エッチング起因の凹凸が発生してしまいかえってマイクロラフネスが劣化してしまう。従って、ＳＯＩ層の面方位が｛１１０｝ジャストの場合には、上記の高温熱処理によるラフネス改善処理や欠陥除去処理は適用できなかった。
【００１７】
このため、ＳＯＩ層が形成されるボンドウェーハとして｛１１０｝ジャストの面方位を有するシリコン単結晶ウェーハを用いてＳＯＩウェーハを作製する場合には、最終的にＳＯＩ層の膜厚や表面ラフネスを整える処理を研磨処理によって行なわざるを得なかった。しかし、前述したように、マイクロラフネスを十分に改善するまで研磨を行うと、膜厚均一性が劣化してしまうので、膜厚均一性に関して品質の低いＳＯＩウェーハしか得ることが出来なかった。
【００１８】
膜厚均一性は、ＳＯＩウェーハに形成されるデバイス特性を均一性高く、また生産性高く製造するための重要な要素の一つである。
それゆえ、近年の高速デバイスへの要求に応じて需要が高まりつつある面方位{１１０}のＳＯＩ層を有するＳＯＩウェーハにおいても、ＳＯＩ層の膜厚均一性が高く、マイクロラフネスが改善されたものを得る方法が望まれていた。
【００１９】
本発明は、上記課題を解決し、高い膜厚均一性と良好なマイクロラフネスの両方を有するとともに、より高速なデバイスの形成が可能なＳＯＩウェーハ及びＳＯＩウェーハの製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記目的達成のため、本発明では、少なくともＳＯＩ層を具備するＳＯＩウェーハであって、該ＳＯＩ層の面方位が{１１０}から＜１００＞方向のみにオフアングルされたものであり、かつオフアングル角度が５分以上２度以下であることを特徴とするＳＯＩウェーハを提供する（請求項１）。
このように、ＳＯＩ層の面方位のオフアングルが{１１０}から＜１００＞方向のみであり、かつオフアングル角度が５分以上２度以下とすることにより、非酸化性雰囲気下の熱処理によってマイクロラフネスが悪化せず、むしろ向上し、高い膜厚均一性と良好なマイクロラフネスの両方を有するＳＯＩウェーハとすることができる。
【００２１】
好ましくは、前記オフアングル角度が３０分以上１度３０分以下である（請求項２）。
このように、オフアングル角度が３０分以上１度３０分以下であれば、高い膜厚均一性を有し、かつより良好なマイクロラフネスを有するＳＯＩウェーハとすることができる。
【００２２】
また、本発明では、少なくとも、ベースウェーハとシリコン単結晶からなるボンドウェーハとを貼り合わせ、該ボンドウェーハを薄膜化してＳＯＩ層を形成するＳＯＩウェーハの製造方法において、前記ボンドウェーハとして面方位が{１１０}から＜１００＞方向のみにオフアングルされたものであり、かつオフアングル角度が５分以上２度以下のものを用いることを特徴とするＳＯＩウェーハの製造方法を提供する（請求項３）。
このように、貼り合わせ法によりＳＯＩウェーハを製造する方法において、面方位が{１１０}から＜１００＞方向のみにオフアングルされ、かつオフアングル角度が５分以上２度以下のシリコンからなるボンドウェーハを用いることにより、高い膜厚均一性と良好なマイクロラフネスの両方を有するＳＯＩウェーハを製造することができる。
【００２３】
さらに、前記得られたＳＯＩウェーハに非酸化性雰囲気下において１０００℃以上１３５０℃以下の温度で熱処理することが好ましい（請求項４）。
このように、本発明のＳＯＩ層は、非酸化性雰囲気下の熱処理を施すことにより異方性エッチング起因の凹凸は発生せず、ラフネスの改善と結晶欠陥の低減が十分になされたＳＯＩウェーハを製造することができる。
【００２４】
また、前記ボンドウェーハは表面から水素イオンまたは希ガスイオンの少なくとも１種類を注入して表面の近傍にイオン注入層が形成されたものであり、該ボンドウェーハと前記ベースウェーハとを表面で貼り合わせた後、前記イオン注入層で剥離することによって前記ボンドウェーハの薄膜化を行ってもよい（請求項５）。
このように、ボンドウエーハとして表面から水素イオンまたは希ガスイオンの少なくとも１種類を注入して表面の近傍にイオン注入層が形成されたものを用いて、貼り合わせ後の薄膜化をイオン注入層で剥離することによって行うという、いわゆるイオン注入剥離法により行うことにより、ＳＯＩ層の厚さが０．１μｍ以下の超薄膜ＳＯＩウェーハであって、膜厚均一性が高く高速デバイスを形成可能なＳＯＩウェーハを製造することができる。
【００２５】
また、前記ボンドウェーハと前記ベースウェーハとを絶縁膜を介して貼り合わせるのが好ましい（請求項６）。
このように、例えばシリコンからなるボンドウェーハとベースウェーハとを絶縁膜を介して貼り合わせることにより、ベースウェーハとボンドウェーハが同じ材質であるため、結合強度も良好なＳＯＩウェーハを製造することができる。但し、本発明はこれに限定されず、例えば、ボンドウェーハを直接、絶縁性のベースウェーハに貼り合わせてもよい。
【００２６】
また、前記の製造方法において、オフアングル角度が３０分以上１度３０分以下のボンドウェーハを用いることが好ましい（請求項７）。
このように、オフアングル角度が３０分以上１度３０分以下のものを用いることで、高い膜厚均一性を有し、かつマイクロラフネスがより良好なＳＯＩウェーハを製造することができる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を説明するが、本発明はこれに限定されるものではない。
ここで、本発明においてはミラー指数を用いて結晶面及び結晶方位を表す。例えば｛１００｝は、（１００）、（０１０）、（００１）等の結晶面の総称を表すものであり、＜１００＞は、[１００]、[０１０]、[００１]等の結晶方位の総称を表すものである。
【００２８】
従来、面方位が{１１０}であるＳＯＩ層を有するＳＯＩウェーハを製造する場合、まず結晶方位が＜１１０＞のシリコン単結晶インゴットを引き上げ、次にそのインゴットの結晶方位をＸ線方位測定装置（角度分解能１分程度）を使って正確に測定し、面方位が{１１０}ジャストになるようにインゴットのスライスを行い、ＳＯＩ層を形成するボンドウェーハを作製していた。
【００２９】
このように、面方位が{１１０}ジャストになるようにスライスを行ったボンドウェーハを量産レベルで作製した場合、ジャストになるようにスライスを行っても、実際には±５分未満程度の角度ずれを有するものが含まれるのが通常である。またその一方で、要求される製品ウェーハの仕様として±３０分程度の角度のズレまで許容されている場合もあり、そのような場合には、角度のズレが±３０分以内のウェーハであれば要求仕様を満足しているので、そのようなウェーハは{１１０}ジャストの面方位をもつものとして取り扱われる。
【００３０】
しかしながら、±３０分以上の角度のズレが{１１０}ジャストとして許容されるような製品仕様である場合はないので、そのような角度のズレを有するウェーハは、意図的に{１１０}から傾斜させてスライスしたウェーハであるということができる。このように、スライスする方向をある特性の方位から意図的に傾斜させて作製されたウェーハをオフアングル付きウェーハと呼び、傾斜角度をオフアングル角度と呼ぶ事とする。
【００３１】
本発明者らは、ＳＯＩ層の面方位が{１１０}ジャストであるＳＯＩウェーハをイオン注入剥離法により作製し、タッチポリッシュ後のＳＯＩ表面のラフネス改善、および欠陥除去の目的で不活性ガス（アルゴンガス）中で高温熱処理を行なったところ、ＳＯＩウェーハ表面のラフネスはむしろ悪化してしまう傾向が見られることを確認し、さらに検討を重ねた結果、この熱処理後のラフネスはボンドウェーハのオフアングルに関係があることを見出し、本発明を完成させた。
【００３２】
具体的には、ＳＯＩウェーハのＳＯＩ層として用いるために、面方位が{１１０}からオフアングルを付けたシリコンウェーハをシリコン単結晶インゴットからスライスする際、＜１００＞方向のみにオフアングルをかけ、かつオフアングル角度が５分以上２度以下の範囲となるようにすれば、少なくとも上記に述べた高温熱処理により表面ラフネスの改善効果が得られるし、また欠陥除去の目的も達成できる。
オフアングル角度としては３０分以上１度３０分以下が好適であり、約１度（±５分以内）であることが特に好ましい。
【００３３】
上記のＳＯＩウェーハは、以下に説明する工程で作製できる。初めに、チョクラルスキー法（CZ法）により結晶方位＜１１０＞の種結晶を用い結晶方位＜１１０＞を有するシリコン単結晶インゴットを育成する。次に、ＳＯＩ層を形成するボンドウェーハを上記育成されたシリコン単結晶インゴットからスライスする際、＜１００＞方向のみにオフアングルをかけ、かつオフアングル角度が５分以上２度以下の範囲となるようにする。この場合、予め用いる種結晶を所望オフアングルを有するものとし、育成されたCZシリコン単結晶インゴットを、育成軸方向に垂直になるようにしてスライスするようにしてもよい。こうすることによって、インゴットからのスライス歩留まりを向上させることができる。
【００３４】
次にこのボンドウェーハの表面から水素イオンまたは希ガスイオンの少なくとも一方を所望の加速エネルギー及びドーズ量で注入する。こうして注入されたイオンによりボンドウェーハ表面近傍に微小気泡層が形成される。このボンドウェーハをイオン注入面側でシリコン酸化膜等を介してベースウェーハと密着させる。その後５００℃程度かそれ以上の比較的低温で熱処理（剥離熱処理）を加えると微小気泡の圧力と結晶の再配列の作用により微小気泡層で剥離する。次に酸化性雰囲気下で１０００〜１２００℃程度の熱処理をしてウェーハ同士の結合力を高める。
なお、ボンドウェーハの薄膜化は、上記水素イオン注入剥離法に限定されるものではなく、研削、研磨、エッチング等従来用いられている方法を適用することが可能である。
【００３５】
次に、得られたＳＯＩウェーハにタッチポリッシュを行い、さらにＡｒ雰囲気下で１０００℃〜１３５０℃程度の高温熱処理を行うことで、ウェーハ内での膜厚均一性が高く、マイクロラフネスも良好であり、結晶欠陥も低減されたＳＯＩウェーハを製造することができる。この場合、本発明では、ＳＯＩ層は面方位が｛１１０｝から＜１００＞方向に５分以上２度以下オフアングルされているので、非酸化性雰囲気下の熱処理により、マイクロラフネスが悪化することはなく、むしろ向上する。
【００３６】
こうして得られたＳＯＩウェーハは上記のように極薄で、膜厚均一性が高く、マイクロラフネスが良好であるとともに、ＳＯＩ層の面方位が｛１１０｝からわずかにオフアングルされたものなので、キャリア移動度が非常に高く、高速デバイスの形成に極めて好適なものとなる。
【００３７】
【実施例】
以下、本発明の実施例及び比較例を挙げて本発明を具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例及び比較例）
チョクラルスキー法により結晶方位が＜１１０＞であるシリコン単結晶インゴットを引き上げ、このインゴットをスライスすることにより、直径２００ｍｍであり、面方位が（１１０）から[００１]方向のみに１度だけオフアングルされた、オフアングル付きボンドウェーハを本発明の実施例として作製した。また、比較例として面方位が本発明とは異なるようにスライスされた９種類のボンドウェーハを作製した。
【００３８】
これらのボンドウェーハを用いて水素イオンを注入してイオン注入層を形成し、イオン注入層で剥離するというイオン注入剥離法により薄膜化を行うことにより膜厚均一性の高いＳＯＩウェーハを作製した後、これらＳＯＩウェーハに対して結晶欠陥低減のためアルゴン１００％雰囲気下で１２００℃、１時間の熱処理を行なった。熱処理後、ＳＯＩ層表面のマイクロラフネス測定をＡＦＭ（原子間力顕微鏡：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて行った。このＡＦＭによるマイクロラフネス測定は、ＳＯＩウェーハ中心部の１×１μｍの範囲に対して行った。
【００３９】
なお、ＳＯＩウェーハ作製条件は下記のとおりである。
ベースウェーハ：（１００）シリコン単結晶ウェーハ
埋め込み酸化膜：ボンドウェーハ表面に２００ｎｍ形成
イオン注入条件：Ｈ＋イオン、５０ｋｅＶ、６×１０16ａｔｏｍｓ／ｃｍ2
剥離熱処理：Ａｒ雰囲気下で５００℃、３０分間
結合熱処理：酸化性雰囲気、１１００℃、２時間
タッチポリッシュ：約１００ｎｍ研磨
【００４０】
上記のようにして測定された表面ラフネスのＰ−Ｖ（Ｐｅａｋ ｔｏ Ｖａｌｌｅｙ）値及びＲＭＳ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）値を表１にまとめた。
【００４１】
なお、比較例１および２は、オフアングルが[１１０]方向のみに１度又は３度であり、比較例３および４は、オフアングルが[１１２]方向のみに１度又は３度、比較例５および６は、オフアングル方向が[１１１]方向のみに１度又は３度としたＳＯＩウェーハである。これらのウェーハは本発明とはオフアングル方向が異なるものである。一方、比較例７および８は、オフアングル方向は本発明の実施例と同様に[００１]方向であるが、オフアングル角度が３度又は４度としたものである。また、比較例９は、面方位が（１１０）ジャストとなるよう作製した試料である。ただし前述したように通常はわずかな角度ズレを有する場合もあり、比較例９の場合その角度ズレは±2分以内である。
【００４２】
【表１】
【００４３】
表１から示されるように、本実施例によるオフアングルが[００１]方向のみに１度であるＳＯＩウェーハのラフネスは、Ｐ−Ｖ値が０．９９ｎｍ、ＲＭＳ値が０．１１ｎｍであり、比較例と比べて良好な値が得られた。
【００４４】
以下では、実施例と比較例とをより詳しく比較するために、表１に示したデータをグラフにして説明する。
図１、図２は、Ｐ−Ｖ値又はＲＭＳ値と[００１]方向のみへのオフアングル角度との関係を示すグラフである。例えばＲＭＳ値を比較すると、オフアングル角度が１度ではＲＭＳ値として０．１１ｎｍであり、比較例９の（１１０）ジャストのＲＭＳ値０．３７ｎｍと比較して１／３以下あり、比較例７のオフアングル角度が３度でのＲＭＳ値０．９３ｎｍに対しては１／９近い値であった。これらの図から、Ｐ−Ｖ値及びＲＭＳ値共に、高温熱処理後にＳＯＩ表面のラフネスが（１１０）ジャストよりも悪化せず、同等以上の良好な値を示すのはオフアングル角度が２度以下の場合であり、特に３０分以上１度３０分以下で最も小さい値となることが確認できる。
【００４５】
また、図３、図４は、Ｐ−Ｖ値又はＲＭＳ値とオフアングル方向の関係を、オフアングル角度が１度と３度の場合について示すグラフである。例えばオフアングル角度が１度の場合のＲＭＳ値を比較すると、オフアングルが[００１]方向のみの場合ではＲＭＳ値が０．１１ｎｍであり、比較例１、３，５のような、オフアングル方向がそれぞれ[１１０]のみ、[１１２]のみ、[１１１]のみである場合のＲＭＳ値０．５１ｎｍ、０．５３ｎｍ、０．５７ｎｍと比較して１／５程度であった。これらの図から、高温熱処理後にＳＯＩ表面のラフネスが（１１０）ジャストの場合と同等以上に良好な値を示すのは、 [００１]方向のみにオフアングルを形成した場合であることが確認できる。
【００４６】
従って図１〜４の結果から、高温熱処理後にＳＯＩ表面のラフネスが（１１０）ジャストよりも悪化せず、良好な値を示すのは、本発明に従い、[００１]方向のみにオフアングルを形成し、かつ、その角度を約２度以下とした場合であることが確認できる。
【００４７】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は単なる例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【００４８】
例えば、実施例では、ベースウェーハとして面方位として（１００）を有するシリコン単結晶ウェーハを用いたが、面方位は（１００）に限定されるものではない。またベースウェーハの材質はシリコンに限らず、石英、炭化窒素、アルミナ、ダイヤモンド等の絶縁体を用いてもよい。
【００４９】
また、酸化膜を形成する場合はベースウェーハに形成してもよいし、ボンドウェーハとベースウェーハの両方に形成してもよい。
また、各ウェーハの直径は２００ｍｍに限られるものではなく、それ以下であってもよいし、２００ｍｍ以上の大口径であれば、デバイスの生産性をより向上させることができる。
また、シリコン単結晶インゴットの引き上げ方法はCZ法によって行ったが、磁場印加CZ法であってもよい。
【００５０】
【発明の効果】
以上説明したように、ＳＯＩ層の面方位が{１１０}から＜１００＞方向のみにオフアングルされたものであり、かつオフアングル角度が５分以上２度以下とすることにより、マイクロラフネスのみならず、ＳＯＩ層の膜厚均一性も優れたＳＯＩウェーハとすることができ、キャリア移動度が高いことを利用した高速デバイス等の形成に適したＳＯＩウェーハとすることができる。
特に、オフアングル角度としては３０分以上１度３０分以下であれば、マイクロラフネスがより良好なものとなる。
また、このようなオフアングルされたＳＯＩ層をイオン注入剥離法により形成することにより、ＳＯＩ層の厚さが０.１μｍ以下の超薄膜ＳＯＩウェーハを膜厚均一性良く製造することが可能となる。
特に、前記のように得られたＳＯＩウェーハをさらに非酸化性雰囲気下において１０００℃以上１３５０℃以下の温度で熱処理することで、表面のマイクロラフネスや結晶欠陥が低減されたＳＯＩウェーハを製造することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施例及び比較例における、オフアングル角度と高温熱処理後の表面ラフネスのＰ−Ｖ値との関係を表すグラフである。
【図２】本発明の実施例及び比較例における、オフアングル角度と高温熱処理後の表面ラフネスのＲＭＳ値との関係を表すグラフである。
【図３】本発明の実施例及び比較例における、オフアングルの方向と高温熱処理後の表面ラフネスのＰ−Ｖ値との関係を表すグラフである。
【図４】本発明の実施例及び比較例における、オフアングルの方向と高温熱処理後の表面ラフネスのＲＭＳ値との関係を表すグラフである。
【発明の属する技術分野】
本発明は、二枚のウェーハを貼り合わせる、貼り合わせＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェーハにおいて、少なくともデバイスを形成する活性層（ＳＯＩ層）の面方位が{１１０}からオフアングルをかけたものであるＳＯＩウェーハならびにその製造方法に関する。
【０００２】
【従来の技術】
ＳＯＩウェーハの作製方法として、基板となるベースウェーハと、ＳＯＩ層が形成されるボンドウェーハの２枚のシリコン単結晶ウェーハをシリコン酸化膜を介して貼り合わせて貼り合わせＳＯＩウェーハを作製する方法が知られている。このような貼り合わせウェーハ作製の工程として、例えば２枚のウェーハのうち、少なくとも一方のウェーハの表面に酸化膜を形成し、接合面に異物を介在させることなく相互に密着させた後、およそ２００〜１２００℃の温度で熱処理し結合強度を高める方法が知られている（特許文献１参照）。
【０００３】
このような熱処理を行うことにより結合強度が高められた貼り合わせウェーハは、その後の研削及び研磨工程が可能となるため、ボンドウェーハを研削及び研磨により所望の厚さに薄膜化することで、半導体デバイスが形成されるＳＯＩ 層を形成することができる。しかし研削後の表面に対し研磨による薄膜化を行う際、その研磨代を多く設定すると、研磨表面の微小なマイクロラフネスが改善されるという利点があるが、一方でウェーハ全体でのＳＯＩ層の膜厚均一性が劣化してしまうという問題があるため、設定できる研磨代には上限がある。
【０００４】
そこで、膜厚均一性を劣化させずにマイクロラフネスを改善する方法として、非酸化性雰囲気中における１０００℃以上の高温熱処理があり、マイクロラフネス改善の有効な手段となっている。
【０００５】
また、最近では、ＳＯＩ層の厚さが０．１μｍ以下の超薄膜ＳＯＩウェーハを膜厚均一性良く製造するための技術として、イオン注入剥離法（スマートカット（登録商標）法とも呼ばれる。）が注目されている（特許文献２）。
イオン注入剥離法は、例えば二枚のシリコンウェーハのうち少なくとも一方に酸化膜を形成すると共に、ボンドウェーハの表面から水素イオンまたは希ガスイオンの少なくとも一方を注入し、ボンドウェーハ内部、例えば表面近傍に微小気泡層（封入層）を形成させた後、ボンドウェーハをイオン注入面側で酸化膜を介してベースウェーハと密着させ、その後熱処理（剥離熱処理）を加えて微小気泡層を劈開面（剥離面）としてボンドウェーハを薄膜状に剥離し、さらに熱処理（結合熱処理）を加えて二枚のシリコンウェーハを強固に結合してＳＯＩウェーハとする技術である。
【０００６】
このようにして作製されたＳＯＩウェーハの表面（剥離面）は比較的良好な鏡面となるが、通常の鏡面研磨ウェーハと同等の表面粗さを有するＳＯＩウェーハとするために、さらにタッチポリッシュと呼ばれる研磨代が１００ｎｍ以下と極めて少ない研磨が行なわれる。
また、このタッチポリッシュの代替あるいは併用して、水素やＡｒ雰囲気の下で高温熱処理を行なうことにより、剥離直後のＳＯＩ層の膜厚均一性を維持したままＳＯＩ層の表面粗さ（表面ラフネス）や結晶欠陥を低減する技術も知られている（特許文献３）。
【０００７】
上記のイオン注入剥離法を用いれば、ＳＯＩ層の膜厚均一性が極めて高いＳＯＩウェーハが比較的容易に得られる上、剥離した一方のウェーハを再利用できるので、材料を有効に使用できるという利点もある。また、この方法は、貼り合わせウェーハ作製の際に酸化膜を介さずに直接シリコンウェーハ同士を結合する場合にも用いることができるし、シリコンウェーハ同士を結合する場合だけでなく、シリコンウェーハにイオン注入して、シリコンウェーハとは熱膨張係数の異なる石英、炭化珪素、アルミナ、ダイヤモンド等の絶縁性ベースウェーハと結合させてＳＯＩウェーハを作製する場合にも用いることができる。
【０００８】
このようにして作製されたＳＯＩウェーハのＳＯＩ層に形成されるデバイスの１種に、ＭＩＳ（金属：Ｍｅｔａｌ／絶縁膜：Ｉｎｓｕｌａｔｏｒ／シリコン：Ｓｉｌｉｃｏｎ）型トランジスタがある。そのゲート絶縁膜には、低リーク電流特性、低界面準位密度、高キャリア注入耐性などの高性能電気特性、高信頼性が要求される。これらの要求を満たすゲート絶縁膜（主として、シリコン酸化膜）を形成する技術として、従来、酸素分子や水分子を使用し８００℃以上で熱処理を行う熱酸化技術が用いられてきた。
【０００９】
この熱酸化技術を使用して、良好な酸化膜／シリコン界面特性、酸化膜の耐圧特性、低リーク電流特性をもつシリコン酸化膜が得られるのは、従来、{１００}の面方位を有するシリコンウェーハ、または{１００}から４度程度傾けた面方位を有するシリコンウェーハを用いた場合であった。これは、{１００}面に形成されるゲート酸化膜の界面準位密度が、他の結晶面に形成される場合に比べて低いことに起因するものである。すなわち、{１００}以外の面方位を有するシリコンウェーハに熱酸化技術を使用して形成されたシリコン酸化膜は、酸化膜／シリコン界面の界面準位密度が高く、また酸化膜の耐圧特性、リーク電流特性が悪いなど電気的特性が劣っていた。
【００１０】
従って、いわゆるＭＯＳ（金属：Ｍｅｔａｌ／シリコン酸化膜：Ｏｘｉｄｅ／シリコン：Ｓｉｌｉｃｏｎ）型トランジスタに代表されるＭＩＳ型半導体デバイスが形成されるシリコンウェーハとしては従来、{１００}の面方位を有するウェーハか、{１００}から４度程度傾けた面方位を有するウェーハが使用されていた。
【００１１】
しかし近年、Ｋｒ/Ｏ２プラズマを用いることにより、シリコンウェーハの表面の面方位に依存することなく、良質な酸化絶縁膜を形成する手法が開発された（例えば、非特許文献１参照）。すなわち、このような面方位に依存しない良質な絶縁膜を形成する手法を用いれば、ＭＯＳ型半導体デバイスを形成するシリコンウェーハの面方位を{１００}に限定する必要がなく、目的に応じて最適な特性を持つ面方位を有するシリコンウェーハを使用できる可能性がある。
【００１２】
例えば、ＭＯＳＦＥＴ（ＭＯＳ電解効果トランジスタ：ＭＯＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のチャネル方向のキャリア移動度は、面方位が{１１０}であるウェーハの特定の方向において２倍以上となる場合があり、その結果ソース−ドレイン間電流値を増加させることが明らかとなっている。
【００１３】
従って、ＭＯＳ型デバイスを作製するウェーハとして面方位が{１１０}面であるシリコン単結晶ウェーハを用い、前述したような面方位に依存することのない良質な絶縁膜形成手法によりゲート絶縁膜を形成すれば、例えばキャリア移動度の高さを利用した高速デバイス等の、従来にない優れた特性を有するＭＯＳデバイスを作製できる可能性がある。
【００１４】
また、このようなキャリア移動度の速さ等、{１１０}面の持つ優位性はＳＯＩウェーハでも同様であるし、もともと、ＳＯＩウェーハは高速かつ高性能なデバイスを形成するのに最適な特性を持つため、近年では、より高速なデバイス形成のためにＳＯＩ層の面方位が{１１０}であるＳＯＩウェーハの需要が高まりつつある。
【００１５】
【特許文献１】
特公平５−４６０８６号公報
【特許文献２】
特許第３０４８２０１号公報
【特許文献３】
特開平１１−３０７４７２号公報
【非特許文献１】
Saito et al., "Advantage of Radical Oxidation for Improving Reliability of Ultra-Thin Gate Oxide", 2000 Symposium on VLSI Technology, Honolulu, Hawaii, June 13th-15th, 2000.
【００１６】
【発明が解決しようとする課題】
しかし、ＳＯＩウェーハのＳＯＩ層の面方位が正確に｛１１０｝である、すなわち｛１１０｝ジャストの場合、ＳＯＩ層の表面ラフネスや欠陥除去を行なうために非酸化性雰囲気中で高温熱処理を施すと、ＳＯＩ層表面に異方性エッチング起因の凹凸が発生してしまいかえってマイクロラフネスが劣化してしまう。従って、ＳＯＩ層の面方位が｛１１０｝ジャストの場合には、上記の高温熱処理によるラフネス改善処理や欠陥除去処理は適用できなかった。
【００１７】
このため、ＳＯＩ層が形成されるボンドウェーハとして｛１１０｝ジャストの面方位を有するシリコン単結晶ウェーハを用いてＳＯＩウェーハを作製する場合には、最終的にＳＯＩ層の膜厚や表面ラフネスを整える処理を研磨処理によって行なわざるを得なかった。しかし、前述したように、マイクロラフネスを十分に改善するまで研磨を行うと、膜厚均一性が劣化してしまうので、膜厚均一性に関して品質の低いＳＯＩウェーハしか得ることが出来なかった。
【００１８】
膜厚均一性は、ＳＯＩウェーハに形成されるデバイス特性を均一性高く、また生産性高く製造するための重要な要素の一つである。
それゆえ、近年の高速デバイスへの要求に応じて需要が高まりつつある面方位{１１０}のＳＯＩ層を有するＳＯＩウェーハにおいても、ＳＯＩ層の膜厚均一性が高く、マイクロラフネスが改善されたものを得る方法が望まれていた。
【００１９】
本発明は、上記課題を解決し、高い膜厚均一性と良好なマイクロラフネスの両方を有するとともに、より高速なデバイスの形成が可能なＳＯＩウェーハ及びＳＯＩウェーハの製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記目的達成のため、本発明では、少なくともＳＯＩ層を具備するＳＯＩウェーハであって、該ＳＯＩ層の面方位が{１１０}から＜１００＞方向のみにオフアングルされたものであり、かつオフアングル角度が５分以上２度以下であることを特徴とするＳＯＩウェーハを提供する（請求項１）。
このように、ＳＯＩ層の面方位のオフアングルが{１１０}から＜１００＞方向のみであり、かつオフアングル角度が５分以上２度以下とすることにより、非酸化性雰囲気下の熱処理によってマイクロラフネスが悪化せず、むしろ向上し、高い膜厚均一性と良好なマイクロラフネスの両方を有するＳＯＩウェーハとすることができる。
【００２１】
好ましくは、前記オフアングル角度が３０分以上１度３０分以下である（請求項２）。
このように、オフアングル角度が３０分以上１度３０分以下であれば、高い膜厚均一性を有し、かつより良好なマイクロラフネスを有するＳＯＩウェーハとすることができる。
【００２２】
また、本発明では、少なくとも、ベースウェーハとシリコン単結晶からなるボンドウェーハとを貼り合わせ、該ボンドウェーハを薄膜化してＳＯＩ層を形成するＳＯＩウェーハの製造方法において、前記ボンドウェーハとして面方位が{１１０}から＜１００＞方向のみにオフアングルされたものであり、かつオフアングル角度が５分以上２度以下のものを用いることを特徴とするＳＯＩウェーハの製造方法を提供する（請求項３）。
このように、貼り合わせ法によりＳＯＩウェーハを製造する方法において、面方位が{１１０}から＜１００＞方向のみにオフアングルされ、かつオフアングル角度が５分以上２度以下のシリコンからなるボンドウェーハを用いることにより、高い膜厚均一性と良好なマイクロラフネスの両方を有するＳＯＩウェーハを製造することができる。
【００２３】
さらに、前記得られたＳＯＩウェーハに非酸化性雰囲気下において１０００℃以上１３５０℃以下の温度で熱処理することが好ましい（請求項４）。
このように、本発明のＳＯＩ層は、非酸化性雰囲気下の熱処理を施すことにより異方性エッチング起因の凹凸は発生せず、ラフネスの改善と結晶欠陥の低減が十分になされたＳＯＩウェーハを製造することができる。
【００２４】
また、前記ボンドウェーハは表面から水素イオンまたは希ガスイオンの少なくとも１種類を注入して表面の近傍にイオン注入層が形成されたものであり、該ボンドウェーハと前記ベースウェーハとを表面で貼り合わせた後、前記イオン注入層で剥離することによって前記ボンドウェーハの薄膜化を行ってもよい（請求項５）。
このように、ボンドウエーハとして表面から水素イオンまたは希ガスイオンの少なくとも１種類を注入して表面の近傍にイオン注入層が形成されたものを用いて、貼り合わせ後の薄膜化をイオン注入層で剥離することによって行うという、いわゆるイオン注入剥離法により行うことにより、ＳＯＩ層の厚さが０．１μｍ以下の超薄膜ＳＯＩウェーハであって、膜厚均一性が高く高速デバイスを形成可能なＳＯＩウェーハを製造することができる。
【００２５】
また、前記ボンドウェーハと前記ベースウェーハとを絶縁膜を介して貼り合わせるのが好ましい（請求項６）。
このように、例えばシリコンからなるボンドウェーハとベースウェーハとを絶縁膜を介して貼り合わせることにより、ベースウェーハとボンドウェーハが同じ材質であるため、結合強度も良好なＳＯＩウェーハを製造することができる。但し、本発明はこれに限定されず、例えば、ボンドウェーハを直接、絶縁性のベースウェーハに貼り合わせてもよい。
【００２６】
また、前記の製造方法において、オフアングル角度が３０分以上１度３０分以下のボンドウェーハを用いることが好ましい（請求項７）。
このように、オフアングル角度が３０分以上１度３０分以下のものを用いることで、高い膜厚均一性を有し、かつマイクロラフネスがより良好なＳＯＩウェーハを製造することができる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を説明するが、本発明はこれに限定されるものではない。
ここで、本発明においてはミラー指数を用いて結晶面及び結晶方位を表す。例えば｛１００｝は、（１００）、（０１０）、（００１）等の結晶面の総称を表すものであり、＜１００＞は、[１００]、[０１０]、[００１]等の結晶方位の総称を表すものである。
【００２８】
従来、面方位が{１１０}であるＳＯＩ層を有するＳＯＩウェーハを製造する場合、まず結晶方位が＜１１０＞のシリコン単結晶インゴットを引き上げ、次にそのインゴットの結晶方位をＸ線方位測定装置（角度分解能１分程度）を使って正確に測定し、面方位が{１１０}ジャストになるようにインゴットのスライスを行い、ＳＯＩ層を形成するボンドウェーハを作製していた。
【００２９】
このように、面方位が{１１０}ジャストになるようにスライスを行ったボンドウェーハを量産レベルで作製した場合、ジャストになるようにスライスを行っても、実際には±５分未満程度の角度ずれを有するものが含まれるのが通常である。またその一方で、要求される製品ウェーハの仕様として±３０分程度の角度のズレまで許容されている場合もあり、そのような場合には、角度のズレが±３０分以内のウェーハであれば要求仕様を満足しているので、そのようなウェーハは{１１０}ジャストの面方位をもつものとして取り扱われる。
【００３０】
しかしながら、±３０分以上の角度のズレが{１１０}ジャストとして許容されるような製品仕様である場合はないので、そのような角度のズレを有するウェーハは、意図的に{１１０}から傾斜させてスライスしたウェーハであるということができる。このように、スライスする方向をある特性の方位から意図的に傾斜させて作製されたウェーハをオフアングル付きウェーハと呼び、傾斜角度をオフアングル角度と呼ぶ事とする。
【００３１】
本発明者らは、ＳＯＩ層の面方位が{１１０}ジャストであるＳＯＩウェーハをイオン注入剥離法により作製し、タッチポリッシュ後のＳＯＩ表面のラフネス改善、および欠陥除去の目的で不活性ガス（アルゴンガス）中で高温熱処理を行なったところ、ＳＯＩウェーハ表面のラフネスはむしろ悪化してしまう傾向が見られることを確認し、さらに検討を重ねた結果、この熱処理後のラフネスはボンドウェーハのオフアングルに関係があることを見出し、本発明を完成させた。
【００３２】
具体的には、ＳＯＩウェーハのＳＯＩ層として用いるために、面方位が{１１０}からオフアングルを付けたシリコンウェーハをシリコン単結晶インゴットからスライスする際、＜１００＞方向のみにオフアングルをかけ、かつオフアングル角度が５分以上２度以下の範囲となるようにすれば、少なくとも上記に述べた高温熱処理により表面ラフネスの改善効果が得られるし、また欠陥除去の目的も達成できる。
オフアングル角度としては３０分以上１度３０分以下が好適であり、約１度（±５分以内）であることが特に好ましい。
【００３３】
上記のＳＯＩウェーハは、以下に説明する工程で作製できる。初めに、チョクラルスキー法（CZ法）により結晶方位＜１１０＞の種結晶を用い結晶方位＜１１０＞を有するシリコン単結晶インゴットを育成する。次に、ＳＯＩ層を形成するボンドウェーハを上記育成されたシリコン単結晶インゴットからスライスする際、＜１００＞方向のみにオフアングルをかけ、かつオフアングル角度が５分以上２度以下の範囲となるようにする。この場合、予め用いる種結晶を所望オフアングルを有するものとし、育成されたCZシリコン単結晶インゴットを、育成軸方向に垂直になるようにしてスライスするようにしてもよい。こうすることによって、インゴットからのスライス歩留まりを向上させることができる。
【００３４】
次にこのボンドウェーハの表面から水素イオンまたは希ガスイオンの少なくとも一方を所望の加速エネルギー及びドーズ量で注入する。こうして注入されたイオンによりボンドウェーハ表面近傍に微小気泡層が形成される。このボンドウェーハをイオン注入面側でシリコン酸化膜等を介してベースウェーハと密着させる。その後５００℃程度かそれ以上の比較的低温で熱処理（剥離熱処理）を加えると微小気泡の圧力と結晶の再配列の作用により微小気泡層で剥離する。次に酸化性雰囲気下で１０００〜１２００℃程度の熱処理をしてウェーハ同士の結合力を高める。
なお、ボンドウェーハの薄膜化は、上記水素イオン注入剥離法に限定されるものではなく、研削、研磨、エッチング等従来用いられている方法を適用することが可能である。
【００３５】
次に、得られたＳＯＩウェーハにタッチポリッシュを行い、さらにＡｒ雰囲気下で１０００℃〜１３５０℃程度の高温熱処理を行うことで、ウェーハ内での膜厚均一性が高く、マイクロラフネスも良好であり、結晶欠陥も低減されたＳＯＩウェーハを製造することができる。この場合、本発明では、ＳＯＩ層は面方位が｛１１０｝から＜１００＞方向に５分以上２度以下オフアングルされているので、非酸化性雰囲気下の熱処理により、マイクロラフネスが悪化することはなく、むしろ向上する。
【００３６】
こうして得られたＳＯＩウェーハは上記のように極薄で、膜厚均一性が高く、マイクロラフネスが良好であるとともに、ＳＯＩ層の面方位が｛１１０｝からわずかにオフアングルされたものなので、キャリア移動度が非常に高く、高速デバイスの形成に極めて好適なものとなる。
【００３７】
【実施例】
以下、本発明の実施例及び比較例を挙げて本発明を具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例及び比較例）
チョクラルスキー法により結晶方位が＜１１０＞であるシリコン単結晶インゴットを引き上げ、このインゴットをスライスすることにより、直径２００ｍｍであり、面方位が（１１０）から[００１]方向のみに１度だけオフアングルされた、オフアングル付きボンドウェーハを本発明の実施例として作製した。また、比較例として面方位が本発明とは異なるようにスライスされた９種類のボンドウェーハを作製した。
【００３８】
これらのボンドウェーハを用いて水素イオンを注入してイオン注入層を形成し、イオン注入層で剥離するというイオン注入剥離法により薄膜化を行うことにより膜厚均一性の高いＳＯＩウェーハを作製した後、これらＳＯＩウェーハに対して結晶欠陥低減のためアルゴン１００％雰囲気下で１２００℃、１時間の熱処理を行なった。熱処理後、ＳＯＩ層表面のマイクロラフネス測定をＡＦＭ（原子間力顕微鏡：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて行った。このＡＦＭによるマイクロラフネス測定は、ＳＯＩウェーハ中心部の１×１μｍの範囲に対して行った。
【００３９】
なお、ＳＯＩウェーハ作製条件は下記のとおりである。
ベースウェーハ：（１００）シリコン単結晶ウェーハ
埋め込み酸化膜：ボンドウェーハ表面に２００ｎｍ形成
イオン注入条件：Ｈ＋イオン、５０ｋｅＶ、６×１０16ａｔｏｍｓ／ｃｍ2
剥離熱処理：Ａｒ雰囲気下で５００℃、３０分間
結合熱処理：酸化性雰囲気、１１００℃、２時間
タッチポリッシュ：約１００ｎｍ研磨
【００４０】
上記のようにして測定された表面ラフネスのＰ−Ｖ（Ｐｅａｋ ｔｏ Ｖａｌｌｅｙ）値及びＲＭＳ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）値を表１にまとめた。
【００４１】
なお、比較例１および２は、オフアングルが[１１０]方向のみに１度又は３度であり、比較例３および４は、オフアングルが[１１２]方向のみに１度又は３度、比較例５および６は、オフアングル方向が[１１１]方向のみに１度又は３度としたＳＯＩウェーハである。これらのウェーハは本発明とはオフアングル方向が異なるものである。一方、比較例７および８は、オフアングル方向は本発明の実施例と同様に[００１]方向であるが、オフアングル角度が３度又は４度としたものである。また、比較例９は、面方位が（１１０）ジャストとなるよう作製した試料である。ただし前述したように通常はわずかな角度ズレを有する場合もあり、比較例９の場合その角度ズレは±2分以内である。
【００４２】
【表１】
表１から示されるように、本実施例によるオフアングルが[００１]方向のみに１度であるＳＯＩウェーハのラフネスは、Ｐ−Ｖ値が０．９９ｎｍ、ＲＭＳ値が０．１１ｎｍであり、比較例と比べて良好な値が得られた。
【００４４】
以下では、実施例と比較例とをより詳しく比較するために、表１に示したデータをグラフにして説明する。
図１、図２は、Ｐ−Ｖ値又はＲＭＳ値と[００１]方向のみへのオフアングル角度との関係を示すグラフである。例えばＲＭＳ値を比較すると、オフアングル角度が１度ではＲＭＳ値として０．１１ｎｍであり、比較例９の（１１０）ジャストのＲＭＳ値０．３７ｎｍと比較して１／３以下あり、比較例７のオフアングル角度が３度でのＲＭＳ値０．９３ｎｍに対しては１／９近い値であった。これらの図から、Ｐ−Ｖ値及びＲＭＳ値共に、高温熱処理後にＳＯＩ表面のラフネスが（１１０）ジャストよりも悪化せず、同等以上の良好な値を示すのはオフアングル角度が２度以下の場合であり、特に３０分以上１度３０分以下で最も小さい値となることが確認できる。
【００４５】
また、図３、図４は、Ｐ−Ｖ値又はＲＭＳ値とオフアングル方向の関係を、オフアングル角度が１度と３度の場合について示すグラフである。例えばオフアングル角度が１度の場合のＲＭＳ値を比較すると、オフアングルが[００１]方向のみの場合ではＲＭＳ値が０．１１ｎｍであり、比較例１、３，５のような、オフアングル方向がそれぞれ[１１０]のみ、[１１２]のみ、[１１１]のみである場合のＲＭＳ値０．５１ｎｍ、０．５３ｎｍ、０．５７ｎｍと比較して１／５程度であった。これらの図から、高温熱処理後にＳＯＩ表面のラフネスが（１１０）ジャストの場合と同等以上に良好な値を示すのは、 [００１]方向のみにオフアングルを形成した場合であることが確認できる。
【００４６】
従って図１〜４の結果から、高温熱処理後にＳＯＩ表面のラフネスが（１１０）ジャストよりも悪化せず、良好な値を示すのは、本発明に従い、[００１]方向のみにオフアングルを形成し、かつ、その角度を約２度以下とした場合であることが確認できる。
【００４７】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は単なる例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【００４８】
例えば、実施例では、ベースウェーハとして面方位として（１００）を有するシリコン単結晶ウェーハを用いたが、面方位は（１００）に限定されるものではない。またベースウェーハの材質はシリコンに限らず、石英、炭化窒素、アルミナ、ダイヤモンド等の絶縁体を用いてもよい。
【００４９】
また、酸化膜を形成する場合はベースウェーハに形成してもよいし、ボンドウェーハとベースウェーハの両方に形成してもよい。
また、各ウェーハの直径は２００ｍｍに限られるものではなく、それ以下であってもよいし、２００ｍｍ以上の大口径であれば、デバイスの生産性をより向上させることができる。
また、シリコン単結晶インゴットの引き上げ方法はCZ法によって行ったが、磁場印加CZ法であってもよい。
【００５０】
【発明の効果】
以上説明したように、ＳＯＩ層の面方位が{１１０}から＜１００＞方向のみにオフアングルされたものであり、かつオフアングル角度が５分以上２度以下とすることにより、マイクロラフネスのみならず、ＳＯＩ層の膜厚均一性も優れたＳＯＩウェーハとすることができ、キャリア移動度が高いことを利用した高速デバイス等の形成に適したＳＯＩウェーハとすることができる。
特に、オフアングル角度としては３０分以上１度３０分以下であれば、マイクロラフネスがより良好なものとなる。
また、このようなオフアングルされたＳＯＩ層をイオン注入剥離法により形成することにより、ＳＯＩ層の厚さが０.１μｍ以下の超薄膜ＳＯＩウェーハを膜厚均一性良く製造することが可能となる。
特に、前記のように得られたＳＯＩウェーハをさらに非酸化性雰囲気下において１０００℃以上１３５０℃以下の温度で熱処理することで、表面のマイクロラフネスや結晶欠陥が低減されたＳＯＩウェーハを製造することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施例及び比較例における、オフアングル角度と高温熱処理後の表面ラフネスのＰ−Ｖ値との関係を表すグラフである。
【図２】本発明の実施例及び比較例における、オフアングル角度と高温熱処理後の表面ラフネスのＲＭＳ値との関係を表すグラフである。
【図３】本発明の実施例及び比較例における、オフアングルの方向と高温熱処理後の表面ラフネスのＰ−Ｖ値との関係を表すグラフである。
【図４】本発明の実施例及び比較例における、オフアングルの方向と高温熱処理後の表面ラフネスのＲＭＳ値との関係を表すグラフである。
Claims (7)
- 少なくともＳＯＩ層を具備するＳＯＩウェーハであって、該ＳＯＩ層の面方位が{１１０}から＜１００＞方向のみにオフアングルされたものであり、かつオフアングル角度が５分以上２度以下であることを特徴とするＳＯＩウェーハ。
- 前記オフアングル角度が３０分以上１度３０分以下であることを特徴とする請求項１に記載のＳＯＩウェーハ。
- 少なくとも、ベースウェーハとシリコン単結晶からなるボンドウェーハとを貼り合わせ、該ボンドウェーハを薄膜化してＳＯＩ層を形成するＳＯＩウェーハの製造方法において、前記ボンドウェーハとして面方位が{１１０}から＜１００＞方向のみにオフアングルされたものであり、かつオフアングル角度が５分以上２度以下のものを用いることを特徴とするＳＯＩウェーハの製造方法。
- 請求項３に記載のＳＯＩウェーハの製造方法において、前記得られたＳＯＩウェーハにさらに非酸化性雰囲気下において１０００℃以上１３５０℃以下の温度で熱処理することを特徴とするＳＯＩウェーハの製造方法。
- 請求項３又は請求項４に記載のＳＯＩウェーハの製造方法において、前記ボンドウェーハは表面から水素イオンまたは希ガスイオンの少なくとも１種類を注入して表面の近傍にイオン注入層が形成されたものであり、該ボンドウェーハと前記ベースウェーハとを貼り合わせた後、前記イオン注入層で剥離することによって前記ボンドウェーハの薄膜化を行うことを特徴とするＳＯＩウェーハの製造方法。
- 請求項３乃至５のいずれか１項に記載のＳＯＩウェーハの製造方法において、前記ボンドウェーハと前記ベースウェーハとを絶縁膜を介して貼り合わせることを特徴とするＳＯＩウェーハの製造方法。
- 前記オフアングル角度が３０分以上１度３０分以下のものを用いることを特徴とする請求項３乃至６のいずれか１項に記載のＳＯＩウェーハの製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003137939A JP4239676B2 (ja) | 2003-05-15 | 2003-05-15 | Ｓｏｉウェーハおよびその製造方法 |
| KR1020057021412A KR101014601B1 (ko) | 2003-05-15 | 2004-05-07 | Ｓｏｉ웨이퍼 및 그 제조방법 |
| US10/554,960 US7357839B2 (en) | 2003-05-15 | 2004-05-07 | SOI wafer and a method of producing the same |
| CNB2004800132274A CN100361307C (zh) | 2003-05-15 | 2004-05-07 | 绝缘层覆硅(soi)晶片及其制造方法 |
| EP04731765.6A EP1624488B1 (en) | 2003-05-15 | 2004-05-07 | An soi wafer and a method of producing the same |
| PCT/JP2004/006514 WO2004102668A1 (ja) | 2003-05-15 | 2004-05-07 | Ｓｏｉウェーハおよびその製造方法 |
| TW093113479A TW200503056A (en) | 2003-05-15 | 2004-05-13 | Silicon on insulator (SOI) wafer and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003137939A JP4239676B2 (ja) | 2003-05-15 | 2003-05-15 | Ｓｏｉウェーハおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004342858A JP2004342858A (ja) | 2004-12-02 |
| JP4239676B2 true JP4239676B2 (ja) | 2009-03-18 |
Family
ID=33447277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003137939A Expired - Fee Related JP4239676B2 (ja) | 2003-05-15 | 2003-05-15 | Ｓｏｉウェーハおよびその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7357839B2 (ja) |
| EP (1) | EP1624488B1 (ja) |
| JP (1) | JP4239676B2 (ja) |
| KR (1) | KR101014601B1 (ja) |
| CN (1) | CN100361307C (ja) |
| TW (1) | TW200503056A (ja) |
| WO (1) | WO2004102668A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11251041B2 (en) | 2018-08-02 | 2022-02-15 | Samsung Electronics Co., Ltd. | Substrate, integrated circuit device including the substrate, and method of manufacturing the integrated circuit device |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7700488B2 (en) * | 2007-01-16 | 2010-04-20 | International Business Machines Corporation | Recycling of ion implantation monitor wafers |
| CN102623304B (zh) * | 2011-01-30 | 2015-03-25 | 陈柏颖 | 适用于纳米工艺的晶圆及其制造方法 |
| BR112015014309A2 (pt) | 2012-12-20 | 2017-07-11 | Koninklijke Philips Nv | contentor de ressonância, e, sistema de exame por ressonância magnética |
| JP6686962B2 (ja) * | 2017-04-25 | 2020-04-22 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
| JP7318580B2 (ja) * | 2020-03-30 | 2023-08-01 | 信越半導体株式会社 | Ｓｏｉウェーハの製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112074A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Semiconductor device |
| JPS6050970A (ja) | 1983-08-31 | 1985-03-22 | Toshiba Corp | 半導体圧力変換器 |
| JPH0775244B2 (ja) * | 1990-11-16 | 1995-08-09 | 信越半導体株式会社 | 誘電体分離基板及びその製造方法 |
| JP2653282B2 (ja) | 1991-08-09 | 1997-09-17 | 日産自動車株式会社 | 車両用道路情報表示装置 |
| FR2681472B1 (fr) | 1991-09-18 | 1993-10-29 | Commissariat Energie Atomique | Procede de fabrication de films minces de materiau semiconducteur. |
| JPH0590117A (ja) * | 1991-09-27 | 1993-04-09 | Toshiba Corp | 単結晶薄膜半導体装置 |
| JPH11307747A (ja) | 1998-04-17 | 1999-11-05 | Nec Corp | Ｓｏｉ基板およびその製造方法 |
| JPH11307472A (ja) * | 1998-04-23 | 1999-11-05 | Shin Etsu Handotai Co Ltd | 水素イオン剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ |
| JP4476390B2 (ja) * | 1998-09-04 | 2010-06-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2002289819A (ja) | 2001-03-23 | 2002-10-04 | Nippon Steel Corp | Ｓｉｍｏｘ基板 |
| JP2003115587A (ja) | 2001-10-03 | 2003-04-18 | Tadahiro Omi | ＜１１０＞方位のシリコン表面上に形成された半導体装置およびその製造方法 |
-
2003
- 2003-05-15 JP JP2003137939A patent/JP4239676B2/ja not_active Expired - Fee Related
-
2004
- 2004-05-07 KR KR1020057021412A patent/KR101014601B1/ko not_active Expired - Fee Related
- 2004-05-07 EP EP04731765.6A patent/EP1624488B1/en not_active Expired - Lifetime
- 2004-05-07 WO PCT/JP2004/006514 patent/WO2004102668A1/ja not_active Ceased
- 2004-05-07 US US10/554,960 patent/US7357839B2/en not_active Expired - Lifetime
- 2004-05-07 CN CNB2004800132274A patent/CN100361307C/zh not_active Expired - Lifetime
- 2004-05-13 TW TW093113479A patent/TW200503056A/zh not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11251041B2 (en) | 2018-08-02 | 2022-02-15 | Samsung Electronics Co., Ltd. | Substrate, integrated circuit device including the substrate, and method of manufacturing the integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1624488A1 (en) | 2006-02-08 |
| TW200503056A (en) | 2005-01-16 |
| EP1624488B1 (en) | 2016-04-06 |
| KR20060015599A (ko) | 2006-02-17 |
| CN100361307C (zh) | 2008-01-09 |
| US7357839B2 (en) | 2008-04-15 |
| US20060246689A1 (en) | 2006-11-02 |
| WO2004102668A1 (ja) | 2004-11-25 |
| CN1791982A (zh) | 2006-06-21 |
| EP1624488A4 (en) | 2009-10-28 |
| JP2004342858A (ja) | 2004-12-02 |
| TWI327337B (ja) | 2010-07-11 |
| KR101014601B1 (ko) | 2011-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7315064B2 (en) | Bonded wafer and method of producing bonded wafer | |
| JP3911901B2 (ja) | Ｓｏｉウエーハおよびｓｏｉウエーハの製造方法 | |
| US8236667B2 (en) | Silicon on insulator (SOI) wafer and process for producing same | |
| JP2002164520A (ja) | 半導体ウェーハの製造方法 | |
| WO2009017622A1 (en) | Ultra thin single crystalline semiconductor tft and process for making same | |
| TW200913128A (en) | Method for manufacturing SOI wafer | |
| EP0843346A2 (en) | Method of manufacturing a semiconductor article | |
| JP2000331899A (ja) | Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ | |
| WO2005024925A1 (ja) | Ｓｏｉウェーハの作製方法 | |
| US8703580B2 (en) | Silicon on insulator (SOI) wafer and process for producing same | |
| WO2002080276A1 (en) | Production method for simox substrate and simox substrate | |
| JP4239676B2 (ja) | Ｓｏｉウェーハおよびその製造方法 | |
| JP7318580B2 (ja) | Ｓｏｉウェーハの製造方法 | |
| JP2009283582A (ja) | 貼り合わせウェーハの製造方法及び貼り合わせウェーハ | |
| CN105264641A (zh) | 贴合晶圆的制造方法 | |
| JPH11330438A (ja) | Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ | |
| US20080305318A1 (en) | Silicon on insulator (soi) wafer and process for producing same | |
| JP7658253B2 (ja) | 窒化物半導体基板及び窒化物半導体基板の製造方法 | |
| JP2002289819A (ja) | Ｓｉｍｏｘ基板 | |
| JPH11195774A (ja) | 半導体基板の作成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050117 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081202 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081215 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4239676 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140109 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |