JP4991577B2 - シリコン酸化膜の形成方法、半導体装置及びその製造方法 - Google Patents

Description

本発明は、シリコン酸化膜を用いた半導体装置およびシリコン酸化膜の形成方法に係るものであり、特に極薄シリコン酸化膜を用いた半導体装置、シリコンに誘電体が埋め込まれた素子分離構造を有する半導体装置、絶縁膜上に形成される素子分離構造を有する半導体装置およびそれら形成方法に係る。

シリコン基板へ形成されるトランジスタのゲート絶縁膜には、低界面準位密度などの高性能特性、高耐圧性、高ホットキャリア耐性などの高信頼性が要求される。これらの要求を満たす酸化膜形成技術として従来は８００℃以上の熱酸化が用いられてきた。

また、シリコン半導体に、より高密度にトランジスタを形成するという要請から、シリコン基体に形成されるトランジスタ集積素子においては、微細化技術の進展に呼応して、バーズビークの広がりがある選択酸化膜（ＬＯＣＯＳ）素子分離構造から、幅の狭い誘電体分離が可能となるシャロートレンチアイソレーションなどの素子分離構造が使用されるようになった。

また、絶縁膜上に形成されるＳＯＩ（シリコン・オン・インシュレータ）トランジスタやポリシリコントランジスタの集積素子においては、シリコン酸化膜によるＬＯＣＯＳ分離やシリコンをエッチングして取り除くメサ型分離により、シリコン膜を島状に形成する素子分離構造が使われていた。

しかしながら、将来の超高集積・超高速駆動の半導体素子形成には従来の熱酸化は用いることが出来ない。超高速素子を実現するためには、半導体装置に金属材料を導入する必要があるが、５５０℃以上の高温プロセスを用いると金属と半導体が反応を起こしてしまい、素子の動作性能が劣化するためである。また、高温プロセスを用いると、不純物が再拡散することによって正確な不純物分布の形成が難しくなり、超高集積素子の形成が困難となる。したがって、５５０℃以下の低温での酸化膜形成が必須となる。

そこで、近年、シリコン酸化膜を低温で形成する手法が研究されているが、５５０℃以下で形成されたシリコン酸化膜の特性は、熱酸化膜に匹敵するものではなかった。こうした従来の低温酸化は、熱酸化に比べ酸化速度が遅く、形成されたシリコン酸化膜の界面準位密度や電流電圧特性などの電気的特性は、熱酸化膜に比べると大きく劣るものであった。

また、シリコン基体に形成されるトランジスタ集積素子の従来の素子分離構造においては、素子分離側壁部の角に近い部分のシリコン酸化膜の膜厚が、平坦なシリコン表面部の膜厚より薄くなることにより、この薄膜化した部分において酸化膜の漏れ電流や耐圧などの特性が劣り、素子の信頼性的な性能を劣化させるという問題が発生していた。さらに、ゲート酸化膜が薄い寄生的なトランジスタ素子が通常のゲート酸化膜厚のトタンジスタ素子と並列に存在することになり、トランジスタの電流電圧特性を悪化させていた。

こうした問題を解決しようとして、単にシリコン酸化膜の膜厚を厚くしてこの薄膜化部分で生じる問題を回避しようとすると、このシリコン酸化膜はゲート酸化膜としても使用されているので、ＭＯＳトランジスタの駆動能力が悪化してしまうという問題が生じてしまう。そこで、従来は素子分離領域の凹部分の側壁部のシリコン表面に対する角度を約７０度以下にして、側壁部の角のシリコン酸化膜の薄膜化を軽減していた。しかしながら、この場合においても約３０％以上の薄膜化が生じ、この薄膜化した部分における酸化膜の漏れ電流や耐圧などの特性劣化の発生を完全には防止できていなかった。また、さらには、なだらかな角度を持った凹形状の素子分離領域を形成することで、素子分離幅が広くなり、トランジスタなどの素子を形成する有効な領域の面積的比率が低下し、高密度集積化が図れないという問題が生じていた。

またさらに、絶縁膜上に形成されるＳＯＩ（シリコン・オン・インシュレータ）トランジスタやポリシリコントランジスタの集積素子の従来の素子分離構造においては、ＬＯＣＯＳ素子分離の場合、ゲート電極下の素子分離酸化膜とシリコンの界面付近に寄生トランジスタ素子が存在するようになり、トランジスタの電気的特性、とくにサブスレッショールド電流特性やオフリーク特性を悪化させていた。また、メサ型素子分離の場合、シリコンがエッチングされた素子分離側壁部に良質な酸化膜が形成できず、トランジスタの特性、とくにオフ特性に悪影響を及ぼしていた。

本発明は、係る従来の課題を解決するためになされたものであり、基板表面に、均一な高品質シリコン酸化膜を、基板温度２００−５００度の低温で形成すること、およびシリコン酸化膜を用いた半導体装置を提供することを目的とし、シリコンを基体とするトランジスタを複数個含む半導体装置において、前記シリコンの表面に形成されたシリコン酸化膜の少なくとも一部がＫｒを内蔵するシリコン酸化膜であることを特徴とする。

本発明によれば、低温のプラズマ酸化で成膜したにも関わらず、１０００度程度の高温で成膜したシリコン熱酸化膜より優れた特性、信頼性を有するシリコン酸化膜を形成することが可能となり、高性能なトランジスタ集積回路を実現できる。

本発明によれば、素子分離側壁部の角に近い部分のシリコン酸化膜の膜厚が薄くならず、平坦なシリコン表面部の膜厚と概等しくなることにより、酸化膜の漏れ電流や耐圧などの特性が良好になり、素子の信頼性向上を実現することができる。また、このシリコン酸化膜はゲート酸化膜として薄膜化した状態でも使用できるので、素子分離の信頼性向上とＭＯＳトランジスタの駆動能力向上を両立することができる。また、シリコン基体の素子分離領域の凹部分の側壁部のシリコン表面に対する角度を約７５度以上から９０度の角度にしても、側壁部の角のシリコン酸化膜の薄膜化が起こらず、狭い素子分離領域を形成することが可能となり、トランジスタなどの素子を形成する有効な領域の面積的比率が増加し、高密度集積化を実現することができる。

さらに、絶縁膜上に形成されるＳＯＩ（シリコン・オン・インシュレータ）トランジスタやポリシリコントランジスタの集積素子の素子分離構造においても、素子分離側壁部に良質な酸化膜を形成でき、寄生トランジスタ素子を存在させることなく、トランジスタの電気的特性を良好にすることができる。

本発明によれば、１０００度程度の高温で成膜した従来の熱酸化膜よりも優れた高品質シリコン酸化膜を基板温度２００−５００度の低温で実現することが可能となる。

また、シリコン酸化膜素子分離側壁部の角に近い部分のシリコン酸化膜の膜厚が、平坦なシリコン表面部の膜厚と概等しくなることにより、酸化膜の漏れ電流や耐圧などの特性が良好になり、素子の信頼性向上、ＭＯＳトランジスタの駆動能力向上を実現することができる。

また、シリコン基体に形成される素子分離領域の凹部分の側壁部のシリコン表面に対する角度を７０度以上から９０度の角度にしても、側壁部の角のシリコン酸化膜の薄膜化が起こらず、狭い素子分離領域を形成することが可能となり、トランジスタなどの素子を形成する有効な領域の比率が増加し、高密度集積化を実現することができる。

さらに、絶縁膜上に形成されるＳＯＩ（シリコン・オン・インシュレータ）トランジスタやポリシリコントランジスタの集積素子の素子分離構造においても、素子分離側壁部に良質な酸化膜を形成でき、寄生トランジスタ素子を存在させることなく、トランジスタの電気的特性を良好にすることができる。本発明のシリコン酸化膜形成方法を用いることにより、基板温度２００−５００度といった低温で成膜したにも関わらず、極めて高品質なシリコン酸化膜が成膜可能である。このことから、従来不可能であった金属基板ＳＯＩＬＳＩ、ガラス基板やプラスチック基板上の高性能アモルファスシリコンＴＦＴやポリシリコンＴＦＴの製造が可能となり、その効果は大きい。

以下に、本発明の実施例をあげて詳細に説明する。

（実施例１）
まずは、プラズマを用いた低温の酸化膜形成について述べる。図１は、本発明の酸化方法を実現するための、ラジアルラインスロットアンテナを用いた装置の一例を示す断面図である（特許願９−１３３４２２参照）。本発明においては、Ｋｒをプラズマ励起ガスに使用していることに新規な特徴がある。この装置は主として円形状の基板に対して有効である。真空容器（処理室）１０１を真空にし、シャワープレート１０２からＫｒガス、Ｏ₂ガスを導入し、例えば処理室内の圧力を１Ｔｏｒｒ程度に設定する。シリコンウェハ等の円形状の基板１０３を、加熱機構を持つ試料台１０４に置き、例えば試料の温度が４００度になるように設定する。この温度設定は２００−５００度の範囲内でにあれば以下に述べる結果はほとんど同様のものとなる。同軸導波管１０５から、ラジアルラインスロットアンテナ１０６、誘電体板１０７を通して、処理室内に、２．４５ＧＨｚのマイクロ波を供給し、処理室内に高密度のプラズマを生成する。この間隔は狭いほうがより高速な成膜が可能となる。また、供給するマイクロ波の周波数は、９００ＭＨｚ以上１０ＧＨｚ以下の範囲にあれば以下に述べる結果はほとんど同様のものとなる。シャワープレート１０２と基板１０３の間隔は、本実施例では６ｃｍにしてある。本実施例では、ラジアルラインスロットアンテナを用いたプラズマ装置を用いて成膜した例を示したが、他の方法を用いてマイクロ波を処理室内に導入してもよい。

ＫｒとＯ₂の混合ガスの高密度励起プラズマ中では、中間励起状態にあるＫｒ^*とＯ₂分子が衝突し、原子状酸素Ｏ^*が効率よく発生する。この原子状酸素により、基板表面は酸化される。これまで、たとえば、シリコン表面の酸化は、Ｈ₂Ｏ分子、Ｏ₂分子により行われ、処理温度は、８００−１１００度と極めて高いものであった。しかし原子状酸素による酸化は、十分に低い温度で可能である。Ｋｒ^*とＯ₂の衝突機会を大きくするには、処理室圧力は高い方が望ましいが、あまり高くすると、発生したＯ^*同志が衝突し、Ｏ₂分子に戻ってしまう。当然、最適ガス圧力が存在する。図２に、処理室内の圧力比を、Ｋｒ９７％酸素３％に保って、処理室のガス圧を変えたときの、シリコン基板温度４００度、１０分間の酸化処理により成長する酸化膜厚を示す。処理室のガス圧が１Ｔｏｒｒの時に最も酸化膜は厚くなり、この圧力ないしはその近傍が最適である。

図３には、Ｋｒ／Ｏ₂高密度プラズマを用いたシリコン基板表面酸化時の酸化膜厚と酸化時間の関係を示す。図３には同時に従来のドライ酸化による酸化時間依存性を、基板温度８００度、９００度、１０００度に対して示している。基板温度４００度、処理室内圧力１ＴｏｒｒにおけるＫｒ／Ｏ₂高密度プラズマ酸化の酸化速度は、基板温度１０００度の大気圧ドライＯ₂酸化の酸化速度より、速いことが明らかである。Ｋｒ／Ｏ₂高密度プラズマを用いたシリコン基板表面酸化を導入する事により、表面の酸化技術の生産性も大幅に向上させる。さらに、従来の高温熱酸化技術では、表面に形成された酸化膜をＯ₂分子やＨ₂Ｏ分子が拡散によって通り抜け、シリコン／シリコン酸化膜の界面に到達して酸化に寄与するため、酸化速度は、Ｏ₂や、Ｈ₂Ｏ分子の酸化膜の拡散速度により律速され、酸化時間ｔに対して、ｔ^1/2で増加するのが常識であった。しかし、この、Ｋｒ／Ｏ₂高密度プラズマでは、酸化膜厚は、３５ｎｍまで、酸化速度は直線的である。原子状酸素はシリコン酸化膜中を自在に通り抜けられることになる。すなわち拡散速度が極めて大きいことが明らかである。

図４は、上記の手順で形成されるシリコン酸化膜中のＫｒ密度の深さ方向分布を、全反射蛍光Ｘ線分光装置を用いて調べたものである。Ｋｒ中の酸素の分圧３％、処理室内の圧力１Ｔｏｒｒ、基板温度４００度で行った。Ｋｒ密度は、酸化膜厚が薄い領域になるほど減少し、シリコン酸化膜表面では２×１０¹¹ｃｍ^-2程度の密度でＫｒが存在。すなわち、このシリコン酸化膜は、膜厚が４ｎｍ以上の膜中のＫｒ濃度は一定で、シリコン／シリコン酸化膜の界面に向かって、Ｋｒ濃度は減少している膜である。

図５は、シリコン酸化膜成長時に用いた希ガスの種類（Ｋｒ，Ａｒ，Ｈｅ）と、得られたシリコン酸化膜中でのシリコンと酸素の組成比をＸ線光電子分光装置を用いて調べたものである。シリコン酸化膜の形成は図１に示した装置を用いて、基板温度４００度で行った。希ガス中の酸素の分圧は３％、処理室内の圧力は１Ｔｏｒｒに固定した。比較のために、基板温度９００度酸素１００％の雰囲気で成膜した熱酸化膜中でのシリコンと酸素の組成比も同時に示す。ヘリウムガス（Ｈｅ）、アルゴンガス（Ａｒ）を用いた場合、シリコン酸化膜の組成比は、酸素不足なのに対し、Ｋｒガスを用いて成膜したシリコン酸化膜は、熱酸化膜と同等のシリコン酸素比を示している。Ｈｅ，Ａｒに比べて、Ｋｒの励起状態が極めて効率よくＯ^*を発生していることによると考えられる。

図６は、シリコン酸化膜成長時に用いた希ガスの種類と、得られた酸化膜の界面準位密度を、低周波Ｃ−Ｖ測定から求めた結果である。シリコン酸化膜の形成は図１に示した装置を用いて、基板温度４００度で成膜した。希ガス中の酸素の分圧は３％、処理室内の圧力は１Ｔｏｒｒに固定した。比較のために、９００度酸素１００％の雰囲気で成膜した熱酸化膜の界面準位密度も同時に示す。Ｋｒガスを用いて成膜した酸化膜の界面準位密度が一番低く、９００度のドライ酸化雰囲気で成膜した熱酸化膜の界面準位密度と同等である。

図７は、希ガスの種類と、シリコン酸化膜の成長速度から計算したシリコン酸化膜成長の活性化エネルギーの関係を示す。シリコン酸化膜の形成は図１に示した装置を用いて、基板温度２００−４００度の範囲で成膜した。希ガス中の酸素の分圧は３％、処理室内の圧力は１Ｔｏｒｒに固定した。ヘリウムガス（Ｈｅ）、アルゴンガス（Ａｒ）を用いて酸化した場合、活性化エネルギーは、それぞれ、０．５ｅＶ、０．８ｅＶと高いが、Ｋｒガスを用いた場合０．１３ｅＶまで活性化エネルギーを低く抑えることが可能である。すなわち、温度依存性が極めて小さく、原子状酸素が効率よく発生していると、基板温度２００度といった低温でも、十分に速い酸化速度を実現している。

図８は、シリコン酸化膜成膜雰囲気におけるＫｒ中での酸素の分圧と、シリコン酸化膜の絶縁耐圧、および、成膜されたシリコン酸化膜中の界面順位密度の関係を調べたものである。このとき、処理室内の圧力は１Ｔｏｒｒで固定した。Ｋｒ中の酸素分圧が３％のとき、界面順位密度は最小となり、熱酸化膜中での界面順位密度と同等の値が得られる。また、シリコン酸化膜の絶縁耐圧も、酸素分圧３％付近で最大となる。図８の結果からＫｒ／Ｏ₂混合ガスを用いて酸化を行うときの、酸素分圧は２．４％が好適である。

図９は、シリコン酸化膜成膜時の圧力と、シリコン酸化膜の絶縁耐圧、界面順位密度の関係である。このとき、酸素の分圧は３％とした。成膜時の圧力が１Ｔｏｒｒ付近で、シリコン酸化膜の絶縁耐圧は最大値をとり、界面順位密度は最小値をとる。このことから、Ｋｒ／Ｏ₂混合ガスを用いて酸化膜を形成する場合、成膜時の圧力は、８００−１２００ｍＴｏｒｒが最適である。

図１０はＫｒ／Ｏ₂＝９７％／３％のマイクロ波（２．４５ＧＨｚ）励起高密度プラズマで、基板温度４００度で得られた３．５ｎｍ、５．０ｎｍ、７．８ｎｍ、１０ｎｍ厚のシリコン酸化膜の基板側からの電子注入を行うように、電極に正電圧を加えたときの電流電圧特性である。参考のために、同じ膜厚の１０００度ドライ酸化の特性も図示する。低電界領域で、Ｋｒ／Ｏ₂を用いて成長したシリコン酸化膜は、熱酸化膜に比べて、電流値が小さくなっている。高電界領域では全く同じ特性である。

図１１はＫｒ／Ｏ₂＝９７％／３％のマイクロ波（２．４５ＧＨｚ）励起高密度プラズマにより形成されたシリコン酸化膜を介して流れる電流密度Ｊ（Ａ／ｃｍ²）、電界強度Ｅ（ＭＶ／ｃｍ）とした時の、Ｊ／Ｅ²−１／Ｅ特性、すなわちＦ−Ｎ特性を示す。シリコン酸化膜の膜厚は、５．０ｎｍ、７．８ｎｍ、１０ｎｍの３種類であるが、膜厚にほとんどよらず、同じ特性になっており、１０^-13−１０^-22の間すなわち、９桁にわたって、Ｆ−Ｎ電流が流れていることが分かる。シリコン／シリコン酸化膜の障壁高さは、３．２ｅＶである。

図１２はＫｒ／Ｏ₂＝９７％／３％のマイクロ波（２．４５ＧＨｚ）励起高密度プラズマにより形成されたシリコン酸化膜と１０００度ドライ酸化膜の絶縁破壊電界を、３．５ｎｍ、５．０ｎｍ、７．８ｎｍの３種類の膜に対して、それぞれ、（ａ）（ｂ）（ｃ）に示す。いずれの膜厚においても、熱酸化膜と全く同等の絶縁破壊電界強度になっている。

図１３は、基板側から１Ａ／ｃｍ²のストレス電流を流したときのシリコン酸化膜が破壊に至るまでの電荷量ＱＢＤ（Ｃｈａｒｇｅ−ｔｏ−Ｂｒｅａｋｄｏｗｎ）をＫｒ／Ｏ₂高密度プラズマ酸化、８００度のウェット酸化および、９００度のドライ酸化に対して示す。膜厚は５．０ｎｍである。４００度のＫｒ／Ｏ₂高密度プラズマにより成長したシリコン酸化膜は、８００度のウェット酸化および、９００度のドライ酸化より大きな、ＱＢＤ値を示す。

上述した諸特性は、４００度という低温で酸化しているにもかかわらず、Ｋｒ／Ｏ₂高密度プラズマにより成長した酸化膜は、従来の高温熱酸化膜より優れた特性を示している。これは、酸化膜中にＫｒが含有されることにより、膜中やＳｉ／ＳｉＯ₂界面でのストレスが緩和され、膜中電荷や界面準位密度が低減され、シリコン酸化膜の電気的特性が大幅に改善されるためと考えられる。特に、図４に示されるように、表面密度において５×１０¹¹ｃｍ^-2以下のＫｒを含むことがシリコン酸化膜の電気的特性の改善に寄与していると考えられる。

図１４は、単結晶シリコン基板上に形成したＭＯＳトランジスタのサブスレッショールド特性を示し、ゲート絶縁膜として、図１の装置を用いてＫｒ／Ｏ₂高密度プラズマにより形成したゲート酸化膜と従来の９００℃程度の熱酸化によって形成されたゲート酸化膜を用いたときの特性を示している。図１の装置を用いて形成したゲート酸化膜のＭＯＳトランジスタのサブスレッショールド特性（図中○印）は、熱酸化によるゲート絶縁膜のサブスレッショールド特性（図中●印）とほぼ同等の特性を示している。

図１５は、ＭＯＳＦＥＴのドレイン電流とドレイン電圧の関係である。図中○印がＫｒ／Ｏ₂プラズマ酸化膜をゲート絶縁膜として用いた場合であり、図中●印が熱酸化膜をゲート絶縁膜として用いた場合である。酸化膜厚は１０ｎｍである。両者は全く同じ特性を示している。

低温形成ゲート絶縁膜を用いて十分高品質の半導体デバイス作成が可能であることが実証された。

本発明の酸化膜を実現するために、プラズマを用いた低温の酸化膜形成を可能とする別のプラズマプロセス用装置を使用してもかまわない。たとえば、マイクロ波によりプラズマを励起するためのＫｒガスを放出する第１のガス放出手段と、酸素ガスを放出する前記第１のガス放出手段とは異なる第２のガス放出手段をもつ２段シャワープレート型プラズマプロセス装置で形成することも可能である。

（実施例２）
図１６にシャロートレンチアイソレーションの概念図を示す。このシャロートレンチアイソレーションは、シリコン基板１６０３表面をプラズマによりエッチングし、エッチングの後のシリコン基板表面にＣＶＤ法により形成されたシリコン酸化膜１６０２を成膜し、さらに、形成されたシリコン酸化膜をＣＭＰ法を用いて研磨することにより形成される。研磨後に、シリコン基板を８００−９００度の酸化性の雰囲気にさらすことにより、犠牲酸化を行い、犠牲酸化により形成されたシリコン酸化膜をフッ酸を含む薬液中でエッチングし、高清浄なシリコン表面を得る。その後、基板表面をＲＣＡ洗浄を用いて洗浄し、ゲート絶縁膜１６０１を形成する。ゲート絶縁膜成膜工程に従来の熱酸化法を用いた場合、形成条件（ドライ酸化かウェット酸化か、または形成温度）によらず、図１７に示したように、シャロートレンチアイソレーションのエッジ部で、シリコン酸化膜の薄膜化が確認された。しかし、本発明のＫｒ／Ｏ₂高密度プラズマを用いた酸化により、シリコン酸化膜を形成した場合は、シャロートレンチアイソレーションのエッジ部で、シリコン酸化膜の薄膜化が起こらない。

図１８にシャロートレンチアイソレーション構造を有するＭＯＳキャパシタのゲート酸化膜を、８００度ウェット酸化で形成した場合と、Ｋｒ／Ｏ₂高密度プラズマを用いた酸化によりシリコン酸化膜を形成した場合のＱＢＤ特性を示したものである。ストレスは基板側から１Ａ／ｃｍ²の低電流で電荷をシリコン酸化膜に向かって注入した。８００度ウェット酸化で形成したシリコン酸化膜のＱＢＤは、シャロートレンチアイソレーションエッジ部での薄膜化に起因して、低ＱＢＤ側に広い分布をもち、デバイスの信頼性が良くないことが確認された。しかし、Ｋｒ／Ｏ₂高密度プラズマを用いた酸化により形成されたシリコン酸化膜のＱＢＤ特性は、非常に均一である。これは、シャロートレンチアイソレーションエッチ部でのシリコン酸化膜厚の薄膜化を起さないからでる。本発明のシリコン酸化膜の形成技術を用いることにより、デバイスの信頼性が大幅に改善された。

図１９に、シャロートレンチアイソレーションのテーパ角と、シリコン酸化膜の薄膜化率の関係を示す。熱酸化法で成膜したシリコン酸化膜は、テーパ角が大きくなるに従って、シャロートレンチアイソレーションエッジ部での薄膜化が激しくなり、デバイスの信頼性確保のために、テーパ角を７５度以下にする事は困難であった。本発明のＫｒ／Ｏ₂高密度プラズマを用いた酸化により、シリコン酸化膜を形成した場合は、テーパ角が７５度以上に大きくなっても、シャロートレンチアイソレーションエッジ部でもシリコン酸化膜の均一性は３０％以下に押さえられる。シャロートレンチアイソレーションのテーパ角をあげても、信頼性の確保が可能なため、素子分離領域の面積が減少するため、半導体素子のさらなる集積度向上が可能となる。

（実施例３）
図１の装置を用いた、Ｋｒ／Ｏ₂マイクロ波励起高密度プラズマによるゲート酸化は、従来のような高温工程を用いることができない金属基板ＳＯＩウェハ上の集積デバイス作製に最適である。図２０は、金属基板ＳＯＩ上に作製されたＭＯＳトランジスタの断面図である。２００１は、ｎ＋＋、ｐ＋＋低抵抗半導体、２００２は、ＮｉＳｉなどのシリサイド層、２００３は、ＴａＮ，ＴｉＮなどの導電性窒化物層、２００４はＣｕ等の金属層、２００５はＴａＮ，ＴｉＮなどの導電性窒化物層、２００６はｎ＋＋、ｐ＋＋低抵抗半導体層、２００７は、ＡｌＮ，Ｓｉ₃Ｎ₄等の窒化物絶縁膜、２００８はＳｉＯ₂膜、２００９は、ＳｉＯ₂、ＢＰＳＧもしくはそれらを組み合わせた絶縁膜層、２０１０はｎ＋＋ドレイン領域、２０１１は、ｎ＋＋ソース領域、２０１２はｐ＋＋ドレイン領域、２０１３は、ｐ＋＋ソース領域、２０１４、２０１５は高抵抗半導体層、２０１６は本発明の、Ｋｒ／Ｏ₂マイクロ波励起高密度プラズマにより形成された、ＳｉＯ₂膜、２０１７、２０１８はＴａ、Ｔｉ、ＴａＮ／Ｔａ、ＴｉＮ／Ｔｉ、等で形成されるｎＭＯＳのゲート電極ならびに、ｐＭＯＳのゲート電極、２０１９はｎＭＯＳソース電極、２０２０はｎＭＯＳおよびｐＭＯＳのドレイン電極である。２０２１はｐＭＯＳのソース電極である。２０２２は基板表面電極である。ＴａＮやＴｉＮで保護された、Ｃｕ層を含む基板では、Ｃｕの拡散を押さえるために、熱処理温度は、７００度以下でなければならない。ｎ＋＋、ｐ＋＋ソース・ドレイン領域は、Ａｓ＋、ＡｓＦ₂＋、ＢＦ₂＋イオン注入後、５５０度の熱処理で形成する。これまで、７００度以下で高品質の酸化膜を形成する技術が存在しなかったが、本発明のＫｒ／Ｏ₂マイクロ波励起高密度プラズマ酸化により、初めて、図２０に示す金属基板ＳＯＩＭＯＳＬＳＩが作成可能となったのである。

図２１はＳＯＩデバイスの概念図である。このデバイス構造を用いて、ゲート絶縁膜に熱酸化膜を用いた場合とＫｒ／Ｏ₂高密度プラズマを用いた酸化でゲート絶縁膜を形成した場合のトランジスタのサブスレッショールド特性を図２２に示す。ゲート絶縁膜を熱酸化により形成した場合、サブスレッショールド特性には、シリコン酸化膜のカバレッジが悪いことによるキンクが観察されるが、ゲート絶縁膜をＫｒ／Ｏ₂高密度プラズマを用いた酸化で形成した場合には、サブスレッショールド特性にキンクが観察されることはなかった。メサ型分離構造を用いても、Ｋｒ／Ｏ₂高密度プラズマを用いた酸化によりゲート絶縁膜を形成することで、大幅に信頼性向上可能である。

（実施例４）
図２３は、ガラス基板やプラスチック基板などの長方形基板に対して酸化を行うための、装置の一例を示す概念図である。真空容器（処理室）２３０７を減圧状態にし、シャワープレート２３０１からＫｒ／Ｏ₂混合ガスを導入し、ねじ溝ポンプ２３０２によって排気し、例えば処理室内の圧力を１Ｔｏｒｒに設定する。ガラス基板２３０３を、加熱機構を持つ試料台２３０４に置き、例えばガラス基板の温度が３００度になるように設定する。方形導波管２３０５のスリットから、誘電体板２３０６を通して、処理室内にマイクロ波を供給し、処理室内に高密度のプラズマを生成する。シャワープレート２３０１は導波管から放射されたマイクロ波が、左右に表面波として伝搬する導波路の役割も兼ねている。

図２４は、従来の逆スタガ構造のＴＦＴデバイス構造と改良型ＴＦＴデバイス構造を示す。改良型ＴＦＴデバイス構造のガラス基板の裏面には、ＩＴＯ膜２４１３を成膜し、静電チャックによる基板と成膜装置のサセプタとの密着性を向上させ、プロセスの信頼性・均一性の向上、特に静電気によるデバイス破壊、デバイス特性の劣化を防止する。ゲート絶縁膜２４０３は従来と同じくシリコン窒化膜を用いるが、絶縁耐圧を大幅に向上することに成功したため、従来４００ｎｍ程度を必要としたシリコン窒化膜の膜厚を１００−２００ｎｍ程度まで薄膜化している。シリコン窒化膜を半分に薄膜化することにより、ＴＦＴデバイスの電流駆動能力をほぼ２倍に改善することが可能となる。

改良型ＴＦＴデバイス構造では、ソース２４０５・ドレイン２４０７間のｎ⁺アモルファスシリコン層をＲＩＥでエッチングするのではなく、ｎ⁺アモルファスシリコン層を、図２３の装置を用いて直接酸化して絶縁するため、チャネルとなるノンドープアモルファスシリコン層２４０４を高エネルギーのイオン照射にさらさない。このため、チャネルとなるノンドープアモルファスシリコン層２４０４は、１５０ｎｍから３０ｎｍ程度まで薄膜化が可能である。チャネルとなるノンドープアモルファスシリコン層２４０４の膜厚が１／５になると、空間電荷層の抵抗が１／２５程度になるめ、ＴＦＴデバイスの電流駆動能力は２０−３０倍となる。ノンドープアモルファスシリコン層２４０４厚さを１／５程度以下に減少させられたことが、バックライトによる電子・ホール対の生成量も１／５程度以下に減少でき、ＬＣＤ表示部の輝度のダイナミックレンジを１桁近く改善できる。

図２５は、ＴＦＴデバイスのゲート電圧とドレイン電流の関係を示している。従来型ＴＦＴデバイスに比べ、改良型ＴＦＴデバイスのドレイン電流は大幅に増加し、特性が大幅に改善されていることを示している。同時に逆方向バイアス時のリーク電流も減少する。これは、ノンドープアモルファスシリコンとＳｉＯ₂層の界面特性が向上したことによる。

（実施例５）
図２６に、ＬＣＤ等の表示体の周辺回路用に制作されたポリシリコンＴＦＴの断面構造を示す。２６０１はガラス基板やプラスチック基板、２６０２はＳｉ₃Ｎ₄膜、２６０３はポリシリコンｐＭＯＳのチャネル層、２６０５、２６０６はそれぞれポリシリコンのｎＭＯＳのソース領域・ドレイン領域、２６０７、２６０８はそれぞれ、ｐＭＯＳのソース領域・ドレイン領域である。２６０９は本発明のＳｉＯ₂層であり、平坦部・エッジ部ともに均一な膜厚のシリコン酸化膜がポリシリコン上に形成される。２６１０はポリシリコンｎＭＯＳのゲート電極、２６１１はポリシリコンｐＭＯＳのゲート電極、２６１２はＳｉＯ₂、ＢＳＧ、ＢＰＳＧ等の絶縁膜、２６１３、２６１４はポリシリコンｎＭＯＳのソース電極、ドレイン電極（同時にポリシリコンｐＭＯＳのドレイン電極）、２６１５はポリシリコンｐＭＯＳのソース電極、２６１６は表面ＩＴＯ等の透明電極である。

また、図２７に示すような、ＬＣＤ等の表示体の周辺回路用に制作されたポリシリコンＴＦＴにも本発明は適応される。２７０１はガラス基板やプラスチック基板、２７０２はＳｉ₃Ｎ₄膜、２７０３はポリシリコンｐＭＯＳのチャネル層、２７０５、２７０６はそれぞれポリシリコンのｎＭＯＳのソース領域・ドレイン領域、２７０７、２７０８はそれぞれ、ｐＭＯＳのソース領域・ドレイン領域である。２７０９は本発明のＳｉＯ₂層であり、トランジスタ間の素子分離領域の角においても、酸化膜は薄くならず、平坦部・エッジ部ともに均一な膜厚のシリコン酸化膜がポリシリコン上に形成される。よって、デバイスの電気的特性・信頼性は格段に向上した。２７１０はポリシリコンｎＭＯＳのゲート電極、２７１１はポリシリコンｐＭＯＳのゲート電極、２７１２はＳｉＯ₂、ＢＳＧ、ＢＰＳＧ等の絶縁膜、２７１３、２７１４はポリシリコンｎＭＯＳのソース電極、ドレイン電極（同時にポリシリコンｐＭＯＳのドレイン電極）、２７１５はポリシリコンｐＭＯＳのソース電極、２７１６は表面ＩＴＯ等の透明電極である。図２８には、ＬＣＤ等の表示体の周辺回路用に制作されたポリシリコンＴＦＴの別の断面構造を示す。この構造は、２７０２のＳｉ₃Ｎ₄の上にポリシリコン層２７０３、２７０４を形成し、ポリシリコンコン層をエッチング後に、クリプトンを用いたプラズマ酸化により、ゲート絶縁膜を形成し、さらに、ゲートポリシリコン電極を形成した。

図２３に示す装置にさらに二段シャワープレートを導入した、二段シャワープレートマイクロ波励起高密度プラズマ装置を用い、Ａｒ、Ｋｒ、Ｘｅといった不活性ガスを一段目のシャワープレートから供給し、ＳｉＨ₄等の材料ガスを二段目のシャワープレートから供給すると、形成されるポリシリコンの電子移動度は、３００度程度の基板温度で、２００−４００ｃｍ²／Ｖｓｅｃとなる。チャネル長１．５−２．０ｕｍ程度にすれば、十分１００ＭＨｚを越える高速の信号処理が可能となる。ＬＣＤ等の表示部の駆動に必要な周辺回路はほとんど作成可能となる。

本発明のシリコン酸化膜形成方法を実現するための、ラジアルラインスロットアンテナを用いた装置の一例を示す概念図である。 基板温度４００度、Ｋｒ／Ｏ₂＝９７／３、２．４５ＧＨｚで１０分間高密度プラズマ酸化処理した時の、酸化膜厚の処理室ガス圧力依存性を示す図である。 基板温度４００度、Ｋｒ／Ｏ₂＝９７／３、２．４５ＧＨｚで高密度プラズマ酸化処理した時の酸化膜厚の酸化時間依存性を示す。同時に従来のドライ酸化（基板温度８００度、９００度、１０００度）による酸化時間依存性を示す図である。 シリコン酸化膜中のＫｒ密度の深さ方向分布を示す図である。 シリコン酸化時に用いた希ガスの種類と、得られたシリコン酸化膜中でのシリコンと酸素の組成比を示す図である。 シリコン酸化膜成長時に用いた希ガスの種類と、得られたシリコン酸化膜の界面順位密度を測定した結果を示す図である。 希ガスの種類と、シリコン酸化膜成長速度から計算したシリコン酸化膜成長の活性化エネルギーとの関係を調べた結果を示す図である。 シリコン酸化膜成膜雰囲気におけるＫｒ中での酸素の分圧と、成膜されたシリコン酸化膜中の界面準位密度および絶縁耐圧の関係を調べた結果を示す図である。 シリコン酸化膜成膜雰囲気における処理室内の全圧と、成膜されたシリコン酸化膜中の界面準位密度および絶縁耐圧の関係を調べた結果を示す図である。 Ｋｒ／Ｏ₂＝９７％／３％のマイクロ波（２．４５ＧＨｚ）励起高密度プラズマで、基板温度４００度で得られた３．５ｎｍ、５．０ｎｍ、７．８ｎｍ、１０ｎｍ厚のシリコン酸化膜の基板側からの電子注入を行い、電極に正電圧を加えたときの電流電圧特性を示す図（参考のために、同じ膜厚の１０００度、ドライ酸化の特性も図示する。）である。 Ｋｒ／Ｏ₂＝９７％／３％のマイクロ波（２．４５ＧＨｚ）励起高密度プラズマにより形成されたシリコン酸化膜を介して流れる電流密度Ｊ（Ａ／ｃｍ²）、電界強度Ｅ（ＭＶ／ｃｍ）とした時の、Ｊ²／Ｅ−１／Ｅ特性、すなわちＦ−Ｎ特性を示す図（シリコン酸化膜の膜厚は、５．０ｎｍ、７．８ｎｍ、１０ｎｍの３種類である。）である。 Ｋｒ／Ｏ₂＝９７％／３％のマイクロ波（２．４５ＧＨｚ）励起高密度プラズマにより形成されたシリコン酸化膜と１０００度ドライ酸化膜の絶縁破壊電界を、３．５ｎｍ、５．０ｎｍ、７．８ｎｍの３種類の膜に対して、それぞれ、（ａ）（ｂ）（ｃ）に示す図である。 基板側から１Ａ／ｃｍ²のストレス電流を流したときのシリコン酸化膜が破壊に至るまでの電荷量ＱＢＤ（Ｃｈａｒｇｅ−ｔｏ−Ｂｒｅａｋｄｏｗｎ）をＫｒ／Ｏ₂高密度プラズマ酸化、８００度のウェット酸化および、９００度のドライ酸化に対して示す図である。 単結晶シリコン基板上に形成したＭＯＳトランジスタのサブスレッショールド特性を示し、ゲート絶縁膜として、基板温度４００度Ｋｒ／Ｏ₂高密度プラズマを用いて形成したゲート酸化膜と、従来の９００℃程度の熱酸化によって形成されたゲート酸化膜を用いたときの特性を示す図である。 ＭＯＳＦＥＴのドレイン電流とゲート電圧の関係を示しており、図中○印がＫｒ／Ｏ₂プラズマ酸化膜をゲート絶縁膜として用いた場合であり、図中●印が熱酸化膜をゲート絶縁膜として用いた場合を示す図である。 シャロートレンチアイソレーションの構造を示す概念図である。 シャロートレンチアイソレーション構造を、従来例（熱酸化した場合と）、本発明（Ｋｒ／Ｏ２高密度プラズマを用いた酸化）の場合の、ゲート絶縁膜のカバレッジの違いを示す図である。 シャロートレンチアイソレーション構造を、従来例（熱酸化した場合と）、本発明（Ｋｒ／Ｏ₂高密度プラズマを用いた酸化）の場合の、ＭＯＳキャパシタのＱＢＤ特性の違いを示す図である。 シャロートレンチアイソレーション構造を、従来例（熱酸化した場合と）、本発明（Ｋｒ／Ｏ₂高密度プラズマを用いた酸化）の場合の、シャロートレンチアイソレーションのテーパ角と、エッジ部薄膜化率の関係を示す図である。 金属基板ＳＯＩ上に作製されたＭＯＳトランジスタの断面図である。 ＳＯＩ基板上に作製されたＭＯＳトランジスタの断面図である。 デバイスのゲート絶縁膜を従来例（熱酸化した場合と）、本発明（Ｋｒ／Ｏ₂高密度プラズマを用いた酸化）の場合のサブスレショールド特性を示す図である。 ガラス基板およびプラスチック基板用マイクロ波励起高密度プラズマ装置の概念図である。 従来のＴＦＴデバイスの構造と改良型ＴＦＴデバイスの構造を示す図である。 ＴＦＴデバイスのゲート電圧とドレイン電流の関係を測定した結果を示す図である。 ＬＣＤ等の表示部駆動用ポリシリコンＴＦＴの断面図である。 ＬＣＤ等の表示部駆動用ポリシリコンＴＦＴの断面図である。 ＬＣＤ等の表示部駆動用ポリシリコンＴＦＴの別の断面図である。

符号の説明

１０１ 処理室
１０２ シャワープレート
１０３ シリコンウェハ
１０４ 加熱機構を持つ試料台
１０５ 同軸導波管
１０６ ラジアルラインスロットアンテナ
１０７ マイクロ波導入窓
１６０１ ゲート絶縁膜
１６０２ ＣＶＤ酸化膜
１６０３ シリコン基板
１７０１ ゲート絶縁膜
１７０２ ＣＶＤ酸化膜
１７０３ シリコン基板
２００１ ｎ＋＋、ｐ＋＋低抵抗半導体
２００２ ＮｉＳｉなどのシリサイド層
２００３ ＴａＮ，ＴｉＮなどの導電性窒化物層
２００４ Ｃｕ等の金属層
２００５ ＴａＮ，ＴｉＮなどの導電性窒化物層
２００６ ｎ＋＋、ｐ＋＋低抵抗半導体層
２００７ ＡＩＮ，Ｓｉ₃Ｎ₄等の窒化物絶縁膜
２００８ ＳｉＯ₂膜
２００９ ＳｉＯ₂、ＢＰＳＧもしくはそれらを組み合わせた絶縁膜層
２０１０ ｎ＋＋ドレイン領域
２０１１ ｎ＋＋ソース領域
２０１２ ｐ＋＋ドレイン領域
２０１３ ｐ＋＋ソース領域
２０１４ 高抵抗半導体層
２０１５ 高抵抗半導体層
２０１６ Ｋｒ／Ｏ₂マイクロ波励起高密度プラズマにより形成された、ＳｉＯ₂膜
２０１７ Ｔａ、Ｔｉ、ＴａＮ／Ｔａ、ＴｉＮ／Ｔｉ、等で形成されるｎＭＯＳのゲート電極
２０１８ Ｔａ、Ｔｉ、ＴａＮ／Ｔａ、ＴｉＮ／Ｔｉ、等で形成されるｐＭＯＳのゲート電極
２０１９ ｎＭＯＳソース電極
２０２０ ｎＭＯＳおよびｐＭＯＳのドレイン電極
２０２１ ｐＭＯＳのソース電極
２０２２ 基板表面電極
２１０１ シリコン基板
２１０２ ＳｉＯ₂層
２１０３ Ｋｒ／Ｏ₂高密度プラズマを用いて形成したシリコン酸化膜
２１０４ ＳｉＯ２、ＢＰＳＧもしくはそれらを組み合わせた絶縁膜層
２１０５ ｎ＋＋ソース領域
２１０６ ｎＭＯＳソース電極
２１０７ 本発明のＳｉＯ₂膜
２１０８ ｎＭＯＳのゲート電極
２１０９ ドレイン電極
２１１０ ｎ＋＋ドレイン領域
２１１１ ｐ＋＋ドレイン領域
２１１２ ｎＭＯＳおよびｐＭＯＳのドレイン電極
２１１３ ｐＭＯＳゲート電極
２１１４ ｐＭＯＳソース電極
２１１５ ｐ＋＋ソース領域
２１１６ ｎタイプシリコン層
２１１７ ｐタイプシリコン層
２３０１ シャワープレート
２３０２ ネジ溝ポンプ
２３０３ ガラス基板
２３０４ 加熱機構を持つ試料台
２３０５ 方形導波管
２３０６ マイクロ波導入窓
２４０１ ガラス基板またはプラスチック基板
２４０２ ゲート電極（Ｔｉ／Ａｌ／Ｔｉ）
２４０３ ゲート絶縁膜（Ｓｉ₃Ｎ₄）
２４０４ チャネル部（ノンドープアモルファスシリコン）
２４０５ ソース（ｎ＋アモルファスシリコン）
２４０６ ソース電極（Ｔｉ／Ａｌ／Ｔｉ）
２４０７ ドレイン（ｎ＋アモルファスシリコン）
２４０８ ドレイン電極（Ｔｉ／Ａｌ／Ｔｉ）
２４０９ 層間絶縁膜（Ｓｉ₃Ｎ₄）
２４１０ 画素電極（ＩＴＯ）
２４１１ ソース・ドレイン絶縁用シリコン酸化膜
２４１２ ゲート電極（ＴａＮ／Ｃｕ）
２４１３ 裏面透明電極（ＩＴＯ）
２６０１ ガラス基板やプラスチック基板
２６０２ Ｓｉ₃Ｎ₄膜
２６０３ ポリシリコンｎＭＯＳのチャネル層
２６０４ ポリシリコンｐＭＯＳのチャネル層
２６０５ ポリシリコンのｎＭＯＳのソース領域
２６０６ ポリシリコンのｎＭＯＳのドレイン領域
２６０７ ポリシリコンｐＭＯＳのドレイン領域
２６０８ ポリシリコンｐＭＯＳのソース領域
２６０９ 本発明のＳｉＯ₂層
２６１０ ポリシリコンｎＭＯＳのゲート電極
２６１１ ポリシリコンｐＭＯＳのゲート電極
２６１２ ＳｉＯ₂、ＢＳＧ、ＢＰＳＧ等の絶縁膜
２６１３ ポリシリコンｎＭＯＳのソース電極
２６１４ ドレイン電極
２６１５ ポリシリコンｐＭＯＳのソース電極
２６１６ 表面ＩＴＯ等の透明電極
２７０１ ガラス基板やプラスチック基板
２７０２ Ｓｉ₃Ｎ₄膜
２７０３ ポリシリコンｎＭＯＳのチャネル層
２７０４ ポリシリコンｐＭＯＳのチャネル層
２７０５ ポリシリコンのｎＭＯＳのソース領域
２７０６ ポリシリコンのｎＭＯＳのドレイン領域
２７０７ ポリシリコンｐＭＯＳのドレイン領域
２７０８ ポリシリコンｐＭＯＳのソース領域
２７０９ 本発明のＳｉＯ₂層
２７１０ ポリシリコンｎＭＯＳのゲート電極
２７１１ ポリシリコンｐＭＯＳのゲート電極
２７１２ ＳｉＯ₂、ＢＳＧ、ＢＰＳＧ等の絶縁膜
２７１３ ポリシリコンｎＭＯＳのソース電極
２７１４ ドレイン電極
２７１５ ポリシリコンｐＭＯＳのソース電極
２７１６ 表面ＩＴＯ等の透明電極
２８０１ ポリシリコン電極
２８０２ 本発明のＳｉＯ₂層
２８０３ ポリシリコン層
２８０４ ＳｉＯ₂、ＢＳＧ、ＢＰＳＧ等の絶縁膜
２８０５ Ｓｉ₃Ｎ₄膜
２８０６ ガラス基板、プラスチック基板
２８０７ 表面ＩＴＯ等の透明電極

Claims (7)

1. シリコンを基体とするトランジスタを複数個含む半導体装置であって、
   前記シリコンは単結晶シリコンであり、
   前記トランジスタ間の前記基体の表面の一部に凹形状が形成されており、
   前記基体の表面上、前記凹形状の角（かど）部上、及び前記凹形状の側面上にわたってＫｒを含有するシリコン酸化膜が形成されており、
   前記シリコン酸化膜は、前記基体の表面において少なくとも一部がゲート絶縁膜であることを特徴とする半導体装置。
2. 前記シリコン酸化膜中に含有されるＫｒの含有量が、前記シリコン酸化膜の表面からシリコン／シリコン酸化膜界面に向かって減少していることを特徴とする請求項１に記載の半導体装置。
3. 前記シリコン酸化膜中のＫｒ含有量は、表面密度において５×１０¹¹ｃｍ^-2以下であることを特徴とする請求項１又は２に記載の半導体装置。
4. 表面の一部に凹形状が形成された単結晶シリコンの基体に対してシリコン酸化膜を形成するに際して、
   処理室中に酸素を含むガスとＫｒガスとを主体とする混合ガスを導入し、マイクロ波により、プラズマを励起して、前記処理室内に載置された前記基体を直接酸化することにより、前記基体の表面上、前記凹形状の角（かど）部上、及び前記凹形状の側面上にわたってＫｒを含有するシリコン酸化膜を形成し、
   前記シリコン酸化膜は、前記基体の表面において少なくとも一部がゲート絶縁膜となることを特徴とするシリコン酸化膜の形成方法。
5. 前記混合ガス中の酸素分圧は２％以上４％以下であり、前記処理室内の圧力は８００ｍＴｏｒｒ以上１．２Ｔｏｒｒ以下であることを特徴とする請求項４に記載のシリコン酸化膜の形成方法。
6. 前記プラズマは、９００ＭＨｚ以上１０ＧＨｚ以下の周波数のマイクロ波を用いて励起したプラズマであることを特徴とする請求項４又は５に記載のシリコン酸化膜の形成方法。
7. シリコンを基体とするトランジスタを複数個含む半導体装置の製造方法であって、
   前記シリコンは単結晶シリコンであり、
   前記トランジスタ間の前記基体の表面の一部に凹形状が形成されており、
   処理室中に酸素を含むガスとＫｒガスとを主体とする混合ガスを導入し、マイクロ波により、プラズマを励起して、前記処理室内に載置された前記基体を直接酸化することにより、前記基体の表面上、前記凹形状の角（かど）部上、及び前記凹形状の側面上にわたってＫｒを含有するシリコン酸化膜を形成し、
   前記シリコン酸化膜は、前記基体の表面において少なくとも一部がゲート絶縁膜となることを特徴とする半導体装置の製造方法。