WO2007072844A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2007072844A1
WO2007072844A1 PCT/JP2006/325340 JP2006325340W WO2007072844A1 WO 2007072844 A1 WO2007072844 A1 WO 2007072844A1 JP 2006325340 W JP2006325340 W JP 2006325340W WO 2007072844 A1 WO2007072844 A1 WO 2007072844A1
Authority
WO
WIPO (PCT)
Prior art keywords
channel
transistor
region
semiconductor layer
semiconductor device
Prior art date
Application number
PCT/JP2006/325340
Other languages
English (en)
French (fr)
Inventor
Tadahiro Ohmi
Akinobu Teramoto
Kazufumi Watanabe
Original Assignee
Tohoku University
Foundation For Advancement Of International Science
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tohoku University, Foundation For Advancement Of International Science filed Critical Tohoku University
Priority to CN2006800488432A priority Critical patent/CN101346820B/zh
Priority to EP06835010A priority patent/EP1976017A4/en
Priority to JP2007551109A priority patent/JP5322148B2/ja
Priority to US12/086,886 priority patent/US7863713B2/en
Publication of WO2007072844A1 publication Critical patent/WO2007072844A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7857—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET of the accumulation type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Definitions

  • the present invention relates to a semiconductor device such as an IC or LSI.
  • FIG. 12 (a) schematically shows a cross section of the CMOS inverter circuit, and FIG. 12 (b) shows a plan view thereof.
  • the display of wiring 8 to: L 1 is omitted in FIG. 12 (b).
  • 1 is a p-type semiconductor substrate on which an electronic circuit is formed
  • 2 is an n-type impurity region formed on the p-type semiconductor substrate
  • 3a and 3b are n-type impurity regions 2.
  • High-concentration p-type impurity regions formed, 4a and 4b are high-concentration n-type impurity regions formed in the p-type semiconductor substrate 1
  • 5 is gate electrode 6 and p-type semiconductor substrate 1
  • gate electrode 7 and n-type impurity A gate insulating film such as Si02 for insulating the region 2 from each other, and 6, 7 are gate electrodes formed on the gate insulating film 5.
  • the n-type impurity region 2, the high-concentration p-type impurity regions 3a and 3b, and the gate electrode 7 constitute a p-channel MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • the semiconductor substrate 1, the high-concentration n-type impurity regions 4a and 4b, and the gate electrode 6 constitute an n-channel MOS FET.
  • a gate wiring 8 is connected to the gate electrodes 6 and 7 of the n-channel MOSFET and p-channel MOSFET and applies a common voltage as an input signal of the CMOS inverter circuit.
  • Reference numeral 9 is an output wiring connected to the drain electrode of the p-channel MOSFET (high-concentration p-type impurity region 3a) and the drain electrode of the n-channel MOSFET (high-concentration n-type impurity region 4b) to take out the output signal of the CMOS inverter.
  • Reference numerals 10 and 11 are power supply lines for supplying a power supply potential to the source electrode of the n-channel MOSFET (high-concentration n-type impurity region 4a) and the source electrode of the channel MOSFET (high-concentration p-type impurity region 3b), respectively. .
  • FIG. 12 (a) p-channel MO A CMOS inverter circuit consisting of an SFET and an n-channel MOSFET grounds the power supply wiring 10 connected to the source electrode of the n-channel 'transistor (0V), and supplies power to the p-channel' transistor source electrode. Apply a power supply voltage (for example, 5V) to wiring 11.
  • a power supply voltage for example, 5V
  • the n-channel 'transistor' is turned off and the p-channel 'transistor is turned on. Therefore, the same power supply voltage (5 V) as that of the power supply wiring 11 is output to the output S line 9.
  • the current flowing through the transistor hardly flows when the output does not change according to the input, and flows mainly when the output changes.
  • the gate wiring 8 becomes 0V
  • an output current for charging the output wiring 9 flows through the p-channel 'transistor
  • the gate wiring 8 reaches 5V
  • the output flows through the n-channel' transistor.
  • An output current flows to discharge the wiring 9.
  • the CMOS circuit of FIG. 12 (a) is an inverter circuit that outputs a signal having a polarity opposite to that of the input.
  • These inverter circuits must pass the same current through the P-channel 'transistor and n-channel' transistor in order to make the rising speed and falling speed the same when switching.
  • the hole which is the carrier of the p-channel 'transistor in the (100) plane has a lower mobility than the electron which is the carrier of the n-channel' transistor, and the ratio is 1: 3. .
  • the p-channel 'transistor drain electrode 3a, source electrode 3b, and gate electrode 7 areas are n-channel' transistor drain electrode 4b, source electrode 4a, and gate electrode 6 areas. The switching speed was made equal by increasing the ratio corresponding to the mobility ratio and making the current drive capacity almost the same.
  • Patent Document 1 the current driving capability of the p-channel 'transistor is improved by using the (110) plane.
  • Patent Document 2 describes that an SOI substrate is used and an accumulation type p-channel 'transistor is formed on the SOI substrate to improve the current drive capability of the p-channel' transistor.
  • the accumulation-type transistor disclosed in Patent Document 2 requires a substrate electrode in addition to the gate electrode, and forms a depletion layer in the channel region on both electrodes, thereby pinching off the channel. It had to be ordered and had the drawback of being complicated in structure and circuit.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2003-115587
  • Patent Document 2 Japanese Patent Laid-Open No. 07-086422
  • Patent Document 1 of the prior application the p-channel 'transistor current drive capability is improved, but it is insufficient to make the size of the n-channel' transistor and the p-channel 'transistor the same. It was.
  • the present invention increases the degree of integration by making the switching speed of a pair of transistors of different conductivity types constituting a CMOS circuit substantially the same or equivalent and making the electrode area substantially the same or equivalent.
  • the object is to obtain a semiconductor device that can be made high.
  • the semiconductor device according to Claims 1 and 2 is channel-conducted on an SOI (Silicon on Insulator) substrate.
  • SOI Silicon on Insulator
  • a semiconductor device including a circuit including at least a pair of transistors having different conductivity types a first semiconductor layer provided on an SOI substrate and a first gate insulating layer covering at least a part of the surface thereof are used.
  • An n-channel 'transistor is formed, and a P-channel' transistor is formed using a second semiconductor layer provided on the SOI substrate and a second gate insulating layer covering at least a part of the surface of the second semiconductor layer.
  • the surface of the first region forming the channel of the semiconductor layer of the semiconductor layer has a (100) plane or a plane within ⁇ 10 ° from the (100) plane, and a channel is formed on the side surface of the first semiconductor layer.
  • Forming a channel of the second semiconductor layer so that the surface of the second region to be formed has one or a plurality of surfaces whose electron mobility is smaller than a surface within ⁇ 10 ° from the (100) surface.
  • the surface of the region has a (100) plane or a plane within ⁇ 10 ° from the (100) plane, and the surface of the second region forming the channel on the side surface of the second semiconductor layer is (100).
  • the surface of the first region so that the sum of the area of the surface of the second region is equal to each other and the operating speeds of the n-channel 'transistor and the p-channel' transistor are substantially equal or equal.
  • the width, length, and height of the second region and the width, length, and height of the surface of the second region are defined.
  • the n-channel 'transistor and the p-channel' transistor are both normally off, and the n-channel 'transistor is in an inversion type or accumulation type. Change the transistor type to inversion or accumulation type.
  • a semiconductor device according to claim 3 is such that both the n-channel transistor and the p-channel transistor are inversion type.
  • the semiconductor device according to claim 4 is configured such that both the n-channel transistor and the p-channel transistor are accumulation type.
  • the semiconductor device according to claim 5 is such that the n-channel 'transistor is an inversion type and the P-channel' transistor is an accumulation type.
  • a semiconductor device is characterized in that the n-channel 'transistor is an accumulation type. And the p-channel transistor is an inversion type.
  • a semiconductor device is formed in the second semiconductor layer by a work function difference between a second gate electrode provided on the second gate insulating film and the second semiconductor layer.
  • the material of the second gate electrode and the impurity concentration of the second semiconductor layer are selected so that the thickness of the depletion layer is larger than the thickness of the second semiconductor layer.
  • a semiconductor device is formed in the first semiconductor layer by a work function difference between a first gate electrode provided on the first gate insulating film and the first semiconductor layer.
  • the material of the first gate electrode and the impurity concentration of the first semiconductor layer are selected so that the thickness of the depletion layer is larger than the thickness of the first semiconductor layer.
  • the gate insulating film is an oxide film of SiO 2, Si N and metal silicon alloy formed by microwave-excited plasma, or nitride of metal silicon alloy
  • the gate insulating film is formed at a temperature of 600 ° C or lower using microwave-excited plasma.
  • the length of the surface of the first region constituting the channel length and the length of the surface of the second region are defined by the n-channel transistor and the p
  • the channel transistors are all set to be substantially equivalent to each other.
  • the width of the surface of the first region is subject to restrictions on the width of the surface of the first region according to claim 12, and thus can be uniquely determined by determining the channel length. .
  • only the surface width of the second region needs to be determined.
  • a semiconductor device is a semiconductor device including a circuit having at least a pair of transistors having different conductivity types, and the first semiconductor layer provided on the SOI substrate and at least a part of the surface thereof A first gate insulating layer covering the first substrate, forming a conductive transistor, and a second semiconductor layer provided on the SOI substrate and a second gate insulating layer covering at least a part of the surface of the second semiconductor layer And forming a channel of the first semiconductor layer so that the surface of the first region has a first crystal plane and the surface of the first region. Side surface of the first semiconductor layer provided on the surface intersecting with And forming a channel of the second semiconductor layer so that the surface of the second region forming the channel in FIG.
  • a second crystal plane different from the first crystal plane and having a different carrier mobility has a second crystal plane different from the first crystal plane and having a different carrier mobility.
  • a second region having a surface of the first region having a first crystal face and forming a channel on a side surface of the first semiconductor layer provided on a surface intersecting the surface of the first region;
  • the surface of the region has a second crystal plane that is different from the first crystal plane and has a different carrier mobility, and electrons on the surface of the first region forming the channel of the first semiconductor layer are formed.
  • the effective mass me of mel is me
  • the effective mass of electrons on the surface of the second region is me2
  • the effective mass of holes mh on the surface of the first region forming the channel of the second semiconductor layer is mhl.
  • the effective mass is mh2
  • the width of the surface of the first region forming the channel of the first semiconductor layer is We
  • the width of the surface of the second region forming the channel of the first semiconductor layer is He
  • the width of the surface of the second region forming the channel of the second semiconductor layer is Wh
  • the width of the surface of the second region forming the channel of the second semiconductor layer is Hh.
  • the operation speeds of the one-conductivity type transistor and the other-conductivity-type transistor can be made to be equal to each other while the channel region areas are substantially equal or equal to each other. It is made to be substantially equal or equivalent.
  • the second region is formed in a portion in which the side surface of the first semiconductor layer is an inclined surface or a vertical surface, and even if only one of both side surfaces is used, it It may be formed up to the bottom.
  • a semiconductor device comprising a circuit having at least a pair of a first conductivity type channel transistor and a second conductivity type channel transistor different from the first conductivity type,
  • the transistor of the first conductivity type channel having a first semiconductor layer provided on the SOI substrate, a first gate insulating layer covering at least a part of the surface, and a first gate electrode covering the first gate insulating layer
  • a second semiconductor layer provided on the SOI substrate, a second gate insulating layer covering at least a part of the surface thereof, and a second gate electrode covering the second gate insulating layer.
  • the first region in which the channel of the first semiconductor layer is formed has one or more second surfaces forming a predetermined angle with the first surface forming the surface of the first semiconductor layer and the first surface.
  • the carrier mobility of the transistor of the first conductivity type channel is smaller in the second surface than in the first surface.
  • the second region in which the channel of the second semiconductor layer is formed has one or more second surfaces forming a predetermined angle with the first surface forming the surface of the second semiconductor layer and the first surface.
  • the carrier mobility of the transistor of the second conductivity type channel is greater in the second surface than in the first surface.
  • the sum of the area of the first surface and the area of the second surface of the first region in the first semiconductor layer is the sum of the first region of the second region in the second semiconductor layer. Substantially equal to the sum of the area of the surface and the area of the second surface, and the operating speeds of the transistors of the first conductivity type channel and the transistors of the second conductivity type channel are substantially equal or equal.
  • a semiconductor device is obtained in which the width, length and height of the surface of the first region and the width, length and height of the surface of the second region are set.
  • the transistor of the first conductivity type channel is an NMOS transistor
  • the transistor of the second conductivity type channel is a PMOS transistor
  • the first surfaces of the first semiconductor layer and the second semiconductor layer have a (100) plane of silicon or a plane within ⁇ 10 ° from the (100) plane
  • the second plane is made of silicon. It is characterized by the (110) plane or a plane within ⁇ 10 ° from the (110) plane.
  • the first surface of the first semiconductor layer and the second semiconductor layer is a (110) surface of silicon or ( 110) plane within ⁇ 10 °
  • the second plane is a (100) plane of silicon or a plane within ⁇ 10 ° from (100) plane
  • the transistor of the first conductivity type channel is It is a PMOS transistor
  • the transistor of the second conductivity type channel is an NMOS transistor.
  • the transistor of the first conductivity type channel and the transistor of the second conductivity type channel are both inversion types.
  • Both the transistor of the first conductivity type channel and the transistor of the second conductivity type channel may be storage type.
  • the transistor of the first conductivity type channel may be an inversion type, and the transistor of the second conductivity type channel may be an accumulation type.
  • the second gate electrode provided on the second gate insulating film and the second semiconductor layer may be affected by a work function difference between the second gate electrode and the second semiconductor layer.
  • the material of the second gate electrode and the impurity concentration of the second semiconductor layer are selected so that the thickness of the depletion layer formed in the semiconductor layer is larger than the thickness of the second semiconductor layer. desirable.
  • the first semiconductor is formed by a work function difference between a first gate electrode provided on the first gate insulating film and the first semiconductor layer.
  • the material of the first gate electrode and the impurity concentration of the first semiconductor layer are selected so that the thickness of the depletion layer formed in the layer is larger than the thickness of the first semiconductor layer. May be.
  • the transistor of the first conductivity type channel and the transistor of the second conductivity type channel are the first and second channel types that constitute the channel length of each transistor.
  • the lengths of the surfaces of the first region and the second region are set to be equal to each other.
  • the first conductivity type channel transistor and the second conductivity type channel transistor include the first region constituting the channel length of each transistor and the first conductivity type channel transistor.
  • the length of the surface of the second area is 1.5 times longer than the width of the surface of the first area and the second area of the war, respectively.
  • FIG. 1 is a diagram showing a semiconductor device according to a first embodiment of the present invention, where (a) is a perspective view, and (b) and (c) are diagrams of FIG. It is sectional drawing which follows the A-A 'line and the BB line.
  • FIG. 2 is a graph of carrier travel speeds of the NMOS transistor and the PMOS transistor of the semiconductor device of the first embodiment of the present invention with the gate length as the horizontal axis.
  • FIG. 3 is a diagram showing a semiconductor device placed on an SOI substrate.
  • A is a diagram in which a semiconductor device manufactured by a conventional technique is arranged on an SOI substrate.
  • (B) is a diagram in which the semiconductor device according to the first embodiment of the present invention is arranged on an SOI substrate.
  • FIG. 4 is a graph showing an improvement in offset noise when an analog switch is configured with a normal C-MOS circuit and a C-MOS circuit according to the first embodiment of the present invention. is there.
  • FIG. 5 (a), FIG. 5 (b), and FIG. 5 (c) are cross-sectional views schematically showing main parts of the second, third, and fourth embodiments of the present invention, respectively. .
  • Fig. 6 show the operation principle of the storage type n-MOS transistor used in Examples 2 and 3 of the present invention. It is a figure for demonstrating.
  • FIGS. 7 (a) and 7 (b) show the storage type n-MOS transistors used in Examples 2 and 3 of the present invention. It is a figure for demonstrating each depletion state and accumulation
  • FIG. 8 is a graph showing lZf noise of an accumulation transistor according to the present invention.
  • FIG. 9 (a) is a graph showing the relationship between the gate length and the SOI layer thickness when the storage type n-MOS used in the present invention is normally off, and the parameter is the work of the gate electrode. Function and EOT (equivalent oxide film thickness).
  • Figure 9 (b) shows the band structure when the work function of the gate electrode material is 5.2 eV and 6. OeV.
  • FIG. 10 is a graph showing the relationship between the depletion layer thickness and the substrate impurity concentration of the accumulation type transistor according to the example of the present invention.
  • FIG. 11 is a graph showing drain voltage-drain current characteristics of an accumulation transistor according to the present invention and a normal transistor.
  • FIGS. 12A and 12B are a cross-sectional view and a plan view, respectively, of a conventional semiconductor device.
  • FIG. 13 is a graph showing the S factor according to the channel orientation when the gate insulating film is formed by thermal oxidation and when the gate insulating film is formed by radical oxidation. is there.
  • FIG. 14 relates to the present invention.
  • (A) is a perspective view of a device structure of a three-dimensional p-channel MOS transistor in Accumulation mode, and (b) shows its orientation.
  • FIG. 1A is a schematic perspective view of the semiconductor device according to the first embodiment of the present invention
  • FIG. 1B is a cross-sectional view taken along the line AA ′ in FIG. 1A
  • FIG. Fig. 1 (a) shows a cross-sectional view along the line BB '.
  • Example 1 shown in FIG. 1 is composed of an n-channel 'transistor (NMOS transistor) and a p-channel' transistor (PMOS transistor) having a balanced current driving capability and having a three-dimensional structure. ing. Also shown with n-channel 'transistor A p-channel transistor is an SOI three-dimensional CMOS device with exactly the same device structure (shape and dimensions), and is characterized by a gate length of 45 nm or less.
  • FIG. 1 (a) shows an example in which four n-channel 'transistors connected in parallel and four p-channel' transistors connected in parallel are formed on the same substrate.
  • a substrate having SOI (Silicon on Insulator) layers 14 n and 14 p is prepared.
  • the length direction of the channel is preferably in the ⁇ 110> direction. This is because the saturation current due to hole movement on the (110) plane is maximized in the S ⁇ l 10> direction. On the other hand, it is necessary to consider that the saturation current amount due to the movement of electrons in the (100) plane has a small dependence on the crystal direction.
  • the SOI layer may be common to both regions as an i layer, or may be p-type, and the P-channel 'transistor forming region 14-p later converted to n-type. Also good.
  • impurity concentration for threshold adjustment may be performed to adjust the substrate concentration. For example, when the 1 nm generation, and 4 X 10 18 cm_ 3.
  • the gate insulating film 15 is made of Si N, HfO, ZrO
  • High dielectric constant materials such as metal oxides such as LaO and metal nitrides such as PrSiN
  • non-doped polycrystalline silicon is formed by a known low-pressure CVD method, and etched to a desired gate length and gate width to form the gate electrode 16.
  • arsenic is 4 X 10 15 cm _2 in the region 17 serving as the source 'drain, and the source' drain region in the region where the PMOS transistor is formed.
  • Boron is ion-implanted with 4 X 10 15 cm_ 2 boron.
  • non-doped polycrystalline silicon 16 formed by a known low-pressure CVD method in a self-aligned manner also has an arsenic concentration of 4 ⁇ 10 15 cm _2 in the case of an NMOS transistor, and boron in the case of a PMOS transistor of 4 ⁇ 10 15 cm_2 ions are implanted. Then, activation is performed.
  • the source and drain layers 17 of the NMOS transistor region and the gate electrode 16 of the NMOS transistor region 14-n, and the source and drain layer 18 of the PMOS transistor region and the gate electrode 16 of the PMOS transistor region 14 are separated.
  • a thin separation membrane 25 is formed.
  • the thin separation membrane 25 can be formed by the following method. After depositing SiO by 45 nm or more by a well-known CVD method, anisotropic etching is used to reduce the damage.
  • the thin separation membrane 25 is formed of Si N, SiON, a laminated structure of SiO and Si N.
  • a gasket is deposited by a sputtering method with little damage.
  • nickel is added to the NMOS transistor region 14-n.
  • Deposited thicker than polycrystalline silicon 16 on n and PMOS transistor region 14 polycrystalline silicon 16 on p.
  • titanium, connort, or tantalum may be used as a metal used for forming the silicide layer 26.
  • annealing is performed at 500 ° C. or higher to form a silicide layer 26.
  • nickel that could not react is removed by a known acid-based wet process.
  • Nickel and thin separation membrane 25 does not cause an interfacial reaction even if annealing is performed at 500 ° C or higher, and silicide is not formed on thin separation membrane 25, so it is self-aligned by applying a known acid-based wet process.
  • the source / drain layer 17 in the NMOS transistor region and the gate electrode 16 in the NMOS transistor region 14-n, and the source / drain layer 18 in the PMOS transistor region and the gate electrode 16 in the PMOS transistor region 14-p can be separated.
  • a SiO film is formed by CVD, and as shown in FIG.
  • an inversion type (ie, inversion-mode) PMOS transistor ⁇ and an inversion type (ie, inversion mode) NMOS transistor 100 ⁇ are formed on the same substrate. Can be formed.
  • the total area of the upper surface and the side surface of the n channel 'transistor region 14 n is equal to the total area of the upper surface and the side surface of the p channel' transistor region 14 p, and both transistors So that the operation speeds are equal.
  • the upper surface of the channel region of each n-channel 'transistor and p-channel' transistor is referred to as a first region
  • the side surface of the channel region of each transistor is referred to as a second region.
  • the lengths of the channel regions of both the transistors 100 ⁇ and 100 ⁇ are made equal, and the width of the upper surface of the channel region of the n-channel 'transition region 14—n (Distance in the direction intersecting the length direction) is Wn, and the height of the side is Hn.
  • the width of the upper surface of the channel region of the ⁇ channel 'transistor region 14 p is Wp, and the height of the side surface is Hp.
  • the width Wn of the upper surface of the n-channel 'transition region 14—n and the width Wp of the upper surface of the p-channel' transition region 14p are always 1.5 times the length L of the channel region of both transistors 100 ⁇ and 100 ⁇ . Must be less than a minute.
  • the width Wn of the upper surface of the n channel 'transition region 14—n and the width Wp of the upper surface of the p channel' transition region 14p are always 1.5 times the length L of the channel region of both transistors 100 ⁇ and 100 ⁇ .
  • the reason why it must be reduced to a fraction or less is to use the quantum effect to minimize the effective mass of carriers in both transistors 100 ⁇ and 100 ⁇ and to suppress the leakage current due to the short channel effect.
  • the total area of the upper surface and the side surface of the n channel 'transition region 14 n is equal to the total area of the upper surface and the side surface of the p channel' transistor region 14 p.
  • the conditions for making the operating speeds of both transistors equal are obtained.
  • n channel 'transistor region 14 n side surface height is Hn
  • p channel' transistor region 14 p channel region side surface height Hp
  • NMOS transistor effective effective electron mass mee and PMOS N channel 'transistor region 14 n side surface height Hn and p channel' transistor region 14—p channel region side surface height Hp are specified so that the effective effective hole mass mhe of the transistor is equal.
  • the effective effective electron mass mee of the NMOS transistor and the effective effective hole mass mhe of the PMOS transistor can be expressed by the following equations (1) and (2).
  • mel is the effective mass of electrons on the upper surface of the n channel 'transition region 14—n
  • me2 is the effective mass of electrons on the side of the channel region of the n channel' transition region 14 n. It is.
  • Equation (2) mhl is the effective mass of holes on the upper surface of the channel region of p-channel 'transition region 14-p, and mh2 is the side surface of the channel region of p-channel' transition region 14p. The effective mass of holes.
  • Equation (1) and (2) mel, me2, and mhl, mh2 are physical constants and are invariant values.
  • the length of the channel region of both transistors 100 ⁇ and 100 ⁇ When the L force is 5 nm or less, the speeds of holes and electrons traveling in the channel region of both transistors 100p and 100 ⁇ match. This is because when the length L of the channel region of both transistors 100 ⁇ and 100 ⁇ is 45nm or less, the conduction mechanism due to the Quasi-Ballistic effect is dominant. (Reference 1).
  • VQB 2 X kB XT / 7u / M (3)
  • Equation (3) kB is the Boltzmann constant, T is the absolute temperature, and M is the effective effective mass of the traveling carrier. That is, in Example 1, the effective effective electron mass mee of the NMOS transistor or the effective effective hole mass mhe of the PMOS transistor.
  • Equation (4) which is Ohm's law, the length of the channel region of both transistors 100 ⁇ and 100 ⁇ is L force 5nm or less, and the channel region travel speed of the NMOS transistor and the hole of the PMOS transistor If the channel region traveling speed is matched, the conductivity per unit area, that is, the mutual conductance of both transistors 100 ⁇ and 100 ⁇ matches. In other words, by matching the effective effective electron mass mee of the NMOS transistor and the effective effective hole mass mhe of the PMOS transistor, the mutual conductivities of both transistors 100 ⁇ and ⁇ match, and the channel area and gate area are the same. The transistor's current drive capability and thus the operating speed can be made almost the same, and a fully balanced CMOS can be obtained.
  • Equation (4) q is the charge amount of electrons, N is the charge density, and V is the charge travel speed. In the case of a transistor, N is the charge density under the inversion layer, and V is the traveling speed of electrons in the case of an NMOS transistor, and the traveling speed of holes in the case of a PMOS transistor.
  • Example 1 shown in FIG. 1 for example, Wn and Wp were set to 20 nm, and Hn and Hp were set to 60 nm.
  • the channel length L is 32 nm for both transistors.
  • Figure 2 shows the NMOS transistor when the gate length is varied from 5000 nm to 60 nm.
  • the channel region traveling speed of the electrons and the hole channel region traveling speed of the PMOS transistor are illustrated.
  • the length of the channel region is 45 nm or less, the channel region traveling speed of the NMOS transistor and the channel region traveling speed of the hole of the NMOS transistor coincide with each other due to the Quasi-Ballistic effect, and a fully balanced CMOS can be obtained. is made of.
  • FIGS. 3 (a) and 3 (b) are respectively the conventional example of FIG. 12 and the full-balanced CMOS according to the present invention, which form a three-stage inverter gate, and the first-stage output is the second output.
  • the second stage output is actually connected to the third stage input so that it is connected to the third stage input.
  • the required area for placing the fully balanced CMOS shown in Fig. 3 (b) on the SOI substrate can be half of the required area for placing the conventional example of Fig. 12 on the SOI substrate. It is possible to perform high-speed keying by about one digit.
  • the gate capacitance and the parasitic capacitance of both transistors are the same by making the gate size and area of both the p and n transistors the same. As shown in Fig. 5, the offset noise of analog switches composed of these transistors can be reduced by 15 dB.
  • both the PMOS transistor and the NMOS transistor use inversion type transistors.
  • FIGS. 5 (a), (b), and (c) are the second, third, and fourth embodiments, respectively, in the direction corresponding to FIG. 1 (c) in the first embodiment. It is sectional drawing.
  • FIG. 5 (a) is an example in which an n-channel 'transistor (ie, NMOS transistor) 101 ⁇ and a p-channel' transistor (ie, PMOS transistor) 101p are both accumulation type.
  • FIG. 5 (b) is an example of an n-channel 'transistor (ie, NMOS transistor) 102 ⁇ having an accumulation type and a p-channel' transistor (PMOS transistor) 102p force nversion type.
  • the configuration in Fig. 5 (b) has the advantage of simplifying the process because it is formed by gate electrodes of the same conductivity type well (n-well) and the same conductivity type (p + type). By using n-channel 'transistors, the overall CMOS lZf noise can be reduced. wear.
  • FIG. 5 (c) is an example in which the n-channel 'transistor (NMOS transistor) 103 ⁇ force nversion type and the p-channel' transistor (PMOS transistor) 103p are accumulation type.
  • This example has the advantage that the process is simple because it is formed by the same conductivity type well (p-well) and the same conductivity type (n + type) gate electrode, and the n + type polysilicon gate electrode. Therefore, it is possible to prevent boron diffusion by a thin film (boron is easily diffused into the gate oxide film, which causes a phenomenon that the interface mobility of the carrier deteriorates).
  • the use of accumulation type transistors has the advantage that the current drive capability is larger than that of the inversion type (Fig. 11).
  • the accumulation type transistor according to the present invention will be described with reference to FIGS. 5 to 11 by taking the n-channel 'transistors (NMOS transistors) 101 ⁇ and 102 ⁇ in FIGS. 5 (a) and 5 (b) as examples. To do.
  • NMOS transistors n-channel 'transistors
  • FIGS. 6A to 6D show the operation principle of an accumulation-type n-channel transistor (NMOS transistor).
  • NMOS transistor n-channel transistor
  • FIGS. 7 (a) and (b) This phenomenon will be described with reference to FIGS. 7 (a) and (b).
  • An SOI structure is used, and the depletion layer width generated by the work function difference between the gate electrode and the SOI layer is larger than the thickness of the SOI layer.
  • a normally-off type MOS transistor can be formed with the accumulation structure as shown in FIG. 7 (a).
  • the n-channel 'transistor as shown in the figure uses P + polysilicon (work function 5.2 eV) as the gate electrode, and the p-channel' transistor uses n + polysilicon (work function 4. leV) as the gate electrode. This can cause a work function difference with the SOI layer.
  • an n-channel 'transistor with an accumulation structure is formed on the (110) plane of silicon, and compared with a normal n-channel' transistor configured on the (100) plane of silicon.
  • an equivalent current driving capability can be realized.
  • silicon By forming a p-channel transistor with an accumulation structure on the (110) plane, it is possible to realize 2.5 times the current drive capability compared to a p-channel 'transistor formed on the silicon (100) plane. I can do it.
  • the accumulation type device of the present invention optimizes the work function difference between the gate electrode and the SOI layer, the thickness of the SOI layer, the drain voltage, and the distance between the source and the drain, which are not normally off by the pn junction barrier, As shown in Fig. 7 (a), when the gate voltage is Ov, if a depletion layer exists between the source and drain and a barrier is formed, normally-off occurs.
  • the channel mobility deteriorates when the impurity concentration in the channel region is increased with the miniaturization, and the accumulation type device according to the present invention is very effective for miniaturization. It is advantageous.
  • the accumulation type n-channel 'transistor has a work function as large as possible! /, Accumulation of the gate electrode It is preferable to use a gate electrode with a p-channel transistor that has a work function as small as possible!
  • the accumulation type device of the present invention forms a depletion layer in the SOI layer by increasing the work function difference between the gate electrode material and the SOI layer in this way, and in the channel direction by the voltage applied to the drain electrode. Provide punch-through resistance so that the electric field does not affect the source edge. The thicker the SOI layer, the greater the current drive capability. However, the electric field from the gate generated by the work function difference affects the lower end (bottom surface) of the SOI layer. Therefore, increasing the work function difference is the most important requirement for the accumulation type device of the present invention.
  • Fig. 9 (a) shows the thickness of the SOI layer that is allowed (normally off) when the work function of the gate electrode is 5.2 eV and 6.
  • OeV in the accumulation type n-channel transistor Indicates.
  • the gate insulation film shows the case of EOT 0.5 nm and 1. Onm.
  • the thickness of the SOI layer in each miniaturization generation (gate length) allowed to be normal is thicker as the work function increases, and in the 22 nm generation, it is about twice as thick as 5.2 eV and 6. OeV. It becomes.
  • Fig. 9 (b) shows a band diagram when using a gate electrode having a work function of 5.2 eV and 6. OeV (insulating film thickness lnm). As shown in this figure, when the work function increases, the SOI layer becomes thicker and the current drive capability increases.
  • FIG. 10 shows a correlation diagram between the depletion layer thickness and the substrate impurity concentration.
  • accumulation mode type n-channel 'transistor 102 ⁇ of the present invention in 103Ita, when the gate electrode 16 is formed at [rho tau polycrystalline silicon, the work function is approximately 5. 15eV, 10 17 c m_ substrate Since the work function of the n-type silicon layer 14 ⁇ of 3 is about 4.25 eV, a work function difference of about 0.9 eV is generated. Since the depletion layer thickness is about 90 nm at this time, it is completely depleted even if Hn and Hp are 60 nm and Wn and Wp are 20 nm.
  • the substrate impurity concentration and the SOI film thickness can be selected in a range where the SOI film thickness is thinner than the depletion layer thickness.
  • the gate electrode material W, Pt, Ni, Ge, Ru, and silicide thereof, which are not polycrystalline silicon, can be used as long as the SOI layer is fully depleted in consideration of the work function difference.
  • the SOI layer preferably has a plane orientation that is tilted within ⁇ 10 ° from the (100) plane.
  • the thickness of the SOI layer is the gate electrode and the SOI layer.
  • the structure is thinner than the thickness of the depletion layer due to the work function difference.
  • accumulation type transistors formed in the SOI layer in the case of an np type transistor power nversion type transistor as shown in FIG. 1, it may be formed directly on the silicon substrate without being formed on the SOI layer. That is, the two transistor layers may be formed by etching the surface of the silicon substrate, or a desired semiconductor layer may be formed on the silicon substrate, and the two semiconductor layers may be formed by etching the semiconductor layer.
  • each transistor region is the (100) plane and the side surface is (110) has been described, but the present invention is not limited to this (100) surface.
  • the surface may be within ⁇ 10 ° from the surface, the side may be within ⁇ 10 ° from the (110) surface, and the surface shall be within ⁇ 10 ° from the (110) surface or the (110) surface.
  • the side surface is a (100) plane or a plane within ⁇ 10 ° from the (100) plane. In this case, the width of each transistor region is increased and the plane area is increased.
  • the gate insulating film of the semiconductor device of the present invention is preferably formed by radical oxidation, radical nitridation, or radical oxynitridation using a high-density plasma apparatus by microwave excitation, as shown in FIGS. Will be described.
  • FIG. 13 is a graph showing the S factor according to the channel orientation when the gate insulating film is formed by thermal oxidation and when the gate insulating film is formed by radical oxidation.
  • measurements were made using 10 Accumulation mode 3D p-channel MOS transistors as shown in Fig. 14 (a).
  • the surface of the channel region is the (100) plane, and its orientation is the 110> direction.
  • the specifications of the channel area are as shown in FIG.
  • the crystal orientation of the surface of the channel region is the S (100) plane and the orientation is 110>
  • the same crystal plane appears on the side surface of the channel region.
  • the crystal plane on the side surface of the channel region is (110 ) Surface.
  • Fig. 14 (b) when the orientation of the channel surface is rotated by a ⁇ 110> direction force of 45 ° k, the orientation becomes the ⁇ 100> direction.
  • Fig. 13 shows the S-fatter at every 15 ° when rotated 180 °.
  • the S factor indicates the gate voltage required to increase the drain current by 10 times. The smaller the better, the theoretical force is 60mVZdec. As shown in Fig.
  • the present invention has been specifically described above based on the embodiments, it is needless to say that the present invention is not limited to the embodiments but can be variously modified without departing from the gist thereof.
  • the present invention can be applied not only to a logic circuit as an inverter circuit but also to other electronic circuits.

Abstract

　ＣＭＯＳ回路における立上り及び立下り動作速度を同じくするためには、そのキャリア移動度の違いから、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタの面積を異ならせる必要がある。この面積のアンバランスにより半導体装置の集積度向上が妨げられていた。 　ＮＭＯＳトランジスタとＰＭＯＳトランジスタを（１００）面及び（１１０）面の双方にチャンネル領域を備えた三次元構造をとり、両トランジスタのチャンネル領域及びゲート絶縁膜の面積が互いに等しくなるように構成する。これによって、ゲート絶縁膜等の面積を相互に等しくすると共に、ゲート容量をも等しくすることができる。さらに基板上の集積度を従来の技術と比較した場合に２倍に向上できる。

Description

明 細 書
半導体装置
技術分野
[0001] 本発明は、 IC, LSI等の半導体装置に関するものである。
背景技術
[0002] 通常、半導体装置には、図 12に示すような CMOSインバータ回路が使用されてい る。図 12 (a)には、 CMOSインバータ回路の断面を模式的に示し、図 12 (b)にはそ の平面図が示されている。簡単のため、図 12(b)においては配線 8〜： L 1の表示が省 略されている。
[0003] 図 12 (a)において、 1は電子回路が形成される p型半導体基板、 2は p型半導体基 板 1に形成された n型不純物領域、 3a、 3bは n型不純物領域 2に形成された高濃度 p 型不純物領域、 4a、 4bは p型半導体基板 1に形成された高濃度 n型不純物領域、 5 はゲート電極 6と p型半導体基板 1、及びゲート電極 7と n型不純物領域 2とをそれぞ れ絶縁するための Si02等のゲート絶縁膜、 6、 7はゲート絶縁膜 5上に形成されたゲ ート電極である。
[0004] ここで、 n型不純物領域 2、高濃度 p型不純物領域 3a、 3b、ゲート電極 7は、 pチャン ネル MOSFET (Metal Oxide Semiconductor Field Effect Transistor)を構成する。一 方、半導体基板 1、高濃度 n型不純物領域 4a、 4b、ゲート電極 6は、 nチャンネル M OSFETを構成する。 8は nチャンネル MOSFET及び pチャンネル MOSFETのゲー ト電極 6, 7に接続され、 CMOSインバータ回路の入力信号としての共通の電圧を加 えるためのゲート配線である。 9は pチャンネル MOSFETのドレイン電極（高濃度 p型 不純物領域 3a)及び nチャンネル MOSFETのドレイン電極（高濃度 n型不純物領域 4b)に接続され、 CMOSインバータの出力信号を取り出す出力配線である。 10、 11 は、それぞれ nチャンネル MOSFETのソース電極（高濃度 n型不純物領域 4a)、 チ ヤンネル MOSFETのソース電極 (高濃度 p型不純物領域 3b)に電源電位を供給す るための電源配線である。
[0005] この CMOSインバータ回路の動作について説明する。図 12 (a)の pチャンネル MO SFETと nチャンネル MOSFETとから構成される CMOSインバータ回路は、 nチャン ネル'トランジスタのソース電極に接続された電源配線 10を接地（0V)し、 pチャンネ ル 'トランジスタのソース電極に接続された電源配線 11に電源電圧（例えば 5V)を与 える。そして、入力信号としてゲート配線 8に 0Vを与えると、 nチャンネル 'トランジスタ が OFFになり、 pチャンネノレ'トランジスタが ONになる。したがって、出力酉 S線 9には、 電源配線 11と同じ電源電圧（5V)が出力される。一方、ゲート配線 8に 5Vを与えると 、上記の場合とは逆に、 nチャンネル 'トランジスタが ONになり、 pチャンネル 'トランジ スタが OFFになり、出力配線には、電源配線 10と同じ接地電圧 (0V)が出力される。
[0006] これらの CMOS型回路にお!、て、トランジスタを流れる電流は、入力にしたがって 出力が変化しない場合には、ほとんど流れず、主に出力が変化する場合に流れる。 すなわち、ゲート配線 8が 0Vになったとき、 pチャンネル 'トランジスタを通して出力配 線 9を充電するための出力電流が流れ、他方、ゲート配線 8が 5Vになったとき、 nチヤ ンネル'トランジスタを通して出力配線 9の電荷を放電するための出力電流が流れる。 このように、図 12 (a)の CMOS回路は、入力と逆極性の信号を出力するインバータ 回路となって 、る。これらのインバータ回路はスイッチングの際の立ち上がり速度と立 ち下り速度を同一にするために、 Pチャンネル 'トランジスタと nチャンネル 'トランジス タに同じ電流を流さなければならない。
[0007] し力し、例えば（100)面での pチャンネル 'トランジスタのキャリアである正孔は、 nチ ヤンネル'トランジスタのキャリアである電子より移動度が小さぐその比は 1 : 3である。 そのため pチャンネル ·トランジスタと nチャンネル ·トランジスタの面積を同一にした場 合には、それらの電流駆動能力に差が生じ、動作速度は同一とはならない。このため 図 12 (b)に示すように、 pチャンネル 'トランジスタのドレイン電極 3a、ソース電極 3b、 ゲート電極 7の面積を、 nチャンネル 'トランジスタのドレイン電極 4b、ソース電極 4a、 ゲート電極 6の面積よりもその移動度の比に対応して大きくし、電流駆動能力をほぼ 同じにすることにより、スイッチング速度を同等にしていた。しかし、このため pチャンネ ル 'トランジスタの占める面積は nチャンネル 'トランジスタの 3倍の大きさとなり、 pチヤ ンネル'トランジスタと nチャンネル 'トランジスタの占める面積とがアンバランスとなり、 半導体装置の集積度の向上の障害となっていた。 [0008] pチャンネル 'トランジスタの電流駆動能力を向上させる先行文献として下記特許文 献がある。特許文献 1では、（110)面を使うことで pチャンネル 'トランジスタの電流駆 動能力を向上させている。また、特許文献 2では、 SOI基板を用い、 Accumulation型 の pチャンネル 'トランジスタを SOI基板上に形成し、 pチャンネル 'トランジスタの電流 駆動能力を向上させることが述べられているが、任意の基板を用いた場合は、 ON状 態で同じ大きさの nチャンネル 'トランジスタと pチャンネル 'トランジスタの電流駆動能 力を実際に、同等にするのは不可能である。また、特許文献 2に開示された Accumul ation型のトランジスタは、ゲート電極の他に基板電極を必須とし、かつ両電極にチヤ ンネル領域に空乏層を形成してチャンネルをピンチオフさせるような電圧をカ卩えなけ ればならず、構造上および回路上の煩雑さが伴うという欠点があった。
[0009] 特許文献 1：特開 2003— 115587号公報
特許文献 2 :特開平 07— 086422号公報
発明の開示
発明が解決しょうとする課題
[0010] 上記したように（100)面の結晶面を使用する CMOS回路においては、同一面積の nチャンネル ·トランジスタと pチャンネル ·トランジスタの電流駆動能力が異なり、スイツ チング速度が異なる。このスイッチング速度（立ち上がり、立ち下り）を同じくするため には、 pチャンネル 'トランジスタのチャンネル幅を大きくする必要がある。そのため、 n チャンネル 'トランジスタと pチャンネル 'トランジスタの占める面積がアンバランスとなり 、半導体装置の集積度の向上の障害となっていた。
[0011] 先出願の特許文献 1においては、 pチャンネル 'トランジスタ電流駆動能力を向上さ せているが、 nチャンネル 'トランジスタと pチャンネル 'トランジスタの大きさを同じくす ることには不十分であった。
[0012] 本発明は、 CMOS回路を構成する導電型の異なる一対のトランジスタのスィッチン グ速度を実質的に同じまたは同等としかつ電極の面積を実質的に同じまたは同等と することによって、集積度を高くできる半導体装置を得ることを目的としている。
課題を解決するための手段
[0013] 請求項 1、 2に係る半導体装置は、 SOI(Silicon on Insulator)基板上にチャンネル導 電型の異なる導電型のトランジスタを少なくとも一対有する回路を備えた半導体装置 において、 SOI基板上に設けた第 1の半導体層とその表面の少なくとも一部を覆う第 1のゲート絶縁層とを用いて nチャンネル 'トランジスタを形成するとともに、前記 SOI 基板上に設けた第 2の半導体層とその表面の少なくとも一部を覆う第 2のゲート絶縁 層を用いて Pチャンネル 'トランジスタを形成し、前記第 1の半導体層のチャネルを形 成する第 1の領域の表面が（100)面または（100)面から ± 10° 以内の面を有する ようにするとともに前記第 1の半導体層の側面においてチャネルを形成する第 2の領 域の表面を（100)面から ± 10° 以内の面よりも電子の移動度が小さい一つまたは 複数の面を有するようにし、前記第 2の半導体層のチャネルを形成する第 1の領域の 表面が（100)面または（100)面から ± 10° 以内の面を有するようにするとともに、前 記第 2の半導体層の側面においてチャネルを形成する第 2の領域の表面を（100)面 から ± 10° 以内の面よりも正孔の移動度が大きい一つまたは複数の面を有するよう にし、前記第 1及び第 2の半導体層における前記第 1の領域の表面の面積と前記第 2の領域の表面の面積との和が互いに同等となりかつ前記 nチャンネル 'トランジスタ と前記 pチャンネル 'トランジスタの動作速度が実質的に等しいか同等となるように、前 記第 1の領域の表面の幅と長さ及び高さ、前記第 2の領域の表面の幅と長さ及び高 さを定めたことを特徴とする。
[0014] 更に、請求項 2に係る半導体装置は、前記 nチャンネル 'トランジスタと前記 pチャン ネル'トランジスタはともに normally offであり、かつ前記 nチャンネル 'トランジスタを inversion型または accumulation型とし、目 ij tipチャン不ノレ'トランジスタを inversio n型または accumulation型とする。
[0015] 請求項 3に係る半導体装置は、前記 nチャンネル 'トランジスタと前記 pチャンネル ·ト ランジスタとをともに inversion型としたものである。
[0016] 請求項 4に係る半導体装置は、前記 nチャンネル 'トランジスタと前記 pチャンネル ·ト ランジスタとをともに accumulation型としたものである。
[0017] 請求項 5に係る半導体装置は、前記 nチャンネル 'トランジスタを inversion型とし、 前記 Pチャンネル 'トランジスタを accumulation型としたものである。
[0018] 請求項 6に係る半導体装置は、前記 nチャンネル 'トランジスタを accumulation型 とし、前記 pチャンネル 'トランジスタを inversion型としたものである。
[0019] 請求項 7に係る半導体装置は、前記第 2のゲート絶縁膜上に設けられる第 2のゲー ト電極と前記第 2の半導体層との仕事関数差により前記第 2の半導体層に形成される 空乏層の厚さが前記第 2の半導体層の膜厚よりも大きくなるように前記第 2のゲート電 極の材料および前記第 2の半導体層の不純物濃度を選んだものである。
[0020] 請求項 8に係る半導体装置は、前記第 1のゲート絶縁膜上に設けられる第 1のゲー ト電極と前記第 1の半導体層との仕事関数差により前記第 1の半導体層に形成される 空乏層の厚さが前記第 1の半導体層の膜厚よりも大きくなるように前記第 1のゲート電 極の材料および前記第 1の半導体層の不純物濃度を選んだものである。
[0021] 請求項 9に係る半導体装置は、前記ゲート絶縁膜が、マイクロ波励起のプラズマで 形成された SiO , Si Nおよび金属シリコン合金の酸化膜、金属シリコン合金の窒化
2 3 4
膜を少なくとも一種類、含有するものである。
[0022] 請求項 10に係る半導体装置は、前記ゲート絶縁膜がマイクロ波励起のプラズマを 用いて 600°C以下の温度で形成されものである。
[0023] 請求項 11、 12に係る半導体装置は、チャンネル長を構成する前記第 1の領域の表 面の長さ、前記第 2の領域の表面の長さを前記 nチャンネル 'トランジスタ及び前記 p チャンネル ·トランジスタにお 、て、すべて互 ヽに実質的に等し 、ように定めたもので ある。チャネル長を定めることにより、前記第 1の領域の表面の幅は請求項 12に係る 前記第 1の領域の表面の幅に関する制限を受けるので、チャネル長を定めることによ り一意的に決定できる。これにより前記第 2の領域の表面の幅のみを定めればよくな る。
[0024] 請求項 13に係る半導体装置は、異なる導電型のトランジスタを少なくとも一対有す る回路を備えた半導体装置において、 SOI基板上に設けた第 1の半導体層とその表 面の少なくとも一部を覆う第 1のゲート絶縁層とを用 ヽてー導電型のトランジスタを形 成するとともに前記 SOI基板上に設けた第 2の半導体層とその表面の少なくとも一部 を覆う第 2のゲート絶縁層を用いて他の導電型のトランジスタを形成し、前記第 1の半 導体層のチャネルを形成する第 1の領域の表面を第 1の結晶面を有するようにすると ともに前記第 1の領域の表面と交差する面に設けられた前記第 1の半導体層の側面 においてチャネルを形成する第 2の領域の表面を前記第 1の結晶面とは異なりかつ キャリアの移動度も異なる第 2の結晶面を有するようにし、前記第 2の半導体層のチヤ ネルを形成する第 1の領域の表面を第 1の結晶面を有するようにするとともに前記第 1の領域の表面と交差する面に設けられた前記第 1の半導体層の側面においてチヤ ネルを形成する第 2の領域の表面を前記第 1の結晶面とは異なりかつキャリアの移動 度も異なる第 2の結晶面を有するようにし、前記第 1の半導体層のチャネルを形成す る第 1の領域の表面における電子の有効質量 meを mel、前記第 2の領域の表面に おける電子の有効質量を me2とし、前記第 2の半導体層のチャネルを形成する第 1 の領域の表面における正孔の有効質量 mhを mhl、前記第 2の領域の表面における 正孔の有効質量を mh2とし、前記第 1の半導体層のチャネルを形成する第 1の領域 の表面の幅を Weとし、前記第 1の半導体層のチャネルを形成する第 2の領域の表面 の幅を Heとし、前記第 2の半導体層のチャネルを形成する第 2の領域の表面の幅を Whとし、前記第 2の半導体層のチャネルを形成する第 2の領域の表面の幅を Hhとし 、前記第 1の半導体層のチャネルを形成する第 1の領域の表面の長さ L1とし、前記 第 2の半導体層のチャネルを形成する第 1の領域の表面の長さ L2とし、
Ll、 We, L2、 Wh、を所定の値としたときの前記第 1の半導体層の電子の実効有効 質量 mee及び前記第 1の半導体層の正孔の実効有効質量 mheは、それぞれ、 mee = (me l—1 X We/ ( 2 X He + We)
+ 2 X me2— 1 X He/ (2 X He+We) ) _1
mhe= (mhl-1 X Wh/ (2 X Hh+ Wh)
+ 2 X mh2— 1 X Hh/ (2 X Hh+Wh) ) _1
であらわされた場合、 mee = mheが成立しかつ、 ^^^ニ^^ 及び！^ニ！^を満足する ように He及び Hhを定める事によって、前記一導電型のトランジスタと前記他の導電 型のトランジスタとを、チャンネル領域の面積を互いに実質的に等しいか同等としつ つ動作速度を互いに実質的に等しいか同等となるようにしたものである。ここで、前記 の第 2の領域は、第 1の半導体層の側面を傾斜面または垂直面とした部分に形成さ れ、かつ両側面の一方のみを用いても、両方の上から一部または底部までを用いて 形成されても良い。 [0025] 請求項 14に係る半導体装置は、請求項 13に記載の半導体装置において、前記 L 1と前記 L2とを等しくすることによって、 We =Whを実質的に満足し、且つ、前記第 1 の領域の表面の長さを前記第 1の領域の表面の幅より 1. 5倍以上長くすることによつ て 1. 5 X Ll >We及び 1. 5 X L2>Whを満たすように Weと Whを所定の値にし、 me e = mheを満たし、かつ He = Hhを満たすように残余の He及び Hhを定めることを特 徴としている。
[0026] また、請求項 24に係る発明によれば、第 1導電型チャンネルのトランジスタおよび 第 1導電型とは異なる第 2導電型チャンネルのトランジスタを少なくとも一対有する回 路を備えた半導体装置において、 SOI基板上に設けた第 1の半導体層とその表面の 少なくとも一部を覆う第 1のゲート絶縁層と第 1のゲート絶縁層を覆う第 1のゲート電極 を有する前記第 1導電型チャンネルのトランジスタと、前記 SOI基板上に設けた第 2 の半導体層とその表面の少なくとも一部を覆う第 2のゲート絶縁層と第 2のゲート絶縁 層を覆う第 2のゲート電極とを有する前記第 2導電型チャンネルのトランジスタとを含 み、
前記第 1半導体層のチャネルが形成される第 1の領域は前記第 1の半導体層の表 面を成す第 1の面と前記第 1の面と所定の角度をなす 1又は複数の第 2の面で構成さ れ、前記第 1導電型チャンネルのトランジスタのキャリアの移動度が前記第 2の面に おいては前記第 1の面におけるより小さぐ
前記第 2半導体層のチャネルが形成される第 2の領域は前記第 2の半導体層の表 面を成す第 1の面と前記第 1の面と所定の角度をなす 1又は複数の第 2の面で構成さ れ、前記第 2導電型チャンネルのトランジスタのキャリアの移動度が前記第 2の面に おいては前記第 1の面におけるより大きぐ
前記第 1の半導体層における前記第 1の領域の前記第 1の面の面積と前記第 2の 面の面積との和が、前記第 2の半導体層における前記第 2の領域の前記第 1の面の 面積と前記第 2の面の面積との和に実質的に等しく、かつ前記第 1導電型チャンネル のトランジスタと前記第 2導電型チャネルのトランジスタの動作速度が実質的に等しい か同等となるように、前記第 1の領域の表面の幅と長さ及び高さ、前記第 2の領域の 表面の幅と長さ及び高さが設定されたことを特徴とする半導体装置が得られる。 [0027] 本発明の 1つの視点によれば、請求項 24の発明において、前記第 1導電型チヤネ ルのトランジスタは NMOSトランジスタであり、前記第 2導電型チャネルのトランジスタ は PMOSトランジスタであり、前記第 1の半導体層及び第 2の半導体層の前記第 1の 面は、シリコンの（100)面または（100)面から ± 10° 以内の面を有するとともに、前 記第 2の面はシリコンの（110)面または（110)面から ± 10° 以内の面であることを特 徴とする。
[0028] また、本発明の別の視点によれば、請求項 24の発明において、前記第 1の半導体 層及び第 2の半導体層の前記第 1の面は、シリコンの（110)面または（110)面から ± 10° 以内の面を有するとともに、前記第 2の面はシリコンの（100)面または（100) 面から ± 10° 以内の面であり、前記第 1導電型チャネルのトランジスタは PMOSトラ ンジスタであり、前記第 2導電型チャネルのトランジスタは NMOSトランジスタであるこ とを特徴とする。
[0029] 本発明のさらに別の視点によれば、請求項 24の発明において、前記第 1導電型チ ャネルのトランジスタおよび前記第 2導電型チャネルのトランジスタはともに反転型で あることを特徴とする。
[0030] 前記第 1導電型チャネルのトランジスタおよび前記第 2導電型チャネルのトランジス タはともに蓄積型でもよい。
[0031] また、前記第 1導電型チャネルのトランジスタは反転型、前記第 2導電型チャネルの トランジスタは蓄積型ででもよ 、。
[0032] また、特徴の 1つとして、請求項 24の発明において、前記第 2のゲート絶縁膜上に 設けられる第 2のゲート電極と前記第 2の半導体層との仕事関数差により前記第 2の 半導体層に形成される空乏層の厚さが前記第 2の半導体層の膜厚よりも大きくなるよ うに前記第 2のゲート電極の材料および前記第 2の半導体層の不純物濃度を選ぶの が望ましい。
[0033] 別の特徴として、請求項 24の発明において、前記第 1のゲート絶縁膜上に設けら れる第 1のゲート電極と前記第 1の半導体層との仕事関数差により前記第 1の半導体 層に形成される空乏層の厚さが前記第 1の半導体層の膜厚よりも大きくなるように前 記第 1のゲート電極の材料および前記第 1の半導体層の不純物濃度を選ぶようにし てもよい。
[0034] 他の特徴として、請求項 24の発明にお 、て、前記第 1導電型チャネルのトランジス タおよび前記第 2導電型チャネルのトランジスタは、それぞれのトランジスタのチヤネ ル長を構成する前記第 1の領域および前記第 2の領域の表面の長さを互いに等しい ように設定する。
[0035] また、請求項 24の発明にお 、て、前記第 1導電型チャネルのトランジスタおよび前 記第 2導電型チャネルのトランジスタは、それぞれのトランジスタのチャネル長を構成 する前記第 1の領域および前記第 2の領域の表面の長さが、それぞれ前記第 1の領 域および戦記第 2の領域の表面の幅より 1. 5倍以上長 、ことを特徴とする。
[0036] 本発明によれば、上記の構成により、同一の電流駆動能力を有する pチャンネル M OSトランジスタと nチャンネル MOSトランジスタが得られ、両トランジスタのチャンネル 面積を同じくすることができることから、スイッチング速度が同等で、集積度を高くでき る半導体装置を得られる効果がある。
図面の簡単な説明
[0037] [図 1]図 1は、本発明の第 1の実施例の半導体装置を示す図であり、（a)は斜視図、 ( b)及び (c)は、図 1 (a)の A— A'線及び B— B'線に沿う断面図である。
[図 2]図 2は、本発明の第 1の実施例の半導体装置の NMOSトランジスタと PMOSト ランジスタのキャリア走行速度をゲート長を横軸としたグラフである。
[図 3]図 3は、半導体装置を SOI基板上に配置した図である。（a)は従来技術で製造 された半導体装置を SOI基板上に配置した図である。（b)は、本発明の第 1の実施 例の半導体装置を SOI基板上に配置した図である。
[図 4]図 4は、通常の C一 MOS回路と本発明の第 1の実施例の C一 MOS回路で、そ れぞれアナロスイッチを構成した場合の、オフセット雑音の改善を示すグラフである。
[図 5]図 5 (a)、図 5 (b)、図 5 (c)は本発明のそれぞれ第 2、第 3及び第 4の実施例の 主要部分を模式的に表した断面図である。
[図 6]図 6 (a)、図 6 (b)、図 6 (c)、図 6 (d)は、本発明の実施例 2及び 3に使用される 蓄積型 n—MOSトランジスタの動作原理を説明するための図である。
[図 7]図 7 (a)、図 7 (b)は、本発明の実施例 2及び 3に使用される蓄積型 n—MOSト ランジスタのそれぞれ空乏状態と蓄積状態を説明するため図であり、各図に n— MO Sトランジスタ構造とバンド構造を示してある。
[図 8]図 8は、本発明による accumulation型トランジスタの lZf雑音を示すグラフである
[図 9]図 9 (a)は、本発明に使用する蓄積型 n—MOSがノーマリオフとなる場合のゲ ート長と SOI層膜厚との関係を示すグラフで、パラメータはゲート電極の仕事関数及 び EOT(equivalent oxide film thickness)である。図 9 (b)は、ゲート電極材料の仕事 関数が 5. 2eVと 6. OeVの場合のバンド構造を示す。
[図 10]本発明の実施例による accumulation型トランジスタの空乏層厚さと基板不純物 濃度の関係を示すグラフである。
[図 11]本発明による accumulation型トランジスタ及び通常のトランジスタのドレイン電 圧―ドレイン電流特性を示すグラフである。
[図 12]図 12 (a)及び (b)は、それぞれ従来例の半導体装置の断面図及び平面図で ある。
[図 13]図 13は、本発明に関し、熱酸ィ匕によってゲート絶縁膜を形成した場合とラジカ ル酸ィ匕によってゲート絶縁膜を形成した場合との、チャンネル方位による Sファクター を示すグラフである。
[図 14]図 14は、本発明に関し， （a)は Accumulationモードの三次元 pチャンネル MO Sトランジスタのデバイス構造の斜視図、（b)はその方位を示す。
発明を実施するための最良の形態
[0038] 以下、本発明の半導体装置について、図面を参照して説明する。
実施例 1
[0039] 図 1を参照して、本発明の実施例 1に係る半導体装置を説明する。図 1 (a)は本発 明の実施例 1に係る半導体装置の概略斜視図、図 1 (b)に図 1 (a)における A— A' 線の断面図、及び、図 1 (c)に図 1 (a)における B— B'線の断面図をそれぞれ示す。
[0040] 図 1に示された実施例 1は、バランスした電流駆動能力を有し、三次元構造を備え た nチャンネル 'トランジスタ（NMOSトランジスタ）と pチャンネル 'トランジスタ（PMO Sトランジスタ）によって構成されている。また、図示された nチャンネル 'トランジスタと pチャンネル ·トランジスタは、全く同じデバイス構造 (形状 ·寸法)を有する SOI型三 次元構造 CMOSデバイスであり、ゲート長は 45nm以下であることを特徴とする。
[0041] 図 1 (a)は、並列接続された 4個の nチャンネル 'トランジスタと並列接続された 4個の Pチャンネル 'トランジスタが同一基板上に形成された例を示している。
[0042] 図 1 (b)、（c)に示すように、シリコン支持基板 12上に 200nm厚さの埋め込み酸ィ匕 膜 13で分離された所定の厚さの（100)面方位のノンドープシリコンの SOI(Silicon on Insulator)層 14 n、 14 pを有する基板が準備される。
[0043] ここで、 SOI層 14- n及び 14— pの表面は、チャンネルの長さ方向が〈110〉方向に なるようにするのが好ましい。これは、（110)面でのホールの移動による飽和電流量 力 S〈l 10〉方向で最大になるからである。他方、（100)面での電子の移動による飽和 電流量は結晶方向依存性が小さいことを考慮しておく必要がある。
[0044] SOI層のうち、 nチャンネル 'トランジスタを形成する領域 14 n、及び、 pチャンネル
'トランジスタを形成する領域 14— p以外はエッチングにより除去されており、この結 果、各領域 14— n、 14— pが酸ィ匕膜 13上に分離'形成されている (図 1(c)参照)。分 離された各領域の側面は、（110)面になって 、る。
[0045] エッチング工程により形成された nチャンネル 'トランジスタを形成する領域 14 n及 び pチャンネル 'トランジスタを形成する領域 14— pのエッチング工程により発生する 側面凹凸の回復、及びエッチング工程により生じる nチャンネル 'トランジスタを形成 する領域 14— nおよび pチャンネル 'トランジスタを形成する領域 14— pの角を丸める ために 800°C以上の水素雰囲気中でァニールすることが望ましい。
[0046] 図示された例では、 SOI層は i層として両方の領域に共通にしても良いし、 p型とし て、後に Pチャンネル 'トランジスタを形成する領域 14— pを n型に変換してもよい。こ のとき、閾値調整用の不純物注入を行い、基板濃度調整を行っても良い。例えば、 1 00nm世代のときは、 4 X 1018cm_3とする。
[0047] 図 1 (b)に示すように、ァニール工程後に洗浄を行!、、続いて、マイクロ波励起のプ ラズマ装置で酸ィ匕処理を行い、膜厚 1. 6nmの SiOゲート絶縁膜 15を nチャンネル'
2
トランジス領域 14 nのチャンネル領域の上面と側面、及び pチャンネル 'トランジスタ 領域 14— pのチャンネル領域上面と側面に形成する。このとき、所望の電気的容量 を得るための膜厚を形成しても良い。また、ゲート絶縁膜 15は、 Si N、 HfO、 ZrO
3 4 x x
、 La O等の金属酸化物、 Pr Si N等の金属窒化物等の高誘電率材料を用いても
2 3
良い。
[0048] その後、ノンドープの多結晶シリコンを公知の低圧 CVD法により形成し、所望のゲ ート長、ゲート幅にエッチングし、ゲート電極 16を形成する。
[0049] 次に、 NMOSトランジスタが形成される領域 14— nのうちソース'ドレインとなる領域 17に、ヒ素を 4 X 1015cm_2、 PMOSトランジスタが形成される領域のソース'ドレイン となる領域 18に硼素を 4 X 1015cm_2、イオン注入する。このとき、自己整合的に公知 の低圧 CVD法により形成されたノンドープの多結晶シリコン 16にも NMOSトランジス タの場合はヒ素を 4 X 1015cm_2、 PMOSトランジスタの場合は硼素を 4 X 1015cm_2 のイオンが注入される。その後活性化を行う。
[0050] その後、 NMOSトランジスタ領域のソース'ドレイン層 17と NMOSトランジスタ領域 14— nのゲート電極 16、及び PMOSトランジスタ領域のソース'ドレイン層 18と PMO Sトランジスタ領域 14— pのゲート電極 16を分離するための薄い分離膜 25を形成す る。例えば、薄い分離膜 25は以下の手法によって形成できる。公知の CVD法により 、 SiOを 45nm以上、堆積した後、ダメージが小さい異方性のエッチングを用いて、分
2
離膜 25を除去することで薄い分離膜 25を形成される。このとき、所望の熱耐性ゃ電 気的絶縁性を得るために薄い分離膜 25は、 Si N、 SiON、 SiOと Si Nの積層構
3 4 2 3 4 造を用いても良い。
[0051] その後、シリサイド層 26を形成するためにダメージの小さいスパッタ法により-ッケ ルを堆積する。このとき、 NMOSトランジスタ領域 14— n上の多結晶シリコン 16と PM OSトランジスタ領域 14— p上の多結晶シリコン 16を後のァニール工程で完全にシリ サイド化するために、ニッケルは NMOSトランジスタ領域 14— n上の多結晶シリコン 1 6と PMOSトランジスタ領域 14— p上の多結晶シリコン 16より厚く堆積する。このとき 所望の電気抵抗を得るために、シリサイド層 26を形成するために用いる金属として、 チタン、コノルト、タンタルを用いてもかまわない。
[0052] その後、 500°C以上でァニールを施しシリサイド層 26を形成する。その後、シリサイ ド層 26を形成後に反応しきれな力つたニッケルを公知の酸系 Wetプロセスにより除去 する。ニッケルと薄 、分離膜 25は 500°C以上でァニールを施しても界面反応を起こ さず、薄い分離膜 25上にシリサイドは形成されないので、公知の酸系 Wetプロセスを 施すことで自己整合的に NMOSトランジスタ領域のソース ·ドレイン層 17と NMOSト ランジスタ領域 14— nのゲート電極 16、及び PMOSトランジスタ領域のソース'ドレイ ン層 18と PMOSトランジスタ領域 14— pのゲート電極 16を分離できる。
[0053] さらに、 SiO膜を CVDで形成し、図 1 (c)に示すように、配線層としてゲート配線 19
2
、出力配線 20、電源配線 21及び電源配線 22を形成することで、同一基板上に inver sion型 (即ち、 inversion-mode) PMOSトランシスタ ΙΟΟρと inversion型 (即ち、 inversio n- mode) NMOSトランジスタ 100ηが形成できる。
[0054] ここで、 nチャンネル 'トランジス領域 14 nのチャンネル領域上面および側面の合 計面積と pチャンネル 'トランジスタ領域 14 pのチャンネル領域上面および側面の 合計面積の面積とを等しくし、かつ両トランジスタの動作速度が等しくなるようにする。 ここで、各 nチャンネル 'トランジスタ及び pチャンネル 'トランジスタのチャンネル領域 上面を第 1の領域、更に、各トランジスタのチャンネル領域側面を第 2の領域と呼ぶも のとする。
[0055] 具体的に説明すると、両トランジスタ 100ρ、 100ηのチャンネル領域の長さ（即ち、 ソース、ドレイン間の距離) Lを等しくし、 nチャンネル 'トランジス領域 14— nのチャン ネル領域上面の幅 (長さ方向と交差する方向の距離)を Wn、側面の高さを Hnとする 。他方、 ρチャンネル 'トランジスタ領域 14 pのチャンネル領域上面の幅を Wpとし、 側面の高さを Hpとする。
[0056] ここで、 nチャンネル 'トランジス領域 14— nの上面の幅 Wnと pチャンネル 'トランジス 領域 14 pの上面の幅 Wpは常に両トランジスタ 100ρ、 100ηのチャンネル領域の長 さ Lの 1. 5分の 1以下にしなければならない。
[0057] ここで、 nチャンネル 'トランジス領域 14— nの上面の幅 Wnと pチャンネル 'トランジス 領域 14 pの上面の幅 Wpは常に両トランジスタ 100ρ、 100ηのチャンネル領域の長 さ Lの 1. 5分の 1以下にしなければならない理由は、量子効果を利用し両トランジスタ 100ρ、 100ηにおけるキャリアの有効質量を一番軽くするためと、ショートチャネル効 果によるリーク電流を抑制するためである。 [0058] よって、両トランジスタ 100p、 100ηのチャンネル領域の長さ Lを所定の値にするこ とで一意的に nチャンネル 'トランジス領域 14 nの上面の幅 Wnと pチャンネル 'トラ ンジス領域 14 pの上面の幅 Wpの値を所定の値に設定される。
[0059] 上記した点を考慮して、 nチャンネル 'トランジス領域 14 nのチャンネル領域上面 および側面の合計面積と pチャンネル 'トランジスタ領域 14 pのチャンネル領域上 面および側面の合計面積の面積とを等しくし、かつ両トランジスタの動作速度が等し くなるための条件を求める。
[0060] まず、 nチャンネル 'トランジス領域 14 nの側面の高さを Hnと、 pチャンネル 'トラン ジスタ領域 14— pのチャンネル領域側面の高さ Hpとし、 NMOSトランジスタの実効 有効電子質量 meeと PMOSトランジスタの実効有効正孔質量 mheとが等しくなるよう に、 nチャンネル 'トランジス領域 14 nの側面の高さを Hnと、 pチャンネル 'トランジス タ領域 14— pのチャンネル領域側面の高さ Hpを所定の値にすれば良い。
[0061] ここで、 NMOSトランジスタの実効有効電子質量 meeと PMOSトランジスタの実効 有効正孔質量 mheは以下の式（1)及び（2)であらわすことができる。
[0062] mee = (me l"1 X We/ ( 2 X He + We)
+ 2 X me2"1 X He/ (2 X He+We) ) "1 (1)
mhe= (mhl-1 X Wh/ (2 X Hh+ Wh)
+ 2 X mh2_1 X Hh/ (2 X Hh+ Wh) ) _1 (2)
[0063] 式（1)中において melは nチャンネル 'トランジス領域 14— nのチャンネル領域上 面の電子の有効質量であり、 me2は nチャンネル 'トランジス領域 14 nのチャンネル 領域側面の電子の有効質量である。
[0064] また、式（2)中において mhlは pチャンネル 'トランジス領域 14— pのチャンネル領 域上面の正孔の有効質量であり、 mh2は pチャンネル 'トランジス領域 14 pのチヤ ンネル領域側面の正孔の有効質量である。
[0065] 式（1) (2)中における、 mel、 me2、及び mhl、 mh2は物理定数であり不変の値で ある。
[0066] NMOSトランジスタの実効有効電子質量 meeと PMOSトランジスタの実効有効正 孔質量 mheとを等しくすることで、両トランジスタ 100ρ、 100ηのチャンネル領域の長 さ L力 5nm以下の場合に両トランジスタ 100p、 100ηのチャンネル領域を走行する 正孔と電子の速度が一致する。なぜなら、両トランジスタ 100ρ、 100ηのチャンネル 領域の長さ Lが 45nm以下では Quasi— Ballistic効果による伝導機構が支配的だか らである。（参考文献 1)。
[0067] 参考文献 1 G. Gildenblat, J. Appl. Phys., Vol.91, pp.9883-9886, 2002.
[0068] Quasi— Ballistic効果による伝導機構により正孔と電子が両トランジスタ 100p、 10 Onのチャンネル領域を走行している速度 VQBは、式（3)により計算できる。
[0069] VQB = 2 X kB XT/ 7u /M (3)
[0070] 式（3)での kBはボルツマン定数、 Tは絶対温度、 Mは走行キャリアの実効有効質 量である。つまり、本実施例 1においては、 NMOSトランジスタの実効有効電子質量 meeもしくは PMOSトランジスタの実効有効正孔質量 mheである。
[0071] オームの法則である式（4)の関係により、両トランジスタ 100ρ、 100ηのチャンネル 領域の長さ L力 5nm以下であり、 NMOSトランジスタの電子のチャンネル領域走行 速度と PMOSトランジスタの正孔のチャンネル領域走行速度とを一致させれば単位 面積あたりの導電率つまり両トランジスタ 100ρ、 100ηの相互コンダクタンスがー致す る。つまり、 NMOSトランジスタの実効有効電子質量 meeと PMOSトランジスタの実 効有効正孔質量 mheを一致させることで両トランジスタ 100η、 ΙΟΟρの相互コンダク タンスが一致し、チャンネル面積及びゲート面積が同一であり、両トランジスタの電流 駆動能力、ひいては動作速度をほぼ同一とすることが出来、フルバランスト CMOSを 得ることができる。
[0072] σ =q X N XV (4)
[0073] 式 (4)中で、 qは電子の電荷量、 Nは電荷密度、 Vは電荷の走行速度である。トラン ジスタの場合は、 Nは反転層下の電荷密度であり、 Vは NMOSトランジスタの場合は 電子の走行速度、 PMOSトランジスタの場合は正孔の走行速度である。
[0074] このような条件の下に、図 1に示す実施例 1では、例えば、 Wnと Wpを 20nmとし、 H nと Hpを 60nmとした。なお、図示の実施例 1では、チャンネル長 Lを両トランジスタと も 32nmとした。
[0075] 図 2はゲート長を 5000nmから 60nmまで変動させた場合の NMOSトランジスタの 電子のチャンネル領域走行速度と PMOSトランジスタの正孔のチャンネル領域走行 速度を図示したものである。チャネル領域の長さが 45nm以下では前記 Quasi— Bal listic効果により NMOSトランジスタの電子のチャンネル領域走行速度と NMOSトラ ンジスタの正孔のチャンネル領域走行速度が一致しておりフルバランスト CMOSを 得ることができている。
[0076] 図 3 (a)及び (b)は、それぞれ、図 12の従来例、及び、本発明に係るフルバランスト CMOSで 3段のインバーターゲートを構成し、第 1段の出力を第 2段の入力に、第 2 段の出力を第 3段の入力にそれぞれ接続するように、実際に SOI基板上に配置した 場合の例である。図 3 (b)に示されたフルバランスト CMOSを SOI基板上に配置する 際に要する所要面積は、図 12の従来例を SOI基板上に配置する際に要する所要面 積の半分にでき、 1桁程度高速ィ匕することが可能となる。
[0077] 本発明の実施例 1に係る半導体装置では、さらに、 p、 n両トランジスタのゲートの寸 法 ·面積を同一とすることで、両トランジスタのゲート容量及び寄生容量が同一となり 、図 4に示すように、これらのトランジスタで構成したアナログスィッチのオフセット雑音 を 15dBも低減することができる。ここで、図 1 (c)に示した実施例 1は、 PMOSトラン ジスタ及び NMOSトランジスタの双方が反転型（inversion type)のトランジスタを用い たものである。
他の実施例
[0078] 図 5 (a)、 (b)、及び、（c)は、それぞれ第 2、第 3及び第 4の実施例で、第 1の実施 例における図 1 (c)に相当する方向の断面図である。
[0079] 図 5 (a)は nチャンネル 'トランジスタ（即ち、 NMOSトランジスタ） 101ηおよび pチヤ ンネル'トランジスタ（即ち、 PMOSトランジスタ） 101pがともに蓄積型 (accumulation t ype)の例である。
[0080] また、図 5 (b)は nチャンネル 'トランジスタ（即ち、 NMOSトランジスタ） 102ηが accu mulation型で pチャンネル 'トランジスタ（PMOSトランジスタ） 102p力 nversion型の例 である。図 5 (b)の構成は、同一導電型の well (nゥエル）と同一導電型 (p+型）のゲ ート電極によって形成されるのでプロセスが簡単化する利点があり、また Accumulatio nモードの nチャンネル 'トランジスタを用いることで CMOS全体の lZfノイズを低減で きる。
[0081] 更に、図 5 (c)は nチャンネル 'トランジスタ（NMOSトランジスタ） 103η力 nversion 型で pチャンネル 'トランジスタ（PMOSトランジスタ） 103pが accumulation型の例であ る。この例のものは、同一導電型の well (pゥエル）と同一導電型（n+型）のゲート電 極によって形成されるのでプロセスが簡単ィ匕する利点があり、また、 n+型のポリシリコ ンゲート電極だけを用いるので、薄膜ィ匕によるボロンの拡散 (ボロンはゲート酸ィ匕膜 へ拡散しやすくそのためにキャリアの界面移動度が劣化すると 、う現象が生じる）を 防止できる。後に述べるように、 accumulation型のトランジスタを用いることにより、 inve rsion型に比べ電流駆動能力が大きくなる（図 11)と云う利点もある。
[0082] ここで、図 5乃至図 11を参照して、図 5 (a)、（b)の nチャンネル 'トランジスタ（NMO Sトランジスタ） 101η、 102ηを例にとって、本発明による accumulation型トランジスタ について説明する。
[0083] 図 6 (a)〜（d)には、 accumulation型 nチャンネル 'トランジスタ（NMOSトランジスタ） の動作原理が示されている。まず、図 6 (a)に示すように、ゲート電圧 Vgがゼロの場 合、空乏層（depletion-layer)が SOI層の全体に拡がっている。図 6 (b)に示すように、 ゲート電圧 Vgが印加されると、空乏層がチャンネル上面まで後退してバルタ電流 Ibul kが流れ出す。続いて、ゲート電圧が増加すると、図 6 (c)及び (d)に示すように、蓄積 電流 Iaccも流れ出す。
[0084] この現象を図 7 (a)及び (b)を用いて説明すると、 SOI構造をとり、ゲート電極と SOI 層との仕事関数差で発生する空乏層幅を SOI層の厚さよりも大きくなるようにすれば 、図 7 (a)に示すような accumulation構造でノーマリオフ型（normally off type) の MOSトランジスタが可能となる。ここで、図示のような nチャンネル 'トランジスタでは P +ポリシリコン (仕事関数 5. 2eV)をゲート電極に用い、 pチャンネル 'トランジスタで は n+ポリシリコン (仕事関数 4. leV)をゲート電極に用いることで SOI層との仕事関 数差を生じさせることが出来る。
[0085] 図 11に示すように、シリコンの（110)面上に accumulation構造の nチャンネル 'トラ ンジスタを形成することにより、シリコン（100)面上に構成した通常の nチャンネル'ト ランジスタと比較して同等の電流駆動能力を実現することが出来る。また、シリコンの (110)面上に accumulation構造の pチャンネル ·トランジスタを形成することにより、シ リコン（100)面上に形成した pチャンネル 'トランジスタと比較して 2. 5倍の電流駆動 能力を実現することが出来る。
[0086] また、図 8に示すように、 accumulationモードでは、 lZf雑音も低減する。
[0087] 本発明の accumulation型デバイスは、 pn接合障壁によってノーマリオフを実現する のではなぐゲート電極と SOI層の仕事関数差、 SOI層の厚さ、ドレイン電圧、ソース' ドレイン間距離を最適化し、図 7 (a)に示すように、ゲート電圧が Ovのときにソース'ド レイン間に空乏層が存在しバリアが形成されるようにすれば、ノーマリオフとなる。
[0088] 図 7 (b)に示すように、オン時にはチャンネルは蓄積層に形成されるので、通常の 反転層を形成する inversion型の MOSトランジスタに比べてチャネル領域の垂直電 界が小さくなるため、実効移動度を大きくすることが出来る。このため、 SOI層の不純 物濃度が高くなつても移動度の劣化が発生しない。さらに、オン時には蓄積層だけで なく SOI層全体 (バルタ部）〖こも電流が流れるため、 SOI層の不純物濃度が高いほど 電流駆動能力を大きくすることが出来る。
[0089] 通常の MOSトランジスタでは、微細化に伴って、チャネル領域の不純物濃度を高く するとチャネル移動度が劣化してしまうのに比べると、本発明の accumulation型デバ イスは微細化には非常に有利である。電流駆動能力をできるだけ大きくし、微細化に 対してパンチスルー耐性を持たせてノーマリオフを実現するためには、 accumulation 型 nチャンネル 'トランジスタには仕事関数のできるだけ大き!/、ゲート電極を、 accumul ation型 pチャンネル 'トランジスタには仕事関数のできるだけ小さ!/、ゲート電極を用い ることが好ましい。
[0090] 本発明の accumulation型デバイスは、このようにゲート電極材料と SOI層の仕事関 数差を大きくすることによって SOI層に空乏層を形成し、ドレイン電極に印加した電 圧によるチャネル方向の電界がソース端に影響しないようにしてパンチスルー耐性を 持たせる。 SOI層の厚さが厚いほど電流駆動能力が大きくなるが、仕事関数差によつ て発生したゲートからの電界が SOI層の下端 (底面）にまで影響を及ぼしに《なる。 そこで、仕事関数差を大きくすることが本発明の accumulation型デバイスで最も重要 な要件である。 [0091] 図 9 (a)に accumulation型 nチャンネル 'トランジスタにおいて、ゲート電極の仕事関 数を 5. 2eVと 6. OeVのものを用いたときに許される（ノーマリオフとなる） SOI層の厚 さを示す。ゲート絶縁膜は EOTで 0. 5nmと 1. Onmの場合を示している。ノーマリオ フとするのに許される各微細化世代 (ゲート長)での SOI層の厚さは仕事関数が大き くなるほど厚くなり、 22nm世代では、 5. 2eVと 6. OeVでは約 2倍の厚さとなる。
[0092] 図 9 (b)には仕事関数 5. 2eVと 6. OeVのゲート電極を使用した場合のバンド図を 示す (絶縁膜厚 lnm)。この図に示すように、仕事関数が大きくなると SOI層を厚く出 来、電流駆動能力が増大する。
[0093] 図 10に、空乏層厚さと基板不純物濃度の相関図を示す。この図を参照すると、本 発明の accumulation型 nチャンネル 'トランジスタ 102η、 103ηで、ゲート電極 16を Ρτ 多結晶シリコンで形成すると、その仕事関数はおよそ 5. 15eVであり、基板の 1017c m_3の n型シリコン層 14ηの仕事関数は、およそ 4. 25eVであるので、およそ 0. 9eV の仕事関数差が発生する。このときの空乏層厚さは約 90nm程度であるので、 Hn、 Hpを 60nmおよび Wnと Wpを 20nmとしても完全に空乏化している。ここで、基板不 純物濃度と SOI膜厚は、 SOI膜厚が空乏層厚さより薄い範囲で選ぶことが可能であ る。また、ゲート電極材料は、仕事関数差を考慮し、 SOI層が完全空乏化するもので あれば、多結晶シリコンでなぐ W、 Pt、 Ni、 Ge、 Ru、およびそのシリサイドを用いる ことができる。
[0094] 本発明の CMOS構造においては、 SOI層として好ましくは（100)面から ± 10° 以 内で傾けたような面方位とし、 accumulation型トランジスタでは SOI層の厚さはゲート 電極と SOI層の仕事関数差による空乏層の厚さよりも薄い構造とする。これらの構造 とすることで、電流駆動能力を向上させ、 NMOSトランジスタと PMOSトランジスタが ほぼ同一の電流駆動能力を持つようにバランスさせる。また、 NMOSトランジスタと P MOSトランジスタを同じ半導体基板に構成することにより絶縁分離の面積分を小さく できると云う利点もある。このように、 NMOSトランジスタと PMOSトランジスタがほぼ 同一の電流駆動能力を持つようにバランスさせることで、集積度を高くできる半導体 装置を得られる。
[0095] 上に述べた図 5〜図 11の説明では、 SOI層に形成された accumulation型トランジス タについて説明したが、図 1のように npの両方のトランジスタ力 nversion型トランジス タの場合、 SOI層に形成する必要はなぐ直接、シリコン基板上に形成されても良い 。すなわち、シリコン基板表面をエッチングして両トランジスタ層を形成しても良いし、 シリコン基板上に所望の半導体層を形成し、その半導体層をエッチングして両トラン ジスタ層を形成しても良い。
[0096] また、実施例では、各トランジスタ領域の表面を（100)面とし、側面を（110)とした 場合について説明したが、本発明は何等これに限定されることなぐ表面を（100)面 から ± 10° 以内の面としてもよいし、側面を（110)面から ± 10° 以内の面としてもよ いし、表面を（110)面または（110)面から ± 10° 以内の面とし、側面を（100)面ま たは（100)面から ± 10° 以内の面とした場合にも同様に適用できる。この場合、各ト ランジスタ領域の幅が大きくなり平面面積が大きくなる。
[0097] 本発明の半導体装置のゲート絶縁膜は、マイクロ波励起による高密度プラズマ装 置を用い、ラジカル酸化、ラジカル窒化、またはラジカル酸窒化によって形成するの が好ましいことを、図 13及び図 14を用いて説明する。図 13は熱酸ィ匕によってゲート 絶縁膜を形成した場合とラジカル酸ィ匕によってゲート絶縁膜を形成した場合との、チ ヤンネル方位による Sファクターを示すグラフである。デバイスとしては図 14 (a)に示 すような、 Accumulationモードの三次元 pチャンネル MOSトランジスタを 10個用いて 測定した。チャンネル領域の表面は（100)面であり、その方位はく 110〉方向である。 チャンネル領域の諸元は図 13に記載の通りである。チャンネル領域の表面の結晶面 力 S (100)面でその結晶方位がく 110〉方向のとき、チャンネル領域の側面にそれと同 じ結晶面が現れるから、この場合のチャンネル領域側面の結晶面は（110)面である 。図 14 (b)に示すようにチャンネル表面の方位を〈110〉方向力 45° k回転させると 方位は〈100〉方向となる。このように、して 180° 回転した時の、 15° ごとの Sファタ ターが図 13に示されている。 Sファクターとは、ドレイン電流を 10倍にするために必要 なゲート電圧を示すもので、小さいほど良いわけである力 理論値は 60mVZdecで ある。図 13に示すように、熱酸化（900°Cdry雰囲気)でゲート絶縁膜を形成すると 8 0〜： LOOmVZdecと理論値の 1. 3倍〜 1. 7倍になり、かつ結晶面の方位によるばら つきも大き 、が、ラジカル酸化（Krと酸素のプラズマで 400°Cで酸ィ匕）では 64〜69m VZdecと理論値の 1. 06倍〜 1. 15倍にすぎず、従来の熱酸化膜にくらべて圧倒的 に優れて 、ることがわ力る。ラジカル窒化およびラジカル酸窒化でゲート絶縁膜を形 成した場合も同様であることを確認した。
産業上の利用可能性
以上本発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定 されるものではなぐその要旨を逸脱しない範囲で種々変更可能であることはいうま でもない。例えば、本発明は、インバータ回路として論理回路に適用できるだけでな ぐ他の電子回路にも適用できる。

Claims

請求の範囲
[1] 異なる導電型のトランジスタを少なくとも一対有する回路を備えた半導体装置にお いて、 SOI基板上に設けた第 1の半導体層とその表面の少なくとも一部を覆う第 1の ゲート絶縁層とを用いて nチャンネル 'トランジスタを形成するとともに前記 SOI基板上 に設けた第 2の半導体層とその表面の少なくとも一部を覆う第 2のゲート絶縁層を用 V、て pチャンネル ·トランジスタを形成し、
前記第 1の半導体層のチャネルを形成する第 1の領域の表面が（100)面または（1 00)面から ± 10° 以内の面を有するようにするとともに前記第 1の半導体層の側面 においてチャネルを形成する第 2の領域の表面を（100)面から ± 10° 以内の面より も電子の移動度が小さ!/、一つまたは複数の面を有するようにし、
前記第 2の半導体層のチャネルを形成する第 1の領域の表面が（100)面または（1 00)面から ± 10° 以内の面を有するようにするとともに前記第 2の半導体層の側面 においてチャネルを形成する第 2の領域の表面を（100)面から ± 10° 以内の面より も正孔の移動度が大き 、一つまたは複数の面を有するようにし、
前記第 1及び第 2の半導体層における前記第 1の領域の表面の面積と前記第 2の 領域の表面の面積との和力 互いに同等となりかつ前記 nチャンネル 'トランジスタと 前記 Pチャンネル ·トランジスタの動作速度が実質的に等し 、か同等となるように、前 記第 1の領域の表面の幅と長さ及び高さ、前記第 2の領域の表面の幅と長さ及び高 さを定めたことを特徴とする半導体装置。
[2] 請求項 1に記載の半導体装置にお!、て、前記 nチャンネル 'トランジスタと前記 pチ ヤンネル'トランジスタはともに normally offであり、かつ前記 nチャンネル 'トランジス タを inversion型または accumulation型とし、前記 pチャンネル 'トランジスタを inver sion型または accumulation型としたことを特徴とする半導体装置。
[3] 請求項 2に記載の半導体装置にお 、て、前記 nチャンネル 'トランジスタと前記 pチ ヤンネル'トランジスタとをともに inversion型としたことを特徴とする半導体装置。
[4] 請求項 2に記載の半導体装置にお 、て、前記 nチャンネル 'トランジスタと前記 pチ ヤンネル'トランジスタとをともに accumulation型としたことを特徴とする半導体装置
[5] 請求項 2に記載の半導体装置にぉ 、て、前記 nチャンネル 'トランジスタを inversio n型とし、前記 pチャンネル 'トランジスタを accumulation型としたことを特徴とする半 導体装置。
[6] 請求項 2に記載の半導体装置にぉ 、て、前記 nチャンネル 'トランジスタを accumul ation型とし、前記 pチャンネル 'トランジスタを inversion型としたことを特徴とする半 導体装置。
[7] 請求項 4または 5に記載の半導体装置において、前記第 2のゲート絶縁膜上に設け られる第 2のゲート電極と前記第 2の半導体層との仕事関数差により前記第 2の半導 体層に形成される空乏層の厚さが前記第 2の半導体層の膜厚よりも大きくなるように 前記第 2のゲート電極の材料および前記第 2の半導体層の不純物濃度を選ぶことを 特徴とする半導体装置。
[8] 請求項 4または 6に記載の半導体装置において、前記第 1のゲート絶縁膜上に設け られる第 1のゲート電極と前記第 1の半導体層との仕事関数差により前記第 1の半導 体層に形成される空乏層の厚さが前記第 1の半導体層の膜厚よりも大きくなるように 前記第 1のゲート電極の材料および前記第 1の半導体層の不純物濃度を選ぶことを 特徴とする半導体装置。
[9] 前記第 1および第 2のゲート絶縁膜が、マイクロ波励起のプラズマで形成された SiO
, Si Nおよび金属シリコン合金の酸ィ匕膜、金属シリコン合金の窒化膜を少なくとも
2 3 4
一種類、含有することを特徴とする請求項 1乃至請求項 8のいずれか一つに記載の 半導体装置。
[10] 前記第 1および第 2のゲート絶縁膜が 600°C以下の温度で形成されたことを特徴と する請求項 9に記載の半導体装置。
[11] 請求項 1〜10のいずれか一つに記載の半導体装置において、チャンネル長を構 成する前記第 1の領域の表面の長さ、前記第 2の領域の表面の長さを前記 nチャンネ ル ·トランジスタ及び前記 pチャンネル ·トランジスタにお!/、て、すべて互 、に等し 、よう に定めたことを特徴とする半導体装置。
[12] 請求項 1〜10のいずれか一つに記載の半導体装置において、前記 nチャンネル'ト ランジスタ及び前記 pチャンネル 'トランジスタにおける前記第 1の領域の表面の長さ は常に前記第 1の領域の表面の幅より 1. 5倍以上長いことを特徴とする半導体装置
[13] 異なる導電型のトランジスタを少なくとも一対有する回路を備えた半導体装置にお いて、
SOI基板上に設けた第 1の半導体層とその表面の少なくとも一部を覆う第 1のゲート 絶縁層とを用いて一導電型のトランジスタを形成するとともに前記 SOI基板上に設け た第 2の半導体層とその表面の少なくとも一部を覆う第 2のゲート絶縁層を用いて他 の導電型のトランジスタを形成し、
前記第 1の半導体層のチャネルを形成する第 1の領域の表面を第 1の結晶面を有す るようにするとともに前記第 1の領域の表面と交差する面に設けられた前記第 1の半 導体層の側面においてチャネルを形成する第 2の領域の表面を前記第 1の結晶面と は異なりかつキャリアの移動度も異なる第 2の結晶面を有するようにし、
前記第 2の半導体層のチャネルを形成する第 1の領域の表面を第 1の結晶面を有す るようにするとともに前記第 1の領域の表面と交差する面に設けられた前記第 1の半 導体層の側面においてチャネルを形成する第 2の領域の表面を前記第 1の結晶面と は異なりかつキャリアの移動度も異なる第 2の結晶面を有するようにし、
前記第 1の半導体層のチャネルを形成する第 1の領域の表面における電子の有効質 量を mel、前記第 2の領域の表面における電子の有効質量を me2とし、
前記第 2の半導体層のチャネルを形成する第 1の領域の表面における正孔の有効質 量を mhl、前記第 2の領域の表面における正孔の有効質量を mh2とし、 前記第 1の半導体層のチャネルを形成する第 1の領域の表面の幅を Weとし、前記第
1の半導体層のチャネルを形成する第 2の領域の表面の幅を Heとし、
前記第 2の半導体層のチャネルを形成する第 2の領域の表面の幅を Whとし、前記第
2の半導体層のチャネルを形成する第 2の領域の表面の幅を Hhとし、
前記第 1の半導体層のチャネルを形成する第 1の領域の表面の長さ L1とし、前記第
2の半導体層のチャネルを形成する第 1の領域の表面の長さ L2とし、
Ll、 We, L2、 Wh、を所定の値としたときの前記第 1の半導体層の電子の実効有効 質量 mee及び前記第 1の半導体層の正孔の実効有効質量 mheは、それぞれ、 mee = (me I X We/ ( 2 X He + We)
+ 2 X me2— 1 X He/ (2 X He+We) ) _1
mhe= (mhl-1 X Wh/ (2 X Hh+ Wh)
+ 2 X mh2"1 X Hh/ (2 X Hh+Wh) ) "1
であらわされ、
mee = mheが成立しかつ、 We=Wh及び He = Hhを満足するように He及び Hhを 定める事によって、
前記一導電型のトランジスタと前記他の導電型のトランジスタとを、チャンネル領域の 面積を互いに実質的に等しいか同等としつつ動作速度を互いに実質的に等しいか 同等となるようにしたことを特徴とする半導体装置。
[14] 請求項 13に記載の半導体装置において、前記 L1と前記 L2とを等しくすることによ つて、
We =Whを実質的に満足し、かつ
前記第 1の領域の表面の長さを前記第 1の領域の表面の幅より 1. 5倍以上長くする ことによって 1. 5 X Ll >We¾tJ^l. 5 X L2>Whを満たすように Weと Whを所定の 値にし、 mee = mheを満たし、かつ He = Hhを満たすように残余の He及び Hhを定 めることを特徴とする半導体装置。
[15] 異なる導電型のトランジスタを少なくとも一対有する回路を備えた半導体装置にお いて、
表面及び側面を備えた一導電型の第 1の半導体層と、前記第 1の半導体層の少なく とも表面の一部を覆う第 1のゲート絶縁層とを含む一導電型の第 1のトランジスタと； 表面及び側面を備え、第 1の半導体層とは導電型の異なる第 2の半導体層と、その 表面の少なくとも一部を覆う第 2のゲート絶縁層とを含む他の導電型の第 2のトランジ スタとを備え、
前記第 1のトランジスタの前記第 1の半導体層のチャネルを形成する領域の長さ、 幅、及び高さは、前記第 2のトランジスタの前記第 2の半導体層のチャネルを形成す る領域の長さ、幅、及び高さとそれぞれ実質的に同一であることを特徴とする半導体 装置。
[16] 請求項 15において、前記第 1及び第 2のトランジスタは、互いに、実質的に同一の キャリア速度を有していることを特徴とする半導体装置。
[17] 請求項 16において、前記第 1及び第 2のトランジスタのゲート領域の長さは、 45nm 以下の長さを有していることを特徴とする半導体装置。
[18] 請求項 15において、前記第 1及び第 2の半導体層の少なくとも一方は、 SOI層であ ることを特徴とする半導体装置。
[19] 請求項 15において、前記第 1及び第 2のトランジスタのチャネルは、前記第 1及び 第 2の半導体層の予め定められた第 1の結晶面を有する表面と、当該第 1の結晶面と は異なる第 2の結晶面を有する側面に形成されていることを特徴とする半導体装置。
[20] 請求項 19において、前記第 1の結晶面は、（100)面または（100)面から ± 10° 以 内の面であり、前記第 2の結晶面は、（110)面または（110)面から ± 10° 以内の面 であることを特徴とする半導体装置。
[21] 請求項 19において、前記第 1の結晶面は、（110)面または（110)面から ± 10° 以 内の面であり、前記第 2の結晶面は、（100)面または（100)面から ± 10° 以内の面 であることを特徴とする半導体装置。
[22] 前記第 1の半導体層の前記第 1の領域の表面の幅と長さとを前記第 2の半導体層 の前記第 1の領域の表面の幅と長さとそれぞれ実質的に等しくし、前記第 1の半導体 層の前記第 2の領域の表面の高さと長さとを前記第 2の半導体層の前記第 2の領域 の表面の高さと長さとそれぞれ実質的に等しくしたことを特徴とする請求項 1〜12の いずれか一つに記載の半導体装置。
[23] 前記第 1の半導体層の前記第 1の領域の長さ、前記第 2の半導体層の前記第 1の 領域の長さ、前記第 1の半導体層の前記第 2の領域の長さ、および前記第 2の半導 体層の前記第 2の領域の長さが 45nm以下であることを特徴とする請求項 22に記載 の半導体装置。
[24] 第 1導電型チャンネルのトランジスタおよび第 1導電型とは異なる第 2導電型チャン ネルのトランジスタを少なくとも一対有する回路を備えた半導体装置において、 SOI 基板上に設けた第 1の半導体層とその表面の少なくとも一部を覆う第 1のゲート絶縁 層と第 1のゲート絶縁層を覆う第 1のゲート電極を有する前記第 1導電型チャンネル のトランジスタと、前記 SOI基板上に設けた第 2の半導体層とその表面の少なくとも一 部を覆う第 2のゲート絶縁層と第 2のゲート絶縁層を覆う第 2のゲート電極とを有する 前記第 2導電型チャンネルのトランジスタとを含み、
前記第 1半導体層のチャネルが形成される第 1の領域は前記第 1の半導体層の表 面を成す第 1の面と前記第 1の面と所定の角度をなす 1又は複数の第 2の面で構成さ れ、前記第 1導電型チャンネルのトランジスタのキャリアの移動度が前記第 2の面に おいては前記第 1の面におけるより小さぐ
前記第 2半導体層のチャネルが形成される第 2の領域は前記第 2の半導体層の表 面を成す第 1の面と前記第 1の面と所定の角度をなす 1又は複数の第 2の面で構成さ れ、前記第 2導電型チャンネルのトランジスタのキャリアの移動度が前記第 2の面に おいては前記第 1の面におけるより大きぐ
前記第 1の半導体層における前記第 1の領域の前記第 1の面の面積と前記第 2の 面の面積との和が、前記第 2の半導体層における前記第 2の領域の前記第 1の面の 面積と前記第 2の面の面積との和に実質的に等しく、かつ前記第 1導電型チャンネル のトランジスタと前記第 2導電型チャネルのトランジスタの動作速度が実質的に等しい か同等となるように、前記第 1の領域の表面の幅と長さ及び高さ、前記第 2の領域の 表面の幅と長さ及び高さが設定されたことを特徴とする半導体装置。
[25] 請求項 24記載の半導体装置であって、前記第 1導電型チャネルのトランジスタは N MOSトランジスタであり、前記第 2導電型チャネルのトランジスタは PMOSトランジス タであり、前記第 1の半導体層及び第 2の半導体層の前記第 1の面は、シリコンの（1 00)面または（100)面から ± 10° 以内の面を有するとともに、前記第 2の面はシリコ ンの（110)面または（110)面から ± 10° 以内の面であることを特徴とする半導体装 置。
[26] 請求項 24記載の半導体装置であって、前記第 1の半導体層及び第 2の半導体層 の前記第 1の面は、シリコンの（110)面または（110)面から ± 10° 以内の面を有す るとともに、前記第 2の面はシリコンの（100)面または（100)面から ± 10° 以内の面 であり、前記第 1導電型チャネルのトランジスタは PMOSトランジスタであり、前記第 2 導電型チャネルのトランジスタは NMOSトランジスタであることを特徴とする半導体装 置。
[27] 請求項 24に記載の半導体装置において、前記第 1導電型チャネルのトランジスタ および前記第 2導電型チャネルのトランジスタはともに反転型であることを特徴とする 半導体装置。
[28] 請求項 24に記載の半導体装置において、前記第 1導電型チャネルのトランジスタ および前記第 2導電型チャネルのトランジスタはともに蓄積型であることを特徴とする 半導体装置。
[29] 請求項 24に記載の半導体装置において、前記第 1導電型チャネルのトランジスタ は反転型、前記第 2導電型チャネルのトランジスタは蓄積型であることを特徴とする 半導体装置。
[30] 請求項 24に記載の半導体装置において、前記第 2のゲート絶縁膜上に設けられる 第 2のゲート電極と前記第 2の半導体層との仕事関数差により前記第 2の半導体層に 形成される空乏層の厚さが前記第 2の半導体層の膜厚よりも大きくなるように前記第 2のゲート電極の材料および前記第 2の半導体層の不純物濃度を選ぶことを特徴と する半導体装置。
[31] 請求項 24に記載の半導体装置において、前記第 1のゲート絶縁膜上に設けられる 第 1のゲート電極と前記第 1の半導体層との仕事関数差により前記第 1の半導体層に 形成される空乏層の厚さが前記第 1の半導体層の膜厚よりも大きくなるように前記第 1のゲート電極の材料および前記第 1の半導体層の不純物濃度を選ぶことを特徴と する半導体装置。
[32] 請求項 24に記載の半導体装置において、前記第 1導電型チャネルのトランジスタ および前記第 2導電型チャネルのトランジスタは、それぞれのトランジスタのチャネル 長を構成する前記第 1の領域および前記第 2の領域の表面の長さを互いに等しいよ うに設定したことを特徴とする半導体装置。
[33] 請求項 24に記載の半導体装置において、前記第 1導電型チャネルのトランジスタ および前記第 2導電型チャネルのトランジスタは、それぞれのトランジスタのチャネル 長を構成する前記第 1の領域および前記第 2の領域の表面の長さが、それぞれ前記 第 1の領域および戦記第 2の領域の表面の幅より 1. 5倍以上長いことを特徴とする半 導体装置。
PCT/JP2006/325340 2005-12-22 2006-12-20 半導体装置 WO2007072844A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN2006800488432A CN101346820B (zh) 2005-12-22 2006-12-20 半导体器件
EP06835010A EP1976017A4 (en) 2005-12-22 2006-12-20 SEMICONDUCTOR COMPONENT
JP2007551109A JP5322148B2 (ja) 2005-12-22 2006-12-20 半導体装置
US12/086,886 US7863713B2 (en) 2005-12-22 2006-12-20 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005-369170 2005-12-22
JP2005369170 2005-12-22

Publications (1)

Publication Number Publication Date
WO2007072844A1 true WO2007072844A1 (ja) 2007-06-28

Family

ID=38188621

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2006/325340 WO2007072844A1 (ja) 2005-12-22 2006-12-20 半導体装置

Country Status (7)

Country Link
US (1) US7863713B2 (ja)
EP (1) EP1976017A4 (ja)
JP (1) JP5322148B2 (ja)
KR (1) KR101032286B1 (ja)
CN (1) CN101346820B (ja)
TW (1) TWI425637B (ja)
WO (1) WO2007072844A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009124653A (ja) * 2007-11-19 2009-06-04 Renesas Technology Corp 高周波スイッチ回路
US8138527B2 (en) 2006-07-13 2012-03-20 National University Corporation Tohoku University Transistor and semiconductor device
JP2013012768A (ja) * 2012-09-05 2013-01-17 Tohoku Univ 半導体装置
US8362567B2 (en) 2006-07-13 2013-01-29 National University Corporation Tohoku University Semiconductor device
JP2013508951A (ja) * 2009-10-16 2013-03-07 ナショナル セミコンダクター コーポレーション ＨＯＴ（ｈｙｂｒｉｄｏｒｉｅｎｔａｔｉｏｎｔｅｃｈｎｏｌｏｇｙ）を選択的エピタキシーに関連して用いて移動度を改善する方法およびそれに関連する装置
US9972691B2 (en) 2016-02-03 2018-05-15 Fujitsu Limited Semiconductor device with multi-finger structure

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5299752B2 (ja) * 2008-04-28 2013-09-25 国立大学法人東北大学 半導体装置
JP2010067930A (ja) * 2008-09-12 2010-03-25 Toshiba Corp 半導体装置およびその製造方法
US9001564B2 (en) * 2011-06-29 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a method for driving the same
US8901615B2 (en) 2012-06-13 2014-12-02 Synopsys, Inc. N-channel and P-channel end-to-end finfet cell architecture
JP6233874B2 (ja) * 2013-06-04 2017-11-22 ローム株式会社 半導体装置および半導体装置の製造方法
US9236480B2 (en) * 2013-10-02 2016-01-12 Globalfoundries Inc. Methods of forming finFET semiconductor devices using a replacement gate technique and the resulting devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005036651A1 (ja) * 2003-10-09 2005-04-21 Nec Corporation 半導体装置及びその製造方法
JP2005327766A (ja) * 2004-05-12 2005-11-24 Fujitsu Ltd フィン型チャネルｆｅｔを用いたシステムｌｓｉ及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4768076A (en) * 1984-09-14 1988-08-30 Hitachi, Ltd. Recrystallized CMOS with different crystal planes
US5818076A (en) * 1993-05-26 1998-10-06 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
JP3248791B2 (ja) 1993-09-14 2002-01-21 三菱電機株式会社 半導体装置
EP0818819A1 (en) 1996-07-12 1998-01-14 Texas Instruments Incorporated Improvements in or relating to semiconductor devices
JP2003115587A (ja) 2001-10-03 2003-04-18 Tadahiro Omi ＜１１０＞方位のシリコン表面上に形成された半導体装置およびその製造方法
KR100450683B1 (ko) 2002-09-04 2004-10-01 삼성전자주식회사 Ｓｏｉ 기판에 형성되는 에스램 디바이스
US6794718B2 (en) * 2002-12-19 2004-09-21 International Business Machines Corporation High mobility crystalline planes in double-gate CMOS technology
US6902962B2 (en) * 2003-04-04 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-on-insulator chip with multiple crystal orientations
US7115920B2 (en) * 2004-04-12 2006-10-03 International Business Machines Corporation FinFET transistor and circuit
JP2005310921A (ja) * 2004-04-19 2005-11-04 Okayama Prefecture Ｍｏｓ型半導体装置及びその製造方法
US20050275018A1 (en) 2004-06-10 2005-12-15 Suresh Venkatesan Semiconductor device with multiple semiconductor layers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005036651A1 (ja) * 2003-10-09 2005-04-21 Nec Corporation 半導体装置及びその製造方法
JP2005327766A (ja) * 2004-05-12 2005-11-24 Fujitsu Ltd フィン型チャネルｆｅｔを用いたシステムｌｓｉ及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8138527B2 (en) 2006-07-13 2012-03-20 National University Corporation Tohoku University Transistor and semiconductor device
US8362567B2 (en) 2006-07-13 2013-01-29 National University Corporation Tohoku University Semiconductor device
US8648393B2 (en) 2006-07-13 2014-02-11 National University Corporation Tohoku University Transistor and semiconductor device
JP2009124653A (ja) * 2007-11-19 2009-06-04 Renesas Technology Corp 高周波スイッチ回路
JP2013508951A (ja) * 2009-10-16 2013-03-07 ナショナル セミコンダクター コーポレーション ＨＯＴ（ｈｙｂｒｉｄｏｒｉｅｎｔａｔｉｏｎｔｅｃｈｎｏｌｏｇｙ）を選択的エピタキシーに関連して用いて移動度を改善する方法およびそれに関連する装置
JP2013012768A (ja) * 2012-09-05 2013-01-17 Tohoku Univ 半導体装置
US9972691B2 (en) 2016-02-03 2018-05-15 Fujitsu Limited Semiconductor device with multi-finger structure

Also Published As

Publication number Publication date
US20090001471A1 (en) 2009-01-01
US7863713B2 (en) 2011-01-04
JP5322148B2 (ja) 2013-10-23
CN101346820A (zh) 2009-01-14
JPWO2007072844A1 (ja) 2009-05-28
KR101032286B1 (ko) 2011-05-06
EP1976017A1 (en) 2008-10-01
TWI425637B (zh) 2014-02-01
CN101346820B (zh) 2010-11-03
KR20080094897A (ko) 2008-10-27
EP1976017A4 (en) 2011-05-25
TW200742084A (en) 2007-11-01

Similar Documents

Publication Publication Date Title
WO2007072844A1 (ja) 半導体装置
US11211406B2 (en) Semiconductor device and method for controlling semiconductor device
JP5128064B2 (ja) 半導体装置
US6861304B2 (en) Semiconductor integrated circuit device and method of manufacturing thereof
JP5199104B2 (ja) 二重の閾値電圧制御手段を有する低閾値電圧の半導体デバイス
US7800202B2 (en) Semiconductor device
US8362567B2 (en) Semiconductor device
US8581350B2 (en) Field effect transistor and semiconductor device, and method for manufacturing same
CN101252146A (zh) 半导体结构及其制造方法
US20070158743A1 (en) Thin silicon single diffusion field effect transistor for enhanced drive performance with stress film liners
US8932921B2 (en) N/P metal crystal orientation for high-k metal gate Vt modulation
US7776695B2 (en) Semiconductor device structure having low and high performance devices of same conductive type on same substrate
JP2011091324A (ja) 半導体装置及びその製造方法
JP2001196467A (ja) 半導体集積回路装置及びその製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200680048843.2

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application
ENP Entry into the national phase

Ref document number: 2007551109

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 12086886

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 2006835010

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 1020087017870

Country of ref document: KR