JP5322148B2 - 半導体装置 - Google Patents
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Description
L1、We、L2、Wh、を所定の値としたときの前記第1の半導体層の電子の実効有効質量mee及び前記第1の半導体層の正孔の実効有効質量mheは、それぞれ、
mee=(me1-1×We/(2×He+We)
+2×me2-1×He/(2×He+We))−1
mhe=(mh1-1×Wh/(2×Hh+Wh)
+2×mh2-1×Hh/(2×Hh+Wh))−1
であらわされた場合、mee=mheが成立しかつ、We=Wh及びHe=Hhを満足するようにHe及びHhを定める事によって、前記一導電型のトランジスタと前記他の導電型のトランジスタとを、チャンネル領域の面積を互いに実質的に等しいか同等としつつ動作速度を互いに実質的に等しいか同等となるようにしたものである。ここで、前記の第2の領域は、第1の半導体層の側面を傾斜面または垂直面とした部分に形成され、かつ両側面の一方のみを用いても、両方の上から一部または底部までを用いて形成されても良い。
前記第1半導体層のチャネルが形成される第1の領域は前記第1の半導体層の表面を成す第1の面と前記第1の面と所定の角度をなす1又は複数の第2の面で構成され、前記第1導電型チャンネルのトランジスタのキャリアの移動度が前記第2の面においては前記第1の面におけるより小さく、
前記第2半導体層のチャネルが形成される第2の領域は前記第2の半導体層の表面を成す第1の面と前記第1の面と所定の角度をなす1又は複数の第2の面で構成され、前記第2導電型チャンネルのトランジスタのキャリアの移動度が前記第2の面においては前記第1の面におけるより大きく、
前記第1の半導体層における前記第1の領域の前記第1の面の面積と前記第2の面の面積との和が、前記第2の半導体層における前記第2の領域の前記第1の面の面積と前記第2の面の面積との和に実質的に等しく、かつ前記第1導電型チャンネルのトランジスタと前記第2導電型チャネルのトランジスタの動作速度が実質的に等しいか同等となるように、前記第1の領域の表面の幅と長さ及び高さ、前記第2の領域の表面の幅と長さ及び高さが設定されたことを特徴とする半導体装置が得られる。
+2×me2-1×He/(2×He+We))−1 (1)
mhe=(mh1-1×Wh/(2×Hh+Wh)
+2×mh2-1×Hh/(2×Hh+Wh))−1 (2)
のMOSトランジスタが可能となる。ここで、図示のようなnチャンネル・トランジスタではp+ポリシリコン(仕事関数5.2eV)をゲート電極に用い、pチャンネル・トランジスタではn+ポリシリコン(仕事関数4.1eV)をゲート電極に用いることでSOI層との仕事関数差を生じさせることが出来る。
Claims (25)
- 異なる導電型のトランジスタを少なくとも一対有する回路を備えた半導体装置において、SOI基板上に設けた第1の半導体層とその表面の少なくとも一部を覆う第1のゲート絶縁層とを用いてnチャンネル・トランジスタを形成するとともに前記SOI基板上に設けた第2の半導体層とその表面の少なくとも一部を覆う第2のゲート絶縁層を用いてpチャンネル・トランジスタを形成し、
前記第1の半導体層のチャネルを形成する第1の領域の表面が(100)面または(100)面から±10°以内の面を有するようにするとともに前記第1の半導体層の側面においてチャネルを形成する第2の領域の表面を(100)面から±10°以内の面よりも電子の移動度が小さい一つまたは複数の面を有するようにし、
前記第2の半導体層のチャネルを形成する第1の領域の表面が(100)面または(100)面から±10°以内の面を有するようにするとともに前記第2の半導体層の側面においてチャネルを形成する第2の領域の表面を(100)面から±10°以内の面よりも正孔の移動度が大きい一つまたは複数の面を有するようにし、
前記nチャンネル・トランジスタのチャンネル長L1を45nm以下に、前記pチャンネル・トランジスタのチャンネル長L2を45nm以下に、前記第1の半導体層における前記第1の領域の表面の幅を前記チャンネル長L1の1.5分の1以下に、前記第2の半導体層における前記第1の領域の表面の幅を前記チャンネル長L2の1.5分の1以下に設定し、
前記第1及び第2の半導体層における前記第1の領域の表面の面積と前記第2の領域の表面の面積との和が、互いに同等となりかつ前記nチャンネル・トランジスタと前記pチャンネル・トランジスタの動作速度が実質的に等しいか同等となるように、前記第1の領域の表面の幅と長さ及び高さ、前記第2の領域の表面の幅と長さ及び高さを定めたことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、前記nチャンネル・トランジスタと前記pチャンネル・トランジスタはともにnormally offであり、かつ前記nチャンネル・トランジスタをinversion型またはaccumulation型とし、前記pチャンネル・トランジスタをinversion型またはaccumulation型としたことを特徴とする半導体装置。
- 請求項2に記載の半導体装置において、前記nチャンネル・トランジスタと前記pチャンネル・トランジスタとをともにinversion型としたことを特徴とする半導体装置。
- 請求項2に記載の半導体装置において、前記nチャンネル・トランジスタと前記pチャンネル・トランジスタとをともにaccumulation型としたことを特徴とする半導体装置。
- 請求項2に記載の半導体装置において、前記nチャンネル・トランジスタをinversion型とし、前記pチャンネル・トランジスタをaccumulation型としたことを特徴とする半導体装置。
- 請求項2に記載の半導体装置において、前記nチャンネル・トランジスタをaccumulation型とし、前記pチャンネル・トランジスタをinversion型としたことを特徴とする半導体装置。
- 請求項4または5に記載の半導体装置において、前記第2のゲート絶縁膜上に設けられる第2のゲート電極と前記第2の半導体層との仕事関数差により前記第2の半導体層に形成される空乏層の厚さが前記第2の半導体層の膜厚よりも大きくなるように前記第2のゲート電極の材料および前記第2の半導体層の不純物濃度を選ぶことを特徴とする半導体装置。
- 請求項4または6に記載の半導体装置において、前記第1のゲート絶縁膜上に設けられる第1のゲート電極と前記第1の半導体層との仕事関数差により前記第1の半導体層に形成される空乏層の厚さが前記第1の半導体層の膜厚よりも大きくなるように前記第1のゲート電極の材料および前記第1の半導体層の不純物濃度を選ぶことを特徴とする半導体装置。
- 前記第1および第2のゲート絶縁膜が、マイクロ波励起のプラズマで形成されたSiO2,Si3N4および金属シリコン合金の酸化膜、金属シリコン合金の窒化膜を少なくとも一種類、含有することを特徴とする請求項1乃至請求項8のいずれか一つに記載の半導体装置。
- 前記第1および第2のゲート絶縁膜が600℃以下の温度で形成されたことを特徴とする請求項9に記載の半導体装置。
- 請求項1〜10のいずれか一つに記載の半導体装置において、チャンネル長を構成する前記第1の領域の表面の長さ、前記第2の領域の表面の長さを前記nチャンネル・トランジスタ及び前記pチャンネル・トランジスタにおいて、すべて互いに等しいように定めたことを特徴とする半導体装置。
- 異なる導電型のトランジスタを少なくとも一対有する回路を備えた半導体装置において、
(100)面または(100)面から±10°以内の面で形成された表面と(110)面または(110)面から±10°以内の面で形成された側面を有する第1の半導体層と、前記第1の半導体層の前記表面及び前記側面に形成された第1のゲート絶縁層とを含む一導電型の第1のトランジスタと、
前記第1の半導体層とは導電型の異なる第2の半導体層であって、(100)面または(100)面から±10°以内の面で形成された表面と(110)面または(110)面から±10°以内の面で形成された側面を有する前記第2の半導体層と、前記第2の半導体層の前記表面及び前記側面に形成された第2のゲート絶縁層とを含む他の導電型の第2のトランジスタとを備え、
前記第1のトランジスタの前記第1の半導体層で形成されるチャンネル領域のチャンネル長L1が45nm以下に、前記第2のトランジスタの前記第2の半導体層で形成されるチャンネル領域のチャンネル長L2が45nm以下に、前記第1の半導体層における表面の幅が前記チャンネル長L1の1.5分の1以下に、前記第2の半導体層における表面の幅が前記チャンネル長L2の1.5分の1以下に設定され、
前記第1のトランジスタの前記第1の半導体層のチャネルを形成する領域の長さ、幅、及び高さは、前記第2のトランジスタの前記第2の半導体層のチャネルを形成する領域の長さ、幅、及び高さとそれぞれ実質的に同一であることを特徴とする半導体装置。 - 異なる導電型のトランジスタを少なくとも一対有する回路を備えた半導体装置において、
(110)面または(110)面から±10°以内の面で形成された表面と(110)面または(110)面から±10°以内の面で形成された側面を有する第1の半導体層と、前記第1の半導体層の前記表面及び前記側面に形成された第1のゲート絶縁層とを含む一導電型の第1のトランジスタと、
前記第1の半導体層とは導電型の異なる第2の半導体層であって、(110)面または(110)面から±10°以内の面で形成された表面と((100)面または(100)面から±10°以内の面で形成された側面を有する前記第2の半導体層と、前記第2の半導体層の前記表面及び前記側面に形成された第2のゲート絶縁層とを含む他の導電型の第2のトランジスタとを備え、
前記第1のトランジスタの前記第1の半導体層で形成されるチャンネル領域のチャンネル長L1が45nm以下に、前記第2のトランジスタの前記第2の半導体層で形成されるチャンネル領域のチャンネル長L2が45nm以下に、前記第1の半導体層における表面の幅が前記チャンネル長L1の1.5分の1以下に、前記第2の半導体層における表面の幅が前記チャンネル長L2の1.5分の1以下に設定され、
前記第1のトランジスタの前記第1の半導体層のチャネルを形成する領域の長さ、幅、及び高さは、前記第2のトランジスタの前記第2の半導体層のチャネルを形成する領域の長さ、幅、及び高さとそれぞれ実質的に同一であることを特徴とする半導体装置。 - 請求項12又は13において、前記第1及び第2のトランジスタは、互いに、実質的に同一のキャリア速度を有していることを特徴とする半導体装置。
- 請求項12又は13において、前記第1及び第2の半導体層の少なくとも一方は、SOI層であることを特徴とする半導体装置。
- 前記第1の半導体層の前記第1の領域の表面の幅と長さとを前記第2の半導体層の前記第1の領域の表面の幅と長さとそれぞれ実質的に等しくし、前記第1の半導体層の前記第2の領域の表面の高さと長さとを前記第2の半導体層の前記第2の領域の表面の高さと長さとそれぞれ実質的に等しくしたことを特徴とする請求項1〜11のいずれか一つに記載の半導体装置。
- 第1導電型チャンネルのトランジスタおよび第1導電型とは異なる第2導電型チャンネルのトランジスタを少なくとも一対有する回路を備えた半導体装置において、SOI基板上に設けた第1の半導体層とその表面の少なくとも一部を覆う第1のゲート絶縁層と第1のゲート絶縁層を覆う第1のゲート電極を有する前記第1導電型チャンネルのトランジスタと、前記SOI基板上に設けた第2の半導体層とその表面の少なくとも一部を覆う第2のゲート絶縁層と第2のゲート絶縁層を覆う第2のゲート電極とを有する前記第2導電型チャンネルのトランジスタとを含み、
前記第1半導体層のチャネルが形成される第1の領域は前記第1の半導体層の表面を成す第1の面と前記第1の面と所定の角度をなす1又は複数の第2の面で構成され、前記第1導電型チャンネルのトランジスタのキャリアの移動度が前記第2の面においては前記第1の面におけるより小さく、
前記第2半導体層のチャネルが形成される第2の領域は前記第2の半導体層の表面を成す第1の面と前記第1の面と所定の角度をなす1又は複数の第2の面で構成され、前記第2導電型チャンネルのトランジスタのキャリアの移動度が前記第2の面においては前記第1の面におけるより大きく、
前記第1導電型チャンネルが形成される第1の領域のチャンネル長L1が45nm以下に、前記第2導電型チャンネルが形成される第2の領域のチャンネル長L2が45nm以下に、前記第1の半導体層における前記第1の面における幅が前記チャンネル長L1の1.5分の1以下に、前記第2の半導体層における前記第2の面における幅が前記チャンネル長L2の1.5分の1以下に設定され、
前記第1の半導体層における前記第1の領域の前記第1の面の面積と前記第2の面の面積との和が、前記第2の半導体層における前記第2の領域の前記第1の面の面積と前記第2の面の面積との和に実質的に等しく、かつ前記第1導電型チャンネルのトランジスタと前記第2導電型チャネルのトランジスタの動作速度が実質的に等しいか同等となるように、前記第1の領域の表面の幅と長さ及び高さ、前記第2の領域の表面の幅と長さ及び高さが設定されたことを特徴とする半導体装置。 - 請求項17記載の半導体装置であって、前記第1導電型チャネルのトランジスタはNMOSトランジスタであり、前記第2導電型チャネルのトランジスタはPMOSトランジスタであり、前記第1の半導体層及び第2の半導体層の前記第1の面は、シリコンの(100)面または(100)面から±10°以内の面を有するとともに、前記第2の面はシリコンの(110)面または(110)面から±10°以内の面であることを特徴とする半導体装置。
- 請求項17記載の半導体装置であって、前記第1の半導体層及び第2の半導体層の前記第1の面は、シリコンの(110)面または(110)面から±10°以内の面を有するとともに、前記第2の面はシリコンの(100)面または(100)面から±10°以内の面であり、前記第1導電型チャネルのトランジスタはPMOSトランジスタであり、前記第2導電型チャネルのトランジスタはNMOSトランジスタであることを特徴とする半導体装置。
- 請求項17に記載の半導体装置において、前記第1導電型チャネルのトランジスタおよび前記第2導電型チャネルのトランジスタはともに反転型であることを特徴とする半導体装置。
- 請求項17に記載の半導体装置において、前記第1導電型チャネルのトランジスタおよび前記第2導電型チャネルのトランジスタはともに蓄積型であることを特徴とする半導体装置。
- 請求項17に記載の半導体装置において、前記第1導電型チャネルのトランジスタは反転型、前記第2導電型チャネルのトランジスタは蓄積型であることを特徴とする半導体装置。
- 請求項17に記載の半導体装置において、前記第2のゲート絶縁膜上に設けられる第2のゲート電極と前記第2の半導体層との仕事関数差により前記第2の半導体層に形成される空乏層の厚さが前記第2の半導体層の膜厚よりも大きくなるように前記第2のゲート電極の材料および前記第2の半導体層の不純物濃度を選ぶことを特徴とする半導体装置。
- 請求項17に記載の半導体装置において、前記第1のゲート絶縁膜上に設けられる第1のゲート電極と前記第1の半導体層との仕事関数差により前記第1の半導体層に形成される空乏層の厚さが前記第1の半導体層の膜厚よりも大きくなるように前記第1のゲート電極の材料および前記第1の半導体層の不純物濃度を選ぶことを特徴とする半導体装置。
- 請求項17に記載の半導体装置において、前記第1導電型チャネルのトランジスタおよび前記第2導電型チャネルのトランジスタは、それぞれのトランジスタのチャネル長を構成する前記第1の領域および前記第2の領域の表面の長さを互いに等しいように設定したことを特徴とする半導体装置。
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