KR101032286B1 - 반도체 장치 - Google Patents

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다다히로 오미
아키노부 데라모토
가즈후미 와타나베
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자이단호진 고쿠사이카가쿠 신고우자이단
고쿠리츠다이가쿠호진 도호쿠다이가쿠
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Abstract

CMOS 회로에 있어서의 상승 및 하강 동작 속도를 동일하게 하기 위해서는, 그 캐리어 이동도의 차이로부터, p 형 MOS 트랜지스터와 n 형 MOS 트랜지스터의 면적을 다르게 할 필요가 있다. 이 면적의 언밸런스에 의해 반도체 장치의 집적도 향상이 방해되었다. NMOS 트랜지스터와 PMOS 트랜지스터를 (100) 면 및 (110) 면의 쌍방에 채널 영역을 구비한 삼차원 구조를 취하고, 양 트랜지스터의 채널 영역 및 게이트 절연막의 면적이 서로 동일해지도록 구성한다. 이로써, 게이트 절연막 등의 면적을 상호 동일하게 함과 함께, 게이트 용량도 동일하게 할 수 있다. 또한, 기판상의 집적도를 종래의 기술과 비교한 경우에 2 배로 향상시킬 수 있다.
반도체 장치

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 IC, LSI 등의 반도체 장치에 관한 것이다.
통상, 반도체 장치에는, 도 12 에 나타내는 바와 같은 CMOS 인버터 회로가 사용되고 있다. 도 12(a) 에는, CMOS 인버터 회로의 단면을 모식적으로 나타내고, 도 12(b) 에는 그 평면도가 나타나 있다. 간단하게 하기 위하여, 도 12(b) 에 있어서는 배선 (8 ∼ 11) 의 표시가 생략되어 있다.
도 12(a) 에 있어서, 1 은 전자 회로가 형성되는 p 형 반도체 기판, 2 는 p 형 반도체 기판 (1) 에 형성된 n 형 불순물 영역, 3a, 3b 는 n 형 불순물 영역 (2) 에 형성된 고농도 p 형 불순물 영역, 4a, 4b 는 p 형 반도체 기판 (1) 에 형성된 고농도 n 형 불순물 영역, 5 는 게이트 전극 (6) 과 p 형 반도체 기판 (1), 및 게이트 전극 (7) 과 n 형 불순물 영역 (2) 을 각각 절연하기 위한 SiO2 등의 게이트 절연막, 6, 7 은 게이트 절연막 (5) 상에 형성된 게이트 전극이다.
여기서, n 형 불순물 영역 (2), 고농도 p 형 불순물 영역 (3a, 3b), 게이트 전극 (7) 은 p 채널 MOSFET (Metal Oxide Semiconductor Field Effect Transistor) 을 구성한다. 한편, 반도체 기판 (1), 고농도 n 형 불순물 영역 (4a, 4b), 게 이트 전극 (6) 은 n 채널 MOSFET 을 구성한다. 8 은 n 채널 MOSFET 및 p 채널 MOSFET 의 게이트 전극 (6, 7) 에 접속되어, CMOS 인버터 회로의 입력 신호로서의 공통 전압을 가하기 위한 게이트 배선이다. 9 는 p 채널 MOSFET 의 드레인 전극 (고농도 p 형 불순물 영역 (3a)) 및 n 채널 MOSFET 의 드레인 전극 (고농도 n 형 불순물 영역 (4b)) 에 접속되어, CMOS 인버터의 출력 신호를 꺼내는 출력 배선이다. 10, 11 은 각각 n 채널 MOSFET 의 소스 전극 (고농도 n 형 불순물 영역 (4a)), p 채널 MOSFET 의 소스 전극 (고농도 p 형 불순물 영역 (3b)) 에 전원 전위를 공급하기 위한 전원 배선이다.
이 CMOS 인버터 회로의 동작에 대하여 설명한다. 도 12(a) 의 p 채널 MO SFET 과 n 채널 MOSFET 으로 구성되는 CMOS 인버터 회로는 n 채널·트랜지스터의 소스 전극에 접속된 전원 배선 (10) 을 접지 (0V) 하고, p 채널·트랜지스터의 소스 전극에 접속된 전원 배선 (11) 에 전원 전압 (예를 들어 5V) 을 부여한다. 그리고, 입력 신호로서 게이트 배선 (8) 에 0V 를 부여하면, n 채널·트랜지스터가 OFF 가 되고, p 채널·트랜지스터가 ON 이 된다. 따라서, 출력 배선 (9) 에는, 전원 배선 (11) 과 동일한 같은 전원 전압 (5V) 이 출력된다. 한편, 게이트 배선 (8) 에 5V 를 부여하면, 상기의 경우와는 반대로, n 채널·트랜지스터가 ON 이 되고, p 채널·트랜지스터가 OFF 가 되어, 출력 배선 (9) 에는, 전원 배선 (10) 과 동일한 접지 전압 (0V) 이 출력된다.
이들 CM0S 형 회로에 있어서, 트랜지스터를 흐르는 전류는 입력에 따라 출력이 변화하지 않는 경우에는 거의 흐르지 않고, 주로 출력이 변화하는 경우에 흐른 다. 즉, 게이트 배선 (8) 이 0V 가 되었을 때, p 채널·트랜지스터를 통하여 출력 배선 (9) 을 충전하기 위한 출력 전류가 흐르고, 한편, 게이트 배선 (8) 이 5V 가 되었을 때, n 채널·트랜지스터를 통하여 출력 배선 (9) 의 전하를 방전하기 위한 출력 전류가 흐른다. 이와 같이, 도 12(a) 의 CMOS 회로는 입력과 역극성의 신호를 출력하는 인버터 회로로 되어 있다. 이들 인버터 회로는 스위칭시의 상승 속도와 하강 속도를 동일하게 하기 위하여, p 채널·트랜지스터와 n 채널·트랜지스터에 동일한 전류를 흐르게 해야 한다.
그러나, 예를 들어 (100) 면에서의 p 채널·트랜지스터의 캐리어인 정공은, n 채널·트랜지스터의 캐리어인 전자보다 이동도가 작고, 그 비는 1:3 이다. 그 때문에 p 채널·트랜지스터와 n 채널·트랜지스터의 면적을 동일하게 한 경우에는, 그들의 전류 구동 능력에 차이가 생겨, 동작 속도는 동일해지지는 않는다. 이 때문에 도 12(b) 에 나타내는 바와 같이, p 채널·트랜지스터의 드레인 전극 (3a), 소스 전극 (3b), 게이트 전극 (7) 의 면적을 n 채널·트랜지스터의 드레인 전극 (4b), 소스 전극 (4a), 게이트 전극 (6) 의 면적보다 그 이동도의 비에 대응하여 크게 하여, 전류 구동 능력을 거의 동일하게 함으로써, 스위칭 속도를 동등하게 하였다. 그러나, 이 때문에 p 채널·트랜지스터가 차지하는 면적은 n 채널·트랜지스터의 3 배의 크기가 되어, p 채널·트랜지스터와 n 채널·트랜지스터가 차지하는 면적이 언밸런스가 되어, 반도체 장치의 집적도 향상의 장애가 되었다.
p 채널·트랜지스터의 전류 구동 능력을 향상시키는 선행 문헌으로서 하기 특허 문헌이 있다. 특허 문헌 1 에서는, (110) 면을 사용함으로써 p 채널·트 랜지스터의 전류 구동 능력을 향상시키고 있다. 또한, 특허 문헌 2 에서는, SOI 기판을 이용하여, Accumulation 형 p 채널·트랜지스터를 SOI 기판 상에 형성하고, p 채널·트랜지스터의 전류 구동 능력을 향상시키는 것이 설명되어 있지만, 임의의 기판을 사용한 경우에는, ON 상태에서 동일한 크기의 n 채널·트랜지스터와 p 채널·트랜지스터의 전류 구동 능력을 실제로 동등하게 하는 것은 불가능하다. 또한, 특허 문헌 2 에 개시된 Accumulation 형 트랜지스터는, 게이트 전극 외에 기판 전극을 필수로 하고, 또한 양 전극에 채널 영역에 공핍층을 형성하여 채널을 핀치 오프시키는 전압을 가하지 않으면 안되어, 구조상 및 회로상의 번잡함이 수반된다는 결점이 있었다.
특허 문헌 1: 일본 공개특허공보 2003-115587호
특허 문헌 2: 일본 공개특허공보 평07-086422호
발명의 개시
발명이 해결하고자 하는 과제
상기한 바와 같이 (100) 면의 결정면을 사용하는 CM0S 회로에 있어서는, 동일 면적의 n 채널·트랜지스터와 p 채널·트랜지스터의 전류 구동 능력이 상이하고, 스위칭 속도가 상이하다. 이 스위칭 속도 (상승, 하강) 를 동일하게 하기 위해서는, p 채널·트랜지스터의 채널폭을 크게 할 필요가 있다. 그 때문에, n 채널·트랜지스터와 p 채널·트랜지스터가 차지하는 면적이 언밸런스가 되어, 반도체 장치의 집적도 향상의 장애가 되었다.
선출원의 특허 문헌 1 에 있어서는, p 채널·트랜지스터 전류 구동 능력을 향상시키고 있지만, n 채널·트랜지스터와 p 채널·트랜지스터의 크기를 동일하게 하기에는 불충분하였다.
본 발명은 CM0S 회로를 구성하는 도전형이 상이한 1 쌍의 트랜지스터의 스위칭 속도를 실질적으로 동일 또는 동등하게 하고 또한 전극의 면적을 실질적으로 동일 또는 동등하게 함으로써, 집적도를 높게 할 수 있는 반도체 장치를 얻는 것을 목적으로 하고 있다.
과제를 해결하기 위한 수단
청구항 1, 2 에 관련된 반도체 장치는 SOI (Silicon on Insulator) 기판 상에 채널 도전형이 상이한 도전형 트랜지스터를 적어도 1 쌍 갖는 회로를 구비한 반도체 장치에 있어서, SOI 기판 상에 형성한 제 1 반도체층과 그 표면의 적어도 일부를 덮는 제 1 게이트 절연막을 이용하여 n 채널·트랜지스터를 형성함과 함께, 상기 SOI 기판 상에 형성한 제 2 반도체층과 그 표면의 적어도 일부를 덮는 제 2 게이트 절연막을 이용하여 p 채널·트랜지스터를 형성하고, 상기 제 1 반도체층의 채널을 형성하는 제 1 영역의 표면이 (100) 면 또는 (100) 면으로부터 ±10˚ 이내의 면을 갖도록 함과 함께 상기 제 1 반도체층의 측면에 있어서 채널을 형성하는 제 2 영역의 표면을 (100) 면으로부터 ±10˚ 이내의 면보다 전자의 이동도가 작은 하나 또는 복수의 면을 갖도록 하고, 상기 제 2 반도체층의 채널을 형성하는 제 1 영역의 표면이 (100) 면 또는 (100) 면으로부터 ±10˚ 이내의 면을 갖도록 함과 함께, 상기 제 2 반도체층의 측면에 있어서 채널을 형성하는 제 2 영역의 표면을 (100) 면으로부터 ±10˚ 이내의 면보다 정공의 이동도가 큰 하나 또는 복수의 면을 갖도록 하고, 상기 제 1 및 제 2 반도체층에 있어서의 상기 제 1 영역의 표면의 면적과 상기 제 2 영역의 표면의 면적의 합이 서로 실질적으로 동일하거나 동등해지고 또한 상기 n 채널·트랜지스터와 상기 p 채널·트랜지스터의 동작 속도가 실질적으로 동일하거나 동등해지도록, 상기 제 1 영역의 표면의 폭과 길이 및 높이, 상기 제 2 영역의 표면의 폭과 길이 및 높이를 정한 것을 특징으로 한다.
또한, 청구항 2 에 관련된 반도체 장치는, 상기 n 채널·트랜지스터와 상기 p 채널·트랜지스터는 모두 normally off 이고, 또한 상기 n 채널·트랜지스터를 inversion 형 또는 accumulation 형으로 하고, 상기 p 채널·트랜지스터를 inversion 형 또는 accumulation 형으로 한다.
청구항 3 에 관련된 반도체 장치는, 상기 n 채널·트랜지스터와 상기 p 채널·트랜지스터를 모두 inversion 형으로 한 것이다.
청구항 4 에 관련된 반도체 장치는, 상기 n 채널·트랜지스터와 상기 p 채널·트랜지스터를 모두 accumulation 형으로 한 것이다.
청구항 5 에 관련된 반도체 장치는, 상기 n 채널·트랜지스터를 inversion 형으로 하고, 상기 p 채널·트랜지스터를 accumulation 형으로 한 것이다.
청구항 6 에 관련된 반도체 장치는, 상기 n 채널·트랜지스터를 accumulation 형으로 하고, 상기 p 채널·트랜지스터를 inversion 형으로 한 것이다.
청구항 7 에 관련된 반도체 장치는, 상기 제 2 게이트 절연막 상에 형성되는 제 2 게이트 전극과 상기 제 2 반도체층의 일함수차에 의해 상기 제 2 반도체층에 형성되는 공핍층의 두께가 상기 제 2 반도체층의 막두께보다 커지도록 상기 제 2 게이트 전극의 재료 및 상기 제 2 반도체층의 불순물 농도를 선택한 것이다.
청구항 8 에 관련된 반도체 장치는, 상기 제 1 게이트 절연막 상에 형성되는 제 1 게이트 전극과 상기 제 1 반도체층의 일함수차에 의해 상기 제 1 반도체층에 형성되는 공핍층의 두께가 상기 제 1 반도체층의 막두께보다 커지도록 상기 제 1 게이트 전극의 재료 및 상기 제 1 반도체층의 불순물 농도를 선택한 것이다.
청구항 9 에 관련된 반도체 장치는, 상기 게이트 절연막이 마이크로파 여기의 플라즈마로 형성된 SiO2, Si3N4 및 금속 실리콘 합금의 산화막, 금속 실리콘 합금의 질화막을 적어도 1 종류 함유하는 것이다.
청구항 10 에 관련된 반도체 장치는, 상기 게이트 절연막이 마이크로파 여기의 플라즈마를 이용하여 600℃ 이하의 온도에서 형성되는 것이다.
청구항 11, 12 에 관련된 반도체 장치는, 채널 길이를 구성하는 상기 제 1 영역의 표면의 길이, 상기 제 2 영역의 표면의 길이를 상기 n 채널·트랜지스터 및 상기 p 채널·트랜지스터에 있어서, 모두 서로 실질적으로 동일하도록 정한 것이다. 채널 길이를 정함으로써, 상기 제 1 영역의 표면의 폭은 청구항 12 에 관련된 상기 제 1 영역의 표면의 폭에 관한 제한을 받으므로, 채널 길이를 정함으로써 일의적으로 결정할 수 있다. 이로써 상기 제 2 영역의 표면의 폭만을 정하면 된다.
청구항 13 에 관련된 반도체 장치는, 상이한 도전형의 트랜지스터를 적어도 1 쌍 갖는 회로를 구비한 반도체 장치에 있어서, SOI 기판 상에 형성한 제 1 반도체층과 그 표면의 적어도 일부를 덮는 제 1 게이트 절연막을 이용하여 일 도전형의 트랜지스터를 형성함과 함께 상기 SOI 기판 상에 형성한 제 2 반도체층과 그 표면의 적어도 일부를 덮는 제 2 게이트 절연막을 이용하여 다른 도전형의 트랜지스터를 형성하고, 상기 제 1 반도체층의 채널을 형성하는 제 1 영역의 표면을 제 1 결정면을 갖도록 함과 함께 상기 제 1 영역의 표면과 교차하는 면에 형성된 상기 제 1 반도체층의 측면에 있어서 채널을 형성하는 제 2 영역의 표면을 상기 제 1 결정면과는 상이하고 또한 캐리어의 이동도도 상이한 제 2 결정면을 갖도록 하고, 상기 제 2 반도체층의 채널을 형성하는 제 1 영역의 표면을 제 1 결정면을 갖도록 함과 함께 상기 제 1 영역의 표면과 교차하는 면에 형성된 상기 제 1 반도체층의 측면에 있어서 채널을 형성하는 제 2 영역의 표면을 상기 제 1 결정면과는 상이하고 또한 캐리어의 이동도도 상이한 제 2 결정면을 갖도록 하고, 상기 제 1 반도체층의 채널을 형성하는 제 1 영역의 표면에 있어서의 전자의 유효 질량 me 를 me1, 상기 제 2 영역의 표면에 있어서의 전자의 유효 질량을 me2 로 하고, 상기 제 2 반도체층의 채널을 형성하는 제 1 영역의 표면에 있어서의 정공의 유효 질량 mh 를 mh1, 상기 제 2 영역의 표면에 있어서의 정공의 유효 질량을 mh2 로 하고, 상기 제 1 반도체층의 채널을 형성하는 제 1 영역의 표면의 폭을 We 로 하고, 상기 제 1 반도체층의 채널을 형성하는 제 2 영역의 표면의 폭을 He 로 하고, 상기 제 2 반도체층의 채널을 형성하는 제 2 영역의 표면의 폭을 Wh 로 하고, 상기 제 2 반도체층의 채널을 형성하는 제 2 영역의 표면의 폭을 Hh 로 하고, 상기 제 1 반도체층의 채널을 형성하는 제 1 영역의 표면의 길이를 L1 로 하고, 상기 제 2 반도체층의 채널을 형성하는 제 1 영역의 표면의 길이를 L2 로 하고, L1, We, L2, Wh 를 소정의 값으로 했을 때의 상기 제 1 반도체층의 전자의 실효 유효 질량 (mee) 및 상기 제 1 반도체층의 정공의 실효 유효 질량 (mhe) 은, 각각,
mee=(me1-1×We/(2×He+We)+2×me2-1×He/(2×He+We))-1
mhe=(mh1-1×Wh/(2×Hh+Wh)+2×mh2-1×Hh/(2×Hh+Wh))-1
로 표시된 경우, mee=mhe 가 성립하고, 또한 We=Wh 및 He=Hh 를 만족하도록 He 및 Hh 를 정함으로써, 상기 일 도전형의 트랜지스터와 상기 다른 도전형 트랜지스터를 채널 영역의 면적을 서로 실질적으로 동일하거나 동등하게 하고 또한 동작 속도를 서로 실질적으로 동일하거나 동등해지도록 한 것이다. 여기서, 상기의 제 2 영역은 제 1 반도체층의 측면을 경사면 또는 수직면으로 한 부분에 형성되고, 또한 양 측면의 일방만을 이용해도 되고, 양방의 위에서 일부 또는 저부까지를 이용하여 형성되어도 된다.
청구항 14 에 관련된 반도체 장치는, 청구항 13 에 기재된 반도체 장치에 있어서, 상기 L1 과 상기 L2 를 동일하게 함으로써, We=Wh 를 실질적으로 만족하고, 또한, 상기 제 1 영역의 표면의 길이를 상기 제 1 영역의 표면의 폭보다 1.5 배 이상 길게 함으로써 1.5×L1>We 및 1.5×L2>Wh 를 만족하도록 We 와 Wh 를 소정의 값으로 하여, mee=mhe 를 만족하고, 또한 He=Hh 를 만족하도록 잔여의 He 및 Hh 를 정하는 것을 특징으로 하고 있다.
또한, 청구항 24 에 관련된 발명에 의하면, 제 1 도전형 채널의 트랜지스터 및 제 1 도전형과는 상이한 제 2 도전형 채널의 트랜지스터를 적어도 1 쌍 갖는 회로를 구비한 반도체 장치에 있어서, SOI 기판 상에 형성한 제 1 반도체층과 그 표면의 적어도 일부를 덮는 제 1 게이트 절연막과 제 1 게이트 절연막을 덮는 제 1 게이트 전극을 갖는 상기 제 1 도전형 채널의 트랜지스터와, 상기 SOI 기판 상에 형성한 제 2 반도체층과 그 표면의 적어도 일부를 덮는 제 2 게이트 절연막과 제 2 게이트 절연막을 덮는 제 2 게이트 전극을 갖는 상기 제 2 도전형 채널의 트랜지스터를 포함하고,
상기 제 1 반도체층의 채널이 형성되는 제 1 영역은 상기 제 1 반도체층의 표면을 이루는 제 1 면과 상기 제 1 면과 소정의 각도를 이루는 1 또는 복수의 제 2 면으로 구성되고, 상기 제 1 도전형 채널의 트랜지스터의 캐리어의 이동도가 상기 제 2 면에 있어서는 상기 제 1 면에 있어서보다 작고,
상기 제 2 반도체층의 채널이 형성되는 제 2 영역은 상기 제 2 반도체층의 표면을 이루는 제 1 면과 상기 제 1 면과 소정의 각도를 이루는 1 또는 복수의 제 2 면으로 구성되고, 상기 제 2 도전형 채널의 트랜지스터의 캐리어의 이동도가 상기 제 2 면에 있어서는 상기 제 1 면에 있어서보다 크고,
상기 제 1 반도체층에 있어서의 상기 제 1 영역의 상기 제 1 면의 면적과 상기 제 2 면의 면적의 합이, 상기 제 2 반도체층에 있어서의 상기 제 2 영역의 상기 제 1 면의 면적과 상기 제 2 면의 면적의 합과 실질적으로 동일하고, 또한 상기 제 1 도전형 채널의 트랜지스터와 상기 제 2 도전형 채널의 트랜지스터의 동작 속도가 실질적으로 동일하거나 동등해지도록, 상기 제 1 영역의 표면의 폭과 길이 및 높이, 상기 제 2 영역의 표면의 폭과 길이 및 높이가 설정된 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명의 한 시점에 의하면, 청구항 24 의 발명에 있어서, 상기 제 1 도전형 채널의 트랜지스터는 NMOS 트랜지스터이고, 상기 제 2 도전형 채널의 트랜지스터는 PMOS 트랜지스터이고, 상기 제 1 반도체층 및 제 2 반도체층의 상기 제 1 면은 실리콘의 (100) 면 또는 (100) 면으로부터 ±10˚ 이내의 면을 가짐과 함께, 상기 제 2 면은 실리콘의 (110) 면 또는 (110) 면으로부터 ±10˚ 이내의 면인 것을 특징으로 한다.
또한, 본 발명의 다른 시점에 의하면, 청구항 24 의 발명에 있어서, 상기 제 1 반도체층 및 제 2 반도체층의 상기 제 1 면은 실리콘의 (110) 면 또는 (110) 면으로부터 ±10˚ 이내의 면을 가짐과 함께, 상기 제 2 면은 실리콘의 (100) 면 또는 (100) 면으로부터 ±10˚ 이내의 면이고, 상기 제 1 도전형 채널의 트랜지스터는 PM0S 트랜지스터이고, 상기 제 2 도전형 채널의 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 한다.
본 발명의 또 다른 시점에 의하면, 청구항 24 의 발명에 있어서, 상기 제 1 도전형 채널의 트랜지스터 및 상기 제 2 도전형 채널의 트랜지스터는 모두 반전형인 것을 특징으로 한다.
상기 제 1 도전형 채널의 트랜지스터 및 상기 제 2 도전형 채널의 트랜지스터는 모두 축적형이어도 된다.
또한, 상기 제 1 도전형 채널의 트랜지스터는 반전형, 상기 제 2 도전형 채널의 트랜지스터는 축적형이어도 된다.
또한, 특징의 하나로서, 청구항 24 의 발명에 있어서, 상기 제 2 게이트 절연막 상에 형성되는 제 2 게이트 전극과 상기 제 2 반도체층의 일함수차에 의해 상기 제 2 반도체층에 형성되는 공핍층의 두께가 상기 제 2 반도체층의 막두께보다 커지도록 상기 제 2 게이트 전극의 재료 및 상기 제 2 반도체층의 불순물 농도를 선택하는 것이 바람직하다.
다른 특징으로서, 청구항 24 의 발명에 있어서, 상기 제 1 게이트 절연막 상에 형성되는 제 1 게이트 전극과 상기 제 1 반도체층의 일함수차에 의해 상기 제 1 반도체층에 형성되는 공핍층의 두께가 상기 제 1 반도체층의 막두께보다 커지도록 상기 제 1 게이트 전극의 재료 및 상기 제 1 반도체층의 불순물 농도를 선택하도록 해도 된다.
다른 특징으로서, 청구항 24 의 발명에 있어서, 상기 제 1 도전형 채널의 트랜지스터 및 상기 제 2 도전형 채널의 트랜지스터는 각각의 트랜지스터의 채널 길이를 구성하는 상기 제 1 영역 및 상기 제 2 영역의 표면의 길이를 서로 동일하게 설정한다.
또한, 청구항 24 의 발명에 있어서, 상기 제 1 도전형 채널의 트랜지스터 및 상기 제 2 도전형 채널의 트랜지스터는 각각의 트랜지스터의 채널 길이를 구성하는 상기 제 1 영역 및 상기 제 2 영역의 표면의 길이가 각각 상기 제 1 영역 및 상기 제 2 영역의 표면의 폭보다 1.5 배 이상 긴 것을 특징으로 한다.
본 발명에 의하면, 상기의 구성에 의해, 동일한 전류 구동 능력을 갖는 p 채널 M0S 트랜지스터와 n 채널 M0S 트랜지스터가 얻어지고, 양 트랜지스터의 채널 면적을 동일하게 할 수 있으므로, 스위칭 속도가 동등하고, 집적도를 높게 할 수 있는 반도체 장치가 얻어지는 효과가 있다.
[도 1] 도 1 은, 본 발명의 제 1 실시예의 반도체 장치를 나타내는 도면으로서, (a) 는 사시도, (b) 및 (c) 는 도 1(a) 의 A-A' 선 및 B-B' 선을 따른 단면도이다.
[도 2] 도 2 는, 본 발명의 제 1 실시예의 반도체 장치의 NMOS 트랜지스터와 PMOS 트랜지스터의 캐리어 주행 속도를 게이트 길이를 가로축으로 한 그래프이다.
[도 3] 도 3 은, 반도체 장치를 SOI 기판 상에 배치한 도면이다. (a) 는 종래 기술로 제조된 반도체 장치를 SOI 기판 상에 배치한 도면이다. (b) 는 본 발명의 제 1 실시예의 반도체 장치를 SOI 기판 상에 배치한 도면이다.
[도 4] 도 4 는, 통상적인 C-MOS 회로와 본 발명의 제 1 실시예의 C-MOS 회로로 각각 아날로그 스위치를 구성한 경우의, 오프셋 잡음의 개선을 나타내는 그래프이다.
[도 5] 도 5(a), 도 5(b), 도 5(c) 는 본 발명의 각각 제 2, 제 3 및 제 4 실시예의 주요 부분을 모식적으로 나타낸 단면도이다.
[도 6] 도 6(a), 도 6(b), 도 6(c), 도 6(d) 는 본 발명의 실시예 2 및 3 에 사용되는 축적형 n-M0S 트랜지스터의 동작 원리를 설명하기 위한 도면이다.
[도 7] 도 7(a), 도 7(b) 는 본 발명의 실시예 2 및 3 에 사용되는 축적형 n-MOS 트랜지스터의 각각 공핍 상태와 축적 상태를 설명하기 위한 도면으로서, 각 도면에 n-M0S 트랜지스터 구조와 밴드 구조를 나타내고 있다.
[도 8] 도 8 은, 본 발명에 의한 accumulation 형 트랜지스터의 1/f 잡음을 나타내는 그래프이다.
[도 9] 도 9(a) 는, 본 발명에 사용하는 축적형 n-MOS 가 노멀리 오프가 되는 경우의 게이트 길이와 SOI 층 막두께의 관계를 나타내는 그래프로서, 파라미터는 게이트 전극의 일함수 및 EOT (equivalent oxide film thickness) 이다. 도 9(b) 는, 게이트 전극 재료의 일함수가 5.2eV 와 6.0eV 인 경우의 밴드 구조를 나타낸다.
[도 10] 본 발명의 실시예에 의한 accumulation 형 트랜지스터의 공핍층 두께와 기판 불순물 농도의 관계를 나타내는 그래프이다.
[도 11] 본 발명에 의한 accumulation 형 트랜지스터 및 통상적인 트랜지스터의 드레인 전압-드레인 전류 특성을 나타내는 그래프이다.
[도 12] 도 12(a) 및 (b) 는 각각 종래예의 반도체 장치의 단면도 및 평면도이다.
[도 13] 도 13 은, 본 발명에 관한 것으로서, 열산화에 의해 게이트 절연막을 형성한 경우와 라디칼 산화에 의해 게이트 절연막을 형성한 경우의 채널 방위에 의한 S 팩터를 나타내는 그래프이다.
[도 14] 도 14 는, 본 발명에 관한 것으로서, (a) 는 Accumulation 모드의 삼차원 p 채널 MOS 트랜지스터의 디바이스 구조의 사시도, (b) 는 그 방위를 나타낸다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명의 반도체 장치에 대하여, 도면을 참조하여 설명한다.
실시예 1
도 1 을 참조하여, 본 발명의 실시예 1 에 관련된 반도체 장치를 설명한다. 도 1(a) 는 본 발명의 실시예 1 에 관련된 반도체 장치의 개략 사시도, 도 1(b) 에 도 1(a) 에 있어서의 A-A' 선의 단면도, 및 도 1(c) 에 도 1(a) 에 있어서의 B-B' 선의 단면도를 각각 나타낸다.
도 1 에 나타난 실시예 1 은, 밸런스 잡힌 전류 구동 능력을 갖고, 삼차원 구조를 구비한 n 채널·트랜지스터 (NMOS 트랜지스터) 와 p 채널·트랜지스터 (PMOS 트랜지스터) 에 의해 구성되어 있다. 또한, 도시된 n 채널·트랜지스터와 p 채널·트랜지스터는 완전히 동일한 디바이스 구조 (형상·치수) 를 갖는 SOI 형 삼차원 구조 CMOS 디바이스로서, 게이트 길이는 45㎚ 이하인 것을 특징으로 한다.
도 1(a) 는, 병렬 접속된 4 개의 n 채널·트랜지스터와 병렬 접속된 4 개의 p 채널·트랜지스터가 동일 기판 상에 형성된 예를 나타내고 있다.
도 1(b), (c) 에 나타내는 바와 같이, 실리콘 지지 기판 (12) 상에 200㎚ 두 께의 매립 산화막 (13) 으로 분리된 소정 두께의 (100) 면방위의 논도프 실리콘의 SOI (Silicon on Insulator) 층 (14-n, 14-p) 을 갖는 기판이 준비된다.
여기서, SOI 층 (14-n, 14-p) 의 표면은 채널의 길이 방향이 <110> 방향이 되도록 하는 것이 바람직하다. 이것은 (110) 면에서의 홀의 이동에 의한 포화 전류량이 <110> 방향에서 최대가 되기 때문이다. 한편, (100) 면에서의 전자의 이동에 의한 포화 전류량은 결정 방향 의존성이 작음을 고려해 둘 필요가 있다.
SOI 층 중, n 채널·트랜지스터를 형성하는 영역 (14-n), 및 p 채널·트랜지스터를 형성하는 영역 (14-p) 이외는 에칭에 의해 제거되어 있고, 이 결과, 각 영역 (14-n, 14-p) 이 산화막 (13) 상에 분리·형성되어 있다 (도 1(c) 참조). 분리된 각 영역의 측면은 (110) 면으로 되어 있다.
에칭 공정에 의해 형성된 n 채널·트랜지스터를 형성하는 영역 (14-n) 및 p 채널·트랜지스터를 형성하는 영역 (14-p) 의 에칭 공정에 의해 발생하는 측면 요철의 회복, 및 에칭 공정에 의해 생기는 n 채널·트랜지스터를 형성하는 영역 (14-n) 및 p 채널·트랜지스터를 형성하는 영역 (14-p) 의 모서리를 둥그렇게 하기 위하여 800℃ 이상의 수소 분위기 중에서 어닐링하는 것이 바람직하다.
도시된 예에서는, SOI 층은 i 층으로서 양방의 영역에 공통으로 해도 되고, p 형으로 하고, 나중에 p 채널·트랜지스터를 형성하는 영역 (14-p) 을 n 형으로 변환해도 된다. 이 때, 임계치 조정용의 불순물을 주입하여, 기판 농도를 조정해도 된다. 예를 들어, 100㎚ 세대일 때에는 4×1018cm- 3 으로 한다.
도 1(b) 에 나타내는 바와 같이, 어닐링 공정 후에 세정을 실시하고, 계속해서, 마이크로파 여기의 플라즈마 장치로 산화 처리를 실시하여, 막두께 1.6㎚ 의 SiO2 게이트 절연막 (15) 을 n 채널·트랜지스터 영역 (14-n) 의 채널 영역의 상면과 측면, 및 p 채널·트랜지스터 영역 (14-p) 의 채널 영역 상면과 측면에 형성한다. 이 때, 원하는 전기적 용량을 얻기 위한 막두께를 형성해도 된다. 또한, 게이트 절연막 (15) 은 Si3N4, HfOx, ZrOx, La2O3 등의 금속 산화물, PrxSiyNz 등의 금속 질화물 등의 고유전율 재료를 이용해도 된다.
그 후, 논도프의 다결정 실리콘을 공지된 저압 CVD 법에 의해 형성하고, 원하는 게이트 길이, 게이트 폭으로 에칭하여, 게이트 전극 (16) 을 형성한다.
다음으로, NMOS 트랜지스터가 형성되는 영역 (14-n) 중 소스·드레인이 되는 영역 (17) 에 비소를 4×1015cm-2, PMOS 트랜지스터가 형성되는 영역의 소스·드레인이 되는 영역 (18) 에 붕소를 4×1015cm-2 이온 주입한다. 이 때, 자기 정합적으로 공지된 저압 CVD 법에 의해 형성된 논도프의 다결정 실리콘 (16) 에도 NMOS 트랜지스터의 경우에는 비소를 4×1015cm-2, PMOS 트랜지스터의 경우에는 붕소를 4×1015cm-2 의 이온이 주입된다. 그 후 활성화를 실시한다.
그 후, NMOS 트랜지스터 영역의 소스·드레인층 (17) 과 NMOS 트랜지스터 영역 (14-n) 의 게이트 전극 (16), 및 PMOS 트랜지스터 영역의 소스·드레인층 (18) 과 PMOS 트랜지스터 영역 (14-p) 의 게이트 전극 (16) 을 분리하기 위한 얇은 분리 막 (25) 을 형성한다. 예를 들어, 얇은 분리막 (25) 은 이하의 수법에 의해 형성할 수 있다. 공지된 CVD 법에 의해, SiO2 를 45㎚ 이상 퇴적시킨 후, 데미지가 작은 이방성 에칭을 이용하여, 분리막 (25) 을 제거함으로써 얇은 분리막 (25) 이 형성된다. 이 때, 원하는 열내성이나 전기적 절연성을 얻기 위하여 얇은 분리막 (25) 은 Si3N4, SiON, SiO2 와 Si3N4 의 적층 구조를 이용해도 된다.
그 후, 실리사이드층 (26) 을 형성하기 위하여 데미지가 작은 스퍼터법에 의해 니켈을 퇴적시킨다. 이 때, NMOS 트랜지스터 영역 (14-n) 상의 다결정 실리콘 (16) 과 PMOS 트랜지스터 영역 (14-p) 상의 다결정 실리콘 (16) 을 후의 어닐링 공정에서 완전하게 실리사이드화하기 위하여, 니켈은 NMOS 트랜지스터 영역 (14-n) 상의 다결정 실리콘 (16) 과 PMOS 트랜지스터 영역 (14-p) 상의 다결정 실리콘 (16) 보다 두껍게 퇴적시킨다. 이 때 원하는 전기 저항을 얻기 위하여, 실리사이드층 (26) 을 형성하기 위하여 사용하는 금속으로서, 티탄, 코발트, 탄탈을 이용해도 상관없다.
그 후, 500℃ 이상에서 어닐링을 실시하여 실리사이드층 (26) 을 형성한다. 그 후, 실리사이드층 (26) 을 형성 후에 완전히 반응되지 못한 니켈을 공지된 산계 Wet 프로세스에 의해 제거한다. 니켈과 얇은 분리막 (25) 은 500℃ 이상에서 어닐링을 실시해도 계면 반응을 일으키지 않고, 얇은 분리막 (25) 상에 실리사이드는 형성되지 않으므로, 공지된 산계 Wet 프로세스를 실시함으로써 자기 정합적으로 NMOS 트랜지스터 영역의 소스·드레인층 (17) 과 NMOS 트랜지스터 영역 (14-n) 의 게이트 전극 (16), 및 PMOS 트랜지스터 영역의 소스·드레인층 (18) 과 PMOS 트랜지스터 영역 (14-p) 의 게이트 전극 (16) 을 분리할 수 있다.
또한, SiO2 막을 CVD 로 형성하고, 도 1(c) 에 나타내는 바와 같이, 배선층으로서 게이트 배선 (19), 출력 배선 (20), 전원 배선 (21) 및 전원 배선 (22) 을 형성함으로써, 동일 기판 상에 inversion 형 (즉, inversion-mode) PM0S 트랜지스터 (100p) 와 inversion 형 (즉, inversion-mode) NMOS 트랜지스터 (100n) 를 형성할 수 있다.
여기서, n 채널·트랜지스터 영역 (14-n) 의 채널 영역 상면 및 측면의 합계 면적과 p 채널·트랜지스터 영역 (14-p) 의 채널 영역 상면 및 측면의 합계 면적의 면적을 동일하게 하고, 또한 양 트랜지스터의 동작 속도가 동일해지도록 한다. 여기서, 각 n 채널·트랜지스터 및 p 채널·트랜지스터의 채널 영역 상면을 제 1 영역, 또한, 각 트랜지스터의 채널 영역 측면을 제 2 영역이라고 부르는 것으로 한다.
구체적으로 설명하면, 양 트랜지스터 (100p, 100n) 의 채널 영역의 길이 (즉, 소스, 드레인 사이의 거리)(L) 를 동일하게 하고, n 채널·트랜지스터 영역 (14-n) 의 채널 영역 상면의 폭 (길이 방향과 교차하는 방향의 거리) 을 Wn, 측면의 높이를 Hn 으로 한다. 한편, p 채널·트랜지스터 영역 (14-p) 의 채널 영역 상면의 폭을 Wp 로 하고, 측면의 높이를 Hp 로 한다.
여기서, n 채널·트랜지스터 영역 (14-n) 의 상면의 폭 (Wn) 과 p 채널·트 랜지스터 영역 (14-p) 의 상면의 폭 (Wp) 은 항상 양 트랜지스터 (100p, 100n) 의 채널 영역의 길이 (L) 의 1.5 분의 1 이하로 해야 한다.
여기서, n 채널·트랜지스터 영역 (14-n) 의 상면의 폭 (Wn) 과 p 채널·트랜지스터 영역 (14-p) 의 상면의 폭 (Wp) 은 항상 양 트랜지스터 (100p, 100n) 의 채널 영역의 길이 (L) 의 1.5 분의 1 이하로 해야 하는 이유는, 양자 효과를 이용하여 양 트랜지스터 (100p, 100n) 에 있어서의 캐리어의 유효 질량을 가장 가볍게하고, 쇼트 채널 효과에 의한 리크 전류를 억제하기 위해서이다.
따라서, 양 트랜지스터 (100p, 100n) 의 채널 영역의 길이 (L) 를 소정의 값으로 함으로써 일의적으로 n 채널·트랜지스터 영역 (14-n) 의 상면의 폭 (Wn) 과 p 채널 트랜지스터 영역 (14-p) 의 상면의 폭 (Wp) 의 값이 소정의 값으로 설정된다.
상기한 점을 고려하여, n 채널·트랜지스터 영역 (14-n) 의 채널 영역 상면 및 측면의 합계 면적과 p 채널·트랜지스터 영역 (14-p) 의 채널 영역 상면 및 측면의 합계 면적의 면적을 동일하게 하고, 또한 양 트랜지스터의 동작 속도가 동일해지기 위한 조건을 구한다.
먼저, n 채널·트랜지스터 영역 (14-n) 의 측면의 높이를 Hn, p 채널·트랜지스터 영역 (14-p) 의 채널 영역 측면의 높이 Hp 로 하고, NMOS 트랜지스터의 실효 유효 전자 질량 (mee) 과 PM0S 트랜지스터의 실효 유효 정공 질량 (mhe) 이 동일해지도록, n 채널 트랜지스터 영역 (14-n) 의 측면의 높이 (Hn) 와, p 채널·트랜지스터 영역 (14-p) 의 채널 영역 측면의 높이 (Hp) 를 소정의 값으로 하면 된 다.
여기서, NMOS 트랜지스터의 실효 유효 전자 질량 (mee) 과 PMOS 트랜지스터의 실효 유효 정공 질량 (mhe) 은 이하의 식 (1) 및 (2) 로 나타낼 수 있다.
mee=(me1-1×We/(2×He+We)+2×me2-1×He/(2×He+We))-1 (1)
mhe=(mh1-1×Wh/(2×Hh+Wh)+2×mh2-1×Hh/(2×Hh+Wh))-1 (2)
식 (1) 중에 있어서 me1 은 n 채널·트랜지스터 영역 (14-n) 의 채널 영역 상면의 전자의 유효 질량이며, me2 는 n 채널·트랜지스터 영역 (14-n) 의 채널 영역 측면의 전자의 유효 질량이다.
또한, 식 (2) 중에 있어서 mh1 은 p 채널·트랜지스터 영역 (14-p) 의 채널 영역 상면의 정공의 유효 질량이며, mh2 는 p 채널·트랜지스터 영역 (14-p) 의 채널 영역 측면의 정공의 유효 질량이다.
식 (1)(2) 중에 있어서의, me1, me2, 및 mh1, mh2 는 물리 상수로서 불변의 값이다.
NMOS 트랜지스터의 실효 유효 전자 질량 (mee) 과 PMOS 트랜지스터의 실효 유효 정공 질량 (mhe) 을 동일하게 함으로써, 양 트랜지스터 (100p, 100n) 의 채널 영역의 길이 (L) 가 45㎚ 이하인 경우에 양 트랜지스터 (100p, 100n) 의 채널 영역을 주행하는 정공과 전자의 속도가 일치한다. 왜냐하면, 양 트랜지스터 (100p, 100n) 의 채널 영역의 길이 (L) 가 45㎚ 이하에서는 Quasi-Ballistic 효과에 의한 전도 기구가 지배적이기 때문이다 (참고 문헌 1).
참고 문헌 1 : G. Gildenblat, J. Appl. Phys., Vol.91, pp.9883-9886, 2002.
Quasi-Ballistic 효과에 의한 전도 기구에 의해 정공과 전자가 양 트랜지스터 (100p, 100n) 의 채널 영역을 주행하고 있는 속도 VQB 는, 식 (3) 에 의해 계산할 수 있다.
VQB=2×kB×T/π/M (3)
식 (3) 에서의 kB 는 볼츠만 상수, T 는 절대 온도, M 은 주행 캐리어의 실효 유효 질량이다. 즉, 본 실시예 1 에 있어서는, NMOS 트랜지스터의 실효 유효 전자 질량 (mee) 혹은 PM0S 트랜지스터의 실효 유효 정공 질량 (mhe) 이다.
오옴의 법칙인 식 (4) 의 관계에 의해, 양 트랜지스터 (100p, 100n) 의 채널 영역의 길이 (L) 가 45㎚ 이하이며, NMOS 트랜지스터의 전자의 채널 영역 주행 속도와 PM0S 트랜지스터의 정공의 채널 영역 주행 속도를 일치시키면 단위 면적 당의 도전율 즉 양 트랜지스터 (100p, 100n) 의 상호 컨덕턴스가 일치한다. 즉, NMOS 트랜지스터의 실효 유효 전자 질량 (mee) 과 PMOS 트랜지스터의 실효 유효 정공 질량 (mhe) 을 일치시킴으로써 양 트랜지스터 (100n, 100p) 의 상호 컨덕턴스가 일치하여, 채널 면적 및 게이트 면적이 동일하고, 양 트랜지스터의 전류 구동 능력, 나아가서는 동작 속도를 거의 동일하게 할 수 있어, 풀밸런스된 CM0S 를 얻을 수 있다.
σ=q×N×V (4)
식 (4) 중에서, q 는 전자의 전하량, N 은 전하 밀도, V 는 전하의 주행 속 도이다. 트랜지스터의 경우에는, N 은 반전층 아래의 전하 밀도이며, V 는 NMOS 트랜지스터인 경우에는 전자의 주행 속도, PM0S 트랜지스터인 경우에는 정공의 주행 속도이다.
이와 같은 조건하에, 도 1 에 나타내는 실시예 1 에서는, 예를 들어, Wn 과 Wp 를 20㎚ 로 하고, Hn 과 Hp 를 60㎚ 로 하였다. 또한, 도시의 실시예 1 에서는, 채널 길이 (L) 를 양 트랜지스터 모두 32㎚ 로 하였다.
도 2 는 게이트 길이를 5000㎚ 에서 60㎚ 까지 변동시킨 경우의 NMOS 트랜지스터의 전자의 채널 영역 주행 속도와 PM0S 트랜지스터의 정공의 채널 영역 주행 속도를 도시한 것이다. 채널 영역의 길이가 45㎚ 이하에서는 상기 Quasi-Ballistic 효과에 의해 NMOS 트랜지스터의 전자의 채널 영역 주행 속도와 NMOS 트랜지스터의 정공의 채널 영역 주행 속도가 일치하고 있어 풀밸런스된 CM0S 를 얻을 수 있게 되어 있다.
도 3(a) 및 (b) 는, 각각, 도 12 의 종래예, 및 본 발명에 관련된 풀밸런스된 CMOS 로 3 단의 인버터 게이트를 구성하고, 제 1 단의 출력을 제 2 단의 입력에, 제 2 단의 출력을 제 3 단의 입력에 각각 접속하도록, 실제로 SOI 기판 상에 배치한 경우의 예이다. 도 3(b) 에 나타난 풀밸런스된 CMOS 를 SOI 기판 상에 배치할 때에 필요로 하는 소요 면적은, 도 12 의 종래예를 SOI 기판 상에 배치할 때에 필요로 하는 소요 면적의 절반으로 할 수 있어, 1 자리수 정도 고속화하는 것이 가능해진다.
본 발명의 실시예 1 에 관련된 반도체 장치에서는, 또한 p, n 양 트랜지스터 의 게이트의 치수·면적을 동일하게 함으로써, 양 트랜지스터의 게이트 용량 및 기생 용량이 동일하게 되어, 도 4 에 나타내는 바와 같이, 이들 트랜지스터로 구성 한 아날로그 스위치의 오프셋 잡음을 15㏈ 이나 저감할 수 있다. 여기서, 도 1(c) 에 나타낸 실시예 1 은, PMOS 트랜지스터 및 NMOS 트랜지스터의 쌍방이 반전형 (inversion type) 트랜지스터를 사용한 것이다.
기타 실시예
도 5(a), (b), 및, (c) 는 각각 제 2, 제 3 및 제 4 실시예에서, 제 1 실시예에 있어서의 도 1(c) 에 상당하는 방향의 단면도이다.
도 5(a) 는 n 채널·트랜지스터 (즉, NMOS 트랜지스터)(101n) 및 p 채널·트랜지스터 (즉, PM0S 트랜지스터)(101p) 가 모두 축적형 (accumulation type) 인 예이다.
또한, 도 5(b) 는 n 채널·트랜지스터 (즉, NMOS 트랜지스터)(102n) 가 accumulation 형이고 p 채널·트랜지스터 (PMOS 트랜지스터)(102p) 가 inversion 형인 예이다. 도 5(b) 의 구성은, 동일 도전형의 well (n 웰) 과 동일 도전형 (p+형) 의 게이트 전극에 의해 형성되므로 프로세스가 간단해지는 이점이 있고, 또한 Accumulation 모드의 n 채널·트랜지스터를 사용함으로써 CM0S 전체의 1/f 노이즈를 저감할 수 있다.
또한, 도 5(c) 는 n 채널·트랜지스터 (NMOS 트랜지스터)(103n) 가 inversion 형이고 p 채널·트랜지스터 (PMOS 트랜지스터)(103p) 가 accumulation 형인 예이다. 이 예의 것은, 동일 도전형의 well (p 웰) 과 동일 도전형 (n+ 형) 의 게이트 전극에 의해 형성되므로 프로세스가 간단해지는 이점이 있고, 또한, n+ 형의 폴리실리콘 게이트 전극만을 사용하므로, 박막화에 의한 보론의 확산 (보론은 게이트 산화막으로 확산되기 쉽고 그 때문에 캐리어의 계면 이동도가 열화된다는 현상이 생긴다) 을 방지할 수 있다. 후에 설명하는 바와 같이, accumulation 형 트랜지스터를 사용함으로써, inversion 형에 비해 전류 구동 능력이 커진다 (도 11) 는 이점도 있다.
여기서, 도 5 내지 도 11 을 참조하여, 도 5(a), (b) 의 n 채널·트랜지스터 (NMOS 트랜지스터)(101n, 102n) 를 예로 들어, 본 발명에 의한 accumulation 형 트랜지스터에 대하여 설명한다.
도 6(a) ∼ (d) 에는, accumulation 형 n 채널·트랜지스터 (NMOS 트랜지스터) 의 동작 원리가 나타나 있다. 먼저, 도 6(a) 에 나타내는 바와 같이, 게이트 전압 (Vg) 이 제로인 경우, 공핍층 (depletion-layer) 이 SOI 층의 전체에 퍼져 있다. 도 6(b) 에 나타내는 바와 같이, 게이트 전압 (Vg) 이 인가되면, 공핍층이 채널 상면까지 후퇴하여 벌크 전류 (Ibulk) 가 흐르기 시작한다. 계속해서, 게이트 전압이 증가하면, 도 6(c) 및 (d) 에 나타내는 바와 같이, 축적 전류 (Iacc) 도 흐르기 시작한다.
이 현상을 도 7(a) 및 (b) 를 이용하여 설명하면, SOI 구조를 취하고, 게이트 전극과 SOI 층의 일함수차로 발생하는 공핍층 폭을 SOI 층의 두께보다 커지도록 하면, 도 7(a) 에 나타내는 바와 같은 accumulation 구조로 노멀리 오프형 (normally off type) 의 M0S 트랜지스터가 가능해진다. 여기서, 도시와 같은 n 채널·트랜지스터에서는 p+ 폴리실리콘 (일함수 5.2eV) 을 게이트 전극에 이용하고, p 채널·트랜지스터에서는 n+ 폴리실리콘 (일함수 4.1eV) 을 게이트 전극에 사용함으로써 SOI 층과의 일함수차를 발생시킬 수 있다.
도 11 에 나타내는 바와 같이, 실리콘의 (110) 면 상에 accumulation 구조의 n 채널·트랜지스터를 형성함으로써, 실리콘 (100) 면 상에 구성한 통상의 n 채널·트랜지스터와 비교하여 동등한 전류 구동 능력을 실현할 수 있다. 또한, 실리콘의 (110) 면 상에 accumulation 구조의 p 채널·트랜지스터를 형성함으로써, 실리콘 (100) 면 상에 형성한 p 채널·트랜지스터와 비교하여 2.5 배의 전류 구동 능력을 실현할 수 있다.
또한, 도 8 에 나타내는 바와 같이, accumulation 모드에서는, 1/f 잡음도 저감된다.
본 발명의 accumulation 형 디바이스는 pn 접합 장벽에 의해 노멀리 오프를 실현하는 것이 아니라, 게이트 전극과 SOI 층의 일함수차, SOI 층의 두께, 드레인 전압, 소스·드레인 사이 거리를 최적화하여, 도 7(a) 에 나타내는 바와 같이, 게이트 전압이 0v 일 때에 소스·드레인 사이에 공핍층이 존재하여 배리어가 형성되도록 하면, 노멀리 오프가 된다.
도 7(b) 에 나타내는 바와 같이, 온일 때에는 채널은 축적층에 형성되므로, 통상적인 반전층을 형성하는 inversion 형의 M0S 트랜지스터에 비해 채널 영역의 수직 전계가 작아지기 때문에, 실효 이동도를 크게 할 수 있다. 이 때문에, SOI 층의 불순물 농도가 높아져도 이동도의 열화가 발생하지 않는다. 또한, 온일 때에는 축적층 뿐만 아니라 SOI 층 전체 (벌크부) 에도 전류가 흐르기 때문에, SOI 층의 불순물 농도가 높을수록 전류 구동 능력을 크게 할 수 있다.
통상적인 M0S 트랜지스터에서는, 미세화에 수반하여, 채널 영역의 불순물 농도를 높게 하면 채널 이동도가 열화되어 버리는 것에 비하면, 본 발명의 accumulation 형 디바이스는 미세화에는 매우 유리하다. 전류 구동 능력을 가능한 한 크게 하고, 미세화에 대하여 펀치 스루 내성을 갖게 하여 노멀리 오프를 실현하기 위해서는, accumulation 형 n 채널·트랜지스터에는 일함수가 가능한 한 큰 게이트 전극을, accumulation 형 p 채널·트랜지스터에는 일함수가 가능한 한 작은 게이트 전극을 사용하는 것이 바람직하다.
본 발명의 accumulation 형 디바이스는 이와 같이 게이트 전극 재료와 SOI 층의 일함수차를 크게 함으로써 SOI 층에 공핍층을 형성하고, 드레인 전극에 인가한 전압에 의한 채널 방향의 전계가 소스단에 영향을 미치지 않도록 하여 펀치 스루 내성을 갖게 한다. SOI 층의 두께가 두꺼울수록 전류 구동 능력이 커지지만, 일함수차에 의해 발생한 게이트로부터의 전계가 SOI 층의 하단 (저면) 에까지 영향을 미치기 어려워진다. 그래서, 일함수차를 크게 하는 것이 본 발명의 accumulation 형 디바이스에서 가장 중요한 요건이다.
도 9(a) 에 accumulation 형 n 채널·트랜지스터에 있어서, 게이트 전극의 일함수를 5.2eV 와 6.0eV 인 것을 사용하였을 때에 허용되는 (노멀리 오프가 됨) SOI 층의 두께를 나타낸다. 게이트 절연막은 EOT 에서 0.5㎚ 와 1.0㎚ 인 경우를 나타내고 있다. 노멀리 오프로 하는 데 허용되는 각 미세화 세대 (게이트 길이) 에서의 SOI 층의 두께는 일함수가 커질수록 두꺼워지고, 22㎚ 세대에서는, 5.2eV 와 6.0eV 에서는 약 2 배의 두께가 된다.
도 9(b) 에는 일함수 5.2eV 와 6.0eV 의 게이트 전극을 사용한 경우의 밴드도를 나타낸다 (절연막 두께 1㎚). 이 도면에 나타내는 바와 같이, 일함수가 커지면 SOI 층을 두껍게 할 수 있어 전류 구동 능력이 증대된다.
도 10 에, 공핍층 두께와 기판 불순물 농도의 상관도를 나타낸다. 이 도면을 참조하면, 본 발명의 accumulation 형 n 채널·트랜지스터 (102n, 103n) 에서, 게이트 전극 (16) 을 P+ 다결정 실리콘으로 형성하면, 그 일함수는 대략 5.15eV 이고, 기판의 1017cm- 3 의 n 형 실리콘층 (14n) 의 일함수는 대략 4.25eV 이므로, 대략 0.9eV 의 일함수차가 발생한다. 이 때의 공핍층 두께는 약 90㎚ 정도이므로, Hn, Hp 를 60㎚ 및 Wn 과 Wp 를 20㎚ 로 해도 완전히 공핍화되어 있다. 여기서, 기판 불순물 농도와 SOI 막두께는 SOI 막두께가 공핍층 두께보다 얇은 범위에서 선택하는 것이 가능하다. 또한, 게이트 전극 재료는 일함수차를 고려하여, SOI 층이 완전 공핍화되는 것이면, 다결정 실리콘이 아니라, W, Pt, Ni, Ge, Ru 및 그 실리사이드를 사용할 수 있다.
본 발명의 CM0S 구조에 있어서는, S0I 층으로서 바람직하게는 (100) 면으로 부터 ±10˚ 이내에서 경사시킨 면방위로 하고, accumulation 형 트랜지스터에서는 SOI 층의 두께는 게이트 전극과 SOI 층의 일함수차에 의한 공핍층의 두께보다 얇은 구조로 한다. 이들 구조로 함으로써, 전류 구동 능력을 향상시키고, NMOS 트랜지스터와 PMOS 트랜지스터가 거의 동일한 전류 구동 능력을 갖도록 밸런스시킨다. 또한, NMOS 트랜지스터와 PM0S 트랜지스터를 동일한 반도체 기판에 구성함으로써 절연 분리의 면적분을 작게 할 수 있다는 이점도 있다. 이와 같이, NMOS 트랜지스터와 PMOS 트랜지스터가 거의 동일한 전류 구동 능력을 갖도록 밸런스시킴으로써, 집적도를 높게 할 수 있는 반도체 장치가 얻어진다.
상기에서 설명한 도 5 ∼ 도 11 의 설명에서는, SOI 층에 형성된 accumulation 형 트랜지스터에 대하여 설명했지만, 도 1 과 같이 np 의 양방의 트랜지스터가 inversion 형 트랜지스터인 경우, SOI 층에 형성할 필요는 없고, 직접 실리콘 기판 상에 형성되어도 된다. 즉, 실리콘 기판 표면을 에칭하여 양 트랜지스터층을 형성해도 되고, 실리콘 기판 상에 원하는 반도체층을 형성하고, 그 반도체층을 에칭하여 양 트랜지스터층을 형성해도 된다.
또한, 실시예에서는, 각 트랜지스터 영역의 표면을 (100) 면으로 하고, 측면을 (110) 으로 한 경우에 대하여 설명했지만, 본 발명은 전혀 이것에 한정되는 것이 아니며, 표면을 (100) 면으로부터 ±10˚ 이내의 면으로 해도 되고, 측면을 (110) 면으로부터 ±10˚ 이내의 면으로 해도 되며, 표면을 (110) 면 또는 (110) 면으로부터 ±10˚ 이내의 면으로 하고, 측면을 (100) 면 또는 (100) 면으로부터 ±10˚ 이내의 면으로 한 경우에도 동일하게 적용할 수 있다. 이 경우, 각 트 랜지스터 영역의 폭이 커져 평면 면적이 커진다.
본 발명의 반도체 장치의 게이트 절연막은 마이크로파 여기에 의한 고밀도 플라즈마 장치를 이용하여 라디칼 산화, 라디칼 질화, 또는 라디칼 산질화에 의해 형성하는 것이 바람직함을, 도 13 및 도 14 를 이용하여 설명한다. 도 13 은 열산화에 의해 게이트 절연막을 형성한 경우와 라디칼 산화에 의해 게이트 절연막을 형성한 경우의, 채널 방위에 의한 S 팩터를 나타내는 그래프이다. 디바이스로서는 도 14(a) 에 나타내는 바와 같은, Accumulation 모드의 삼차원 p 채널 MOS 트랜지스터를 10 개 이용하여 측정하였다. 채널 영역의 표면은 (100) 면이고, 그 방위는 <110> 방향이다. 채널 영역의 스펙은 도 13 에 기재된 바와 같다. 채널 영역의 표면의 결정면이 (100) 면이고 그 결정 방위가 <110> 방향일 때, 채널 영역의 측면에 그것과 동일한 결정면이 나타나므로, 이 경우의 채널 영역 측면의 결정면은 (110) 면이다. 도 14(b) 에 나타내는 바와 같이 채널 표면의 방위를 <110> 방향으로부터 45˚회전시키면 방위는 <100> 방향이 된다. 이와 같이 하여 180˚ 회전했을 때의, 15˚ 마다의 S 팩터가 도 13 에 나타나 있다. S 팩터란, 드레인 전류를 10 배로 하기 위하여 필요한 게이트 전압을 나타내는 것으로, 작을수록 좋은 것이지만, 이론치는 60mV/dec 이다. 도 13 에 나타내는 바와 같이, 열산화 (900℃ dry 분위기) 로 게이트 절연막을 형성하면 80 ∼ 100mV/dec 로 이론치의 1.3 배 ∼ 1.7 배가 되고, 또한 결정면의 방위에 의한 편차도 크지만, 라디칼 산화 (Kr 과 산소의 플라즈마로 400℃ 에서 산화) 에서는 64 ∼ 69mV/dec 로 이론치의 1.06 배 ∼ 1.15 배에 불과하여, 종래의 열산화막에 비해 압도적으로 우 수함을 알 수 있다. 라디칼 질화 및 라디칼 산질화로 게이트 절연막을 형성한 경우에도 동일함을 확인하였다.
이상 본 발명을 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경이 가능함은 말할 필요도 없다. 예를 들어, 본 발명은 인버터 회로로서 논리 회로에 적용 가능할 뿐만 아니라, 다른 전자 회로에도 적용할 수 있다.

Claims (33)

  1. 상이한 도전형 트랜지스터를 적어도 1 쌍 갖는 회로를 구비한 반도체 장치에 있어서,
    SOI 기판 상에 형성한 제 1 반도체층과 그 표면의 적어도 일부를 덮는 제 1 게이트 절연막을 이용하여 n 채널·트랜지스터를 형성함과 함께, 상기 SOI 기판 상에 형성한 제 2 반도체층과 그 표면의 적어도 일부를 덮는 제 2 게이트 절연막을 이용하여 p 채널·트랜지스터를 형성하고,
    상기 제 1 반도체층의 채널을 형성하는 제 1 영역의 표면이 (100) 면 또는 (100) 면으로부터 ±10˚ 이내의 면을 갖도록 함과 함께 상기 제 1 반도체층의 측면에 있어서 채널을 형성하는 제 2 영역의 표면을 (100) 면으로부터 ±10˚ 이내의 면보다 전자의 이동도가 작은 하나 또는 복수의 면을 갖도록 하고,
    상기 제 2 반도체층의 채널을 형성하는 제 1 영역의 표면이 (100) 면 또는 (100) 면으로부터 ±10˚ 이내의 면을 갖도록 함과 함께, 상기 제 2 반도체층의 측면에 있어서 채널을 형성하는 제 2 영역의 표면을 (100) 면으로부터 ±10˚ 이내의 면보다 정공의 이동도가 큰 하나 또는 복수의 면을 갖도록 하고,
    상기 제 1 및 제 2 반도체층에 있어서의 상기 제 1 영역의 표면의 면적과 상기 제 2 영역의 표면의 면적의 합이 서로 실질적으로 동일하거나 동등해지고 또한 상기 n 채널·트랜지스터와 상기 p 채널·트랜지스터의 동작 속도가 실질적으로 동일하거나 동등해지도록, 상기 제 1 영역의 표면의 폭과 길이 및 높이, 상기 제 2 영역의 표면의 폭과 길이 및 높이를 정한 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 n 채널·트랜지스터와 상기 p 채널·트랜지스터는 모두 normally off 이고, 또한 상기 n 채널·트랜지스터를 inversion 형 또는 accumulation 형으로 하고, 상기 p 채널·트랜지스터를 inversion 형 또는 accumulation 형으로 한 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 n 채널·트랜지스터와 상기 p 채널·트랜지스터를 모두 inversion 형으로 한 것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 n 채널·트랜지스터와 상기 p 채널·트랜지스터를 모두 accumulation 형으로 한 것을 특징으로 하는 반도체 장치.
  5. 제 2 항에 있어서,
    상기 n 채널·트랜지스터를 inversion 형으로 하고, 상기 p 채널·트랜지스터를 accumulation 형으로 한 것을 특징으로 하는 반도체 장치.
  6. 제 2 항에 있어서,
    상기 n 채널·트랜지스터를 accumulation 형으로 하고, 상기 p 채널·트랜지스터를 inversion 형으로 한 것을 특징으로 하는 반도체 장치.
  7. 제 4 항 또는 제 5 항에 있어서,
    상기 제 2 게이트 절연막 상에 형성되는 제 2 게이트 전극과 상기 제 2 반도체층과의 일함수차에 의해 상기 제 2 반도체층에 형성되는 공핍층의 두께가 상기 제 2 반도체층의 막두께보다 커지도록 상기 제 2 게이트 전극의 재료 및 상기 제 2 반도체층의 불순물 농도를 선택하는 것을 특징으로 하는 반도체 장치.
  8. 제 4 항 또는 제 6 항에 있어서,
    상기 제 1 게이트 절연막 상에 형성되는 제 1 게이트 전극과 상기 제 1 반도체층과의 일함수차에 의해 상기 제 1 반도체층에 형성되는 공핍층의 두께가 상기 제 1 반도체층의 막두께보다 커지도록 상기 제 1 게이트 전극의 재료 및 상기 제 1 반도체층의 불순물 농도를 선택하는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 게이트 절연막이 마이크로파 여기의 플라즈마로 형성된 SiO2, Si3N4 및 금속 실리콘 합금의 산화막, 금속 실리콘 합금의 질화막을 적어도 1 종류 함유하는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 및 제 2 게이트 절연막이 600℃ 이하의 온도에서 형성된 것을 특징으로 하는 반도체 장치.
  11. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    채널 길이를 구성하는 상기 제 1 영역의 표면의 길이, 상기 제 2 영역의 표면의 길이를 상기 n 채널·트랜지스터 및 상기 p 채널·트랜지스터에 있어서, 모두 서로 동일하도록 정한 것을 특징으로 하는 반도체 장치.
  12. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 n 채널·트랜지스터 및 상기 p 채널·트랜지스터에 있어서의 상기 제 1 영역의 표면의 길이는 항상 상기 제 1 영역의 표면의 폭보다 1.5 배 이상 긴 것을 특징으로 하는 반도체 장치.
  13. 상이한 도전형의 트랜지스터를 적어도 1 쌍 갖는 회로를 구비한 반도체 장치에 있어서,
    SOI 기판 상에 형성한 제 1 반도체층과 그 표면의 적어도 일부를 덮는 제 1 게이트 절연막을 이용하여 일 도전형의 트랜지스터를 형성함과 함께 상기 SOI 기판 상에 형성한 제 2 반도체층과 그 표면의 적어도 일부를 덮는 제 2 게이트 절연막을 이용하여 다른 도전형의 트랜지스터를 형성하고,
    상기 제 1 반도체층의 채널을 형성하는 제 1 영역의 표면을 제 1 결정면을 갖도록 함과 함께 상기 제 1 영역의 표면과 교차하는 면에 형성된 상기 제 1 반도체층의 측면에 있어서 채널을 형성하는 제 2 영역의 표면을 상기 제 1 결정면과는 상이하고 또한 캐리어의 이동도도 상이한 제 2 결정면을 갖도록 하고,
    상기 제 2 반도체층의 채널을 형성하는 제 1 영역의 표면을 제 1 결정면을 갖도록 함과 함께 상기 제 1 영역의 표면과 교차하는 면에 형성된 상기 제 2 반도체층의 측면에 있어서 채널을 형성하는 제 2 영역의 표면을 상기 제 1 결정면과는 상이하고 또한 캐리어의 이동도도 상이한 제 2 결정면을 갖도록 하고,
    상기 제 1 반도체층의 채널을 형성하는 제 1 영역의 표면에 있어서의 전자의 유효 질량을 me1, 상기 제 2 영역의 표면에 있어서의 전자의 유효 질량을 me2 로 하고,
    상기 제 2 반도체층의 채널을 형성하는 제 1 영역의 표면에 있어서의 정공의 유효 질량을 mh1, 상기 제 2 영역의 표면에 있어서의 정공의 유효 질량을 mh2 로 하고,
    상기 제 1 반도체층의 채널을 형성하는 제 1 영역의 표면의 폭을 We 로 하고, 상기 제 1 반도체층의 채널을 형성하는 제 2 영역의 표면의 폭을 He 로 하고,
    상기 제 2 반도체층의 채널을 형성하는 제 1 영역의 표면의 폭을 Wh 로 하고, 상기 제 2 반도체층의 채널을 형성하는 제 2 영역의 표면의 폭을 Hh 로 하고,
    상기 제 1 반도체층의 채널을 형성하는 제 1 영역의 표면의 길이를 L1 로 하고, 상기 제 2 반도체층의 채널을 형성하는 제 1 영역의 표면의 길이를 L2 로 하고,
    L1, We, L2, Wh 를 소정의 값으로 했을 때의 상기 제 1 반도체층의 전자의 실효 유효 질량 (mee) 및 상기 제 1 반도체층의 정공의 실효 유효 질량 (mhe) 은, 각각,
    mee=(me1-1×We/(2×He+We)+2×me2-1×He/(2×He+We))-1
    mhe=(mh1-1×Wh/(2×Hh+Wh)+2×mh2-1×Hh/(2×Hh+Wh))-1
    로 표시되고,
    mee=mhe 가 성립하고, 또한 We=Wh 및 He=Hh 를 만족하도록 He 및 Hh 를 정함으로써,
    상기 일 도전형의 트랜지스터와 상기 다른 도전형의 트랜지스터를 채널 영역의 면적을 서로 실질적으로 동일하거나 동등하게 하고 또한 동작 속도를 서로 실질적으로 동일하거나 동등해지도록 한 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 L1 과 상기 L2 를 동일하게 함으로써,
    We=Wh 를 실질적으로 만족하고, 또한,
    상기 제 1 영역의 표면의 길이를 상기 제 1 영역의 표면의 폭보다 1.5 배 이 상 길게 함으로써 1.5×L1>We 및 1.5×L2>Wh 를 만족하도록 We 와 Wh 를 소정의 값으로 하여, mee=mhe 를 만족하고, 또한 He=Hh 를 만족하도록 잔여의 He 및 Hh 를 정하는 것을 특징으로 하는 반도체 장치.
  15. 상이한 도전형 트랜지스터를 적어도 1 쌍 갖는 회로를 구비한 반도체 장치에 있어서,
    표면 및 측면을 구비한 일 도전형의 제 1 반도체층과, 상기 제 1 반도체층의 적어도 표면의 일부를 덮는 제 1 게이트 절연막을 포함하는 일 도전형의 제 1 트랜지스터와;
    표면 및 측면을 구비하고, 제 1 반도체층과는 도전형이 상이한 제 2 반도체층과, 그 표면의 적어도 일부를 덮는 제 2 게이트 절연막을 포함하는 다른 도전형의 제 2 트랜지스터를 구비하고,
    상기 제 1 트랜지스터의 상기 제 1 반도체층의 채널을 형성하는 영역의 길이, 폭 및 높이는 상기 제 2 트랜지스터의 상기 제 2 반도체층의 채널을 형성하는 영역의 길이, 폭 및 높이와 각각 실질적으로 동일한 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 1 및 제 2 트랜지스터는 서로 실질적으로 동일한 캐리어 속도를 갖고 있는 것을 특징으로 하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제 1 및 제 2 트랜지스터의 게이트 영역의 길이는 45㎚ 이하의 길이를 갖고 있는 것을 특징으로 하는 반도체 장치.
  18. 제 15 항에 있어서,
    상기 제 1 및 제 2 반도체층의 적어도 일방은 SOI 층인 것을 특징으로 하는 반도체 장치.
  19. 제 15 항에 있어서,
    상기 제 1 및 제 2 트랜지스터의 채널은 상기 제 1 및 제 2 반도체층의 미리 정해진 제 1 결정면을 갖는 표면과, 당해 제 1 결정면과는 상이한 제 2 결정면을 갖는 측면에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  20. 제 19 항에 있어서,
    상기 제 1 결정면은 (100) 면 또는 (100) 면으로부터 ±10˚ 이내의 면이고, 상기 제 2 결정면은 (110) 면 또는 (110) 면으로부터 ±10˚ 이내의 면인 것을 특징으로 하는 반도체 장치.
  21. 제 19 항에 있어서,
    상기 제 1 결정면은 (110) 면 또는 (110) 면으로부터 ±10˚ 이내의 면이고, 상기 제 2 결정면은 (100) 면 또는 (100) 면으로부터 ±10˚ 이내의 면인 것을 특징으로 하는 반도체 장치.
  22. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 반도체층의 상기 제 1 영역의 표면의 폭과 길이를 상기 제 2 반도체층의 상기 제 1 영역의 표면의 폭과 길이와 각각 실질적으로 동일하게 하고, 상기 제 1 반도체층의 상기 제 2 영역의 표면의 높이와 길이를 상기 제 2 반도체층의 상기 제 2 영역의 표면의 높이와 길이와 각각 실질적으로 동일하게 한 것을 특징으로 하는 반도체 장치.
  23. 제 22 항에 있어서,
    상기 제 1 반도체층의 상기 제 1 영역의 길이, 상기 제 2 반도체층의 상기 제 1 영역의 길이, 상기 제 1 반도체층의 상기 제 2 영역의 길이, 및 상기 제 2 반도체층의 상기 제 2 영역의 길이가 45㎚ 이하인 것을 특징으로 하는 반도체 장치.
  24. 제 1 도전형 채널의 트랜지스터 및 제 1 도전형과는 상이한 제 2 도전형 채널의 트랜지스터를 적어도 1 쌍 갖는 회로를 구비한 반도체 장치에 있어서,
    SOI 기판 상에 형성한 제 1 반도체층과 그 표면의 적어도 일부를 덮는 제 1 게이트 절연막과 제 1 게이트 절연막을 덮는 제 1 게이트 전극을 갖는 상기 제 1 도전형 채널의 트랜지스터와, 상기 SOI 기판 상에 형성한 제 2 반도체층과 그 표면의 적어도 일부를 덮는 제 2 게이트 절연막과 제 2 게이트 절연막을 덮는 제 2 게이트 전극을 갖는 상기 제 2 도전형 채널의 트랜지스터를 포함하고,
    상기 제 1 반도체층의 채널이 형성되는 제 1 영역은 상기 제 1 반도체층의 표면을 이루는 제 1 면과 상기 제 1 면과 소정의 각도를 이루는 1 또는 복수의 제 2 면으로 구성되고, 상기 제 1 도전형 채널의 트랜지스터의 캐리어의 이동도가 상기 제 2 면에 있어서는 상기 제 1 면에 있어서보다 작고,
    상기 제 2 반도체층의 채널이 형성되는 제 2 영역은 상기 제 2 반도체층의 표면을 이루는 제 1 면과 상기 제 1 면과 소정의 각도를 이루는 1 또는 복수의 제 2 면으로 구성되고, 상기 제 2 도전형 채널의 트랜지스터의 캐리어의 이동도가 상기 제 2 면에 있어서는 상기 제 1 면에 있어서보다 크고,
    상기 제 1 반도체층에 있어서의 상기 제 1 영역의 상기 제 1 면의 면적과 상기 제 2 면의 면적의 합이, 상기 제 2 반도체층에 있어서의 상기 제 2 영역의 상기 제 1 면의 면적과 상기 제 2 면의 면적의 합과 실질적으로 동일하고, 또한 상기 제 1 도전형 채널의 트랜지스터와 상기 제 2 도전형 채널의 트랜지스터의 동작 속도가 실질적으로 동일하거나 동등해지도록, 상기 제 1 영역의 표면의 폭과 길이 및 높이, 상기 제 2 영역의 표면의 폭과 길이 및 높이가 설정된 것을 특징으로 하는 반도체 장치.
  25. 제 24 항에 있어서,
    상기 제 1 도전형 채널의 트랜지스터는 NMOS 트랜지스터이고, 상기 제 2 도전형 채널의 트랜지스터는 PMOS 트랜지스터이고, 상기 제 1 반도체층 및 제 2 반도체층의 상기 제 1 면은 실리콘의 (100) 면 또는 (100) 면으로부터 ±10˚ 이내의 면을 가짐과 함께, 상기 제 2 면은 실리콘의 (110) 면 또는 (110) 면으로부터 ±10˚ 이내의 면인 것을 특징으로 하는 반도체 장치.
  26. 제 24 항에 있어서,
    상기 제 1 반도체층 및 제 2 반도체층의 상기 제 1 면은 실리콘의 (110) 면 또는 (110) 면으로부터 ±10˚ 이내의 면을 가짐과 함께, 상기 제 2 면은 실리콘의 (100) 면 또는 (100) 면으로부터 ±10˚ 이내의 면이고, 상기 제 1 도전형 채널의 트랜지스터는 PM0S 트랜지스터이고, 상기 제 2 도전형 채널의 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
  27. 제 24 항에 있어서,
    상기 제 1 도전형 채널의 트랜지스터 및 상기 제 2 도전형 채널의 트랜지스터는 모두 반전형인 것을 특징으로 하는 반도체 장치.
  28. 제 24 항에 있어서,
    상기 제 1 도전형 채널의 트랜지스터 및 상기 제 2 도전형 채널의 트랜지스터는 모두 축적형인 것을 특징으로 하는 반도체 장치.
  29. 제 24 항에 있어서,
    상기 제 1 도전형 채널의 트랜지스터는 반전형, 상기 제 2 도전형 채널의 트랜지스터는 축적형인 것을 특징으로 하는 반도체 장치.
  30. 제 24 항에 있어서,
    상기 제 2 게이트 절연막 상에 형성되는 제 2 게이트 전극과 상기 제 2 반도체층의 일함수차에 의해 상기 제 2 반도체층에 형성되는 공핍층의 두께가 상기 제 2 반도체층의 막두께보다 커지도록 상기 제 2 게이트 전극의 재료 및 상기 제 2 반도체층의 불순물 농도를 선택하는 것을 특징으로 하는 반도체 장치.
  31. 제 24 항에 있어서,
    상기 제 1 게이트 절연막 상에 형성되는 제 1 게이트 전극과 상기 제 1 반도체층과의 일함수차에 의해 상기 제 1 반도체층에 형성되는 공핍층의 두께가 상기 제 1 반도체층의 막두께보다 커지도록 상기 제 1 게이트 전극의 재료 및 상기 제 1 반도체층의 불순물 농도를 선택하는 것을 특징으로 하는 반도체 장치.
  32. 제 24 항에 있어서,
    상기 제 1 도전형 채널의 트랜지스터 및 상기 제 2 도전형 채널의 트랜지스터는 각각의 트랜지스터의 채널 길이를 구성하는 상기 제 1 영역 및 상기 제 2 영 역의 표면의 길이를 서로 동일하게 설정한 것을 특징으로 하는 반도체 장치.
  33. 제 24 항에 있어서,
    상기 제 1 도전형 채널의 트랜지스터 및 상기 제 2 도전형 채널의 트랜지스터는 각각의 트랜지스터의 채널 길이를 구성하는 상기 제 1 영역 및 상기 제 2 영역의 표면의 길이가 각각 상기 제 1 영역 및 상기 제 2 영역의 표면의 폭보다 1.5 배 이상 긴 것을 특징으로 하는 반도체 장치.
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