KR980012115A - 분리된 게이트 옥사이드를 가지는 고집적 cmos 회로 및 그 제조 방법 - Google Patents

분리된 게이트 옥사이드를 가지는 고집적 cmos 회로 및 그 제조 방법 Download PDF

Info

Publication number
KR980012115A
KR980012115A KR1019970032307A KR19970032307A KR980012115A KR 980012115 A KR980012115 A KR 980012115A KR 1019970032307 A KR1019970032307 A KR 1019970032307A KR 19970032307 A KR19970032307 A KR 19970032307A KR 980012115 A KR980012115 A KR 980012115A
Authority
KR
South Korea
Prior art keywords
region
pmos
nmos
forming
oxide
Prior art date
Application number
KR1019970032307A
Other languages
English (en)
Inventor
로버트 씨. 바우만
Original Assignee
윌리엄 비. 켐플러
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌리엄 비. 켐플러, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 윌리엄 비. 켐플러
Publication of KR980012115A publication Critical patent/KR980012115A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

CMOS 디바이스를 제조하는 방법은 제1도전형의 PMOS 영역(60)을 형성하는 단계와; 상기 PMOS 영역(60)에 인접하는 제2도전형의 NMOS 영역(62)를 형성하는 단계와; 상기 NMOS 영역 상부에서 보다 상기 PMOS 영역 상부에서 더 얇은 절연층(64, 66)을 상기 PMOS 영역(60)과 NMOS 영역(62)상에 형성하는 단계와; 상기 절연층(64, 66)상에 공통 게이트(48)을 형성하는 단계와; 상기 PMOS 영역(60)내에 상기 공통 게이트(48)와 정렬된 제2도전형의 PMOS 소오스/드레인 영역들(40, 42)을 형성하는 단계와; 상기 NMOS 영역(62)내에 상기 공통 게이트(48)와 정렬된 제1 도전형의 NMOS 소오스/드레인 영역들(44, 46)을 형성하는 단계를 포함한다.

Description

분리된 게이트 옥사이드를 가지는 고집적 CMOS 회로 및 그 제조 방법
본 발명은 통상적으로 전자 반도체 장치에 관한 것이다. 특히, 본 발명은 분리된 게이트 옥사이드(split gate oxide)를 가지는 CMOS 트랜지스터에 관한 것이다.
오늘날의 전자 소자가 사용되는 대부분의 장치는 CMOS(complementary metal oxide semiconductor)에 기초한다. 모든 디지탈 CMOS 회로의 베이스 빌딩 블럭(base building block)은 인버터를 형성하기 위하여 PMOS 및 NMOS 트랜지스터를 결합한다. CMOS 회로는 NMOS 및 PMOS 트랜지스터의 상보 동작으로 입력되는 신호를 반전한다. 모든 CMOS 회로에서의 한가지 문제점은 PMOS의 구동 능력이 동일 기하학의 NMOS 장치의 것보다 몇 배 낮다는 사실이다. 이 효과는 PMOS 디바이스내의 다수의 캐리어가 전자보다 낮은 이동도를 가지는 호울이라는 사실 때문이다.
PMOS 및 NMOS 구동 전류의 불균형에 대한 가장 공통된 해결은 주어진 게이트 전압에 대해 더 큰 전류를 허용하기 위하여 더 넓은 게이트를 가진 PMOS 디바이스를 설계하는 것이다. 이 간단한 해결은 NMOS 및 PMOS 특성의 균형점을 허용하지만 실리콘 면적을 희생하여야 한다. 전형적인 수행에 있어서, 균형잡힌 CMOS 배열은 도 1의 종래 디바이스에서 처럼, NMOS 디바이스의 것보다 2배 내지 3배 더 큰 게이트 폭을 가지는 PMOS일 수 있다.
도 1에 나타난 종래의 CMOS 인버터 레이아웃을 PMOS 트랜지스터에 대한 소오스 및 드레인 영역들(20, 22), NMOS 트랜지스터에 대한 소오스 및 드레인 영역들(24, 26), 공통 게이트(28), 도전 라인들(30, 32, 34), 입력전압 Vin, 출력전압 Vout, 및 기준전압 Vhigh, Vlow를 포함한다. NMOS 및 PMOS의 공통 게이트(28)는 입력으로서 제공된다. NMOS의 소오스(24)와 PMOS의 드레인(22)은 인버터 출력으로서 제공되는 도전 라인(30)에 의해 공통으로 연결된다. 결국, 도전 라인(32)은 PMOS 트랜지스터의 소오스(20)를 기준전압 Vhigh에 연결하고, 도전 라인(34)는 NMOS 트랜지스터의 드레인(26)을 기준전압 Vlow에 연결한다. 도 1의 종래 디바이스에 있어서, PMOS의 폭 Wp은 NMOS의 폭 Wn의 약 2.5배이다.
본 발명의 목적은 칩 면적을 감소시킬 수 있는 CMOS 디바이스 및 그 제조 방법을 제공함에 있다.
일반적으로, 본 발명의 일 형태에 있어서, CMOS 디바이스를 제조하는 방법은 제1도전형의 PMOS 영역을 형성하는 단계와; 상기 PMOS 영역에 인접하는 제2도전형의 NMOS 영역을 형성하는 단계와; 상기 NMOS 영역 상부에서 보다 상기 PMOS 영역 상부에서 더 얇은 절연층을 상기 PMOS 영역과 NMOS 영역상에 형성하는 단계와; 상기 절연층상에 공통 게이트를 형성하는 단계와; 상기 PMOS 영역내에 상기 공통 게이트와 정렬된 제2 도전형의 PMOS 소오스/드레인 영역들을 형성하는 단계와; 상기 NMOS 영역내에 상기 공통 게이트와 정렬된 제1 도전형의 NMOS 소오스/드레인 영역들을 형성하는 단계를 포함한다.
제1도는 종래의 CMOS 디바이스의 평면도.
제2도는 바람직한 실시예에 따른 분리된 게이트 옥사이드를 가지는 CMOS 디바이스의 평면도.
제3도는 제2도의 디바이스의 단면도.
제4도 및 제5도는 제3도의 디바이스의 제조 과정을 두 단계로 나타낸 단면도.
제6도는 PMOS 디바이스의 소오스/드레인 영역들을 나타낸 도 2의 디바이스의 단면도.
제7도는 NMOS 디바이스의 소오스/드레인 영역들을 나타낸 도 2의 디바이스의 단면도.
* 도면의 주요부분에 대한 부호의 설명
20, 40 : PMOS 트랜지스터의 소오스 22, 42 : PMOS 트랜지스터의 드레인
24, 44 : NMOS 트랜지스터의 소오스 26, 46 : NMOS 트랜지스터의 드레인
30, 32, 50, 52, 54 : 도전 라인 48 : 공통 게이트
60 : N형 PMOS 영역 62 : P형 NMOS 영역
64, 66 : 절연층
다른 도면에서 대응되는 일련번호 및 부호들은 다른 방법으로 나타내지 않는한 대응되는 부분을 나타낸다.
PMOS 및 NMOS 트랜지스터들에 대한 두개의 다른 게이트 옥사이드(절연체) 두께를 사용함에 의해, 크게 감소된 셀 사이즈가 CMOS 디바이스에 적용되었다. 이러한 접근을 NMOS 및 PMOS 전계 효과 트랜지스터들의 구동 전류가 Td는 구동 전류를, W는 게이트 폭을, d는 게이트 절연체 두께를 나타내는 경우에 Id = W·C1 = W·(ε1/d)의 함수이기 때문에 가능하다. 전술한 방정식에 나타난 것 처럼, 구동 전류는 게이트 폭의 증가와 게이트 두께의 감소에 따라 선형적으로 증가한다. PMOS 게이트 옥사이드가 더 얇게 되는 것을 허용할 수 있는 공정은 PMOS 게이트 폭을 증가시키는 설계에서 처럼 구동 전류를 증가시키는 유사한 효과를 가진다. 게이트 절연체 두께를 제어함에 의해, PMOS 및 NMOS 디바이스에 대해 이상적인 게이트 폭을 가지는 인버터 회로의 레이아웃은 도 2에 나타난 것 처럼 제공된다. 이 레이아웃은 NMOS 트랜지스터의 게이트 절연체에 비해 거의 절반 두께인 게이트 절연체를 가지는 PMOS에 의해 달성된다.
도 2는 바람직한 실시예에 따른 분리된 게이트 옥사이드를 가지는 CMOS 디바이스의 평면도이다. 도 2의 디바이스는 PMOS 트랜지스터에 대한 소오스 및 드레인 영역들(40, 42), NMOS 트랜지스터에 대한 소오스 및 드레인 영역들(44, 46), PMOS 게이트와 NMOS 게이트로서 제공되는 공통 게이트(48), 도전 라인들(50, 52, 54), 입력 전압 Vin, 출력 전압 Vout, 및 기준 전압 Vhigh, Vlow를 포함한다. NMOS 및 PMOS의 공통 게이트(48)은 입력으로서 제공된다. NMOS의 소오스(44)와 PMOS의 드레인(42)는 인버터 출력으로 제공되는 도전 라인(50)에 의해 공통으로 연결된다. 도전 라인(52)는 PMOS 트랜지스터의 소오스(40)를 기준전압 Vhigh에연결하고, 도전 라인(54)는 NMOS 트랜지스터의 드레인(46)을 기준 전압 Vlow에 연결한다. 도 2의 바람직한 실시예에 있어서, PMOS 및 NMOS는 동일 폭 W를 가진다.
도 3은 도 2의 디바이스의 단면도이다. 도 3은 공통 게이트(48), N형 PMOS 영역(60), P형 NMOS 영역(62), PMOS 옥사이드 영역(64; PMOS 절연체), NMOS 옥사이드 영역(66; NMOS 절연체), PMOS 옥사이드 두께 DP, 및 NMOS 옥사이드 두께 DN의 약 절반이다. 도 4 및 도 5는 도 3의 디바이스의 제조 공정을 두 단계로 나타낸 도면이다.
분리된 게이트 옥사이드를 생성하기 위한 단순한 방법은 질소 같은 물질로 산화하기 전에 PMOS 게이트 표면에 주입(implant)하거나 표면 처리하는 것이다. 질소는 표면 반응비를 바꿈에 의해 옥사이드의 성장을 억제한다. 따라서, PMOS 게이트 실리콘에 질소를 유입하는 공정은 PMOS 게이트 옥사이드가 동일한 산화 공정에 대해 NMOS 트랜지스터 부분들 보다 더 얇게 되는 것을 보장하는 바람직한 방법이다. B. Doyle et al., "Simultaneous Growth of Different Thickness Gate Oxide in Silicon CMOS Processing" IEEE Elec. Dev. Lett., V16.7, 1995는 게이트 옥사이드상의 주입을 개시하고, 주입된 질소는 적어도 두가지 요인에 의해 성장비를 억누룰수 있다고 보고한다. 질소 주입의 사용은 또한 여분의 공정 단계와 다른 분리된 게이트 기술의 네가티브 수율 임펙트(negative yield impact)를 피한다.
도 4 및 도 5를 참조하면, 도 3의 바람직한 실시예를 형성하는 방법이 상세하게 설명될 것이다. 도 4는 P형 PMOS 영역(60)과 N형 NMOS 영역(62)를 나타낸다. 표면은 패턴되고, 질소는 질소 주입 영역(70)을 형성하기 위한 열처리(anneal)에 의해 도 4에서 처럼 주입된다. 다음으로, 옥사이드 영역들(64, 66)이 도 5에서 처럼 성장된다. 그리고나서, 에피텍셜층(48, 공통 게이트)은 도 3에 나타난 것 처럼, 옥사이드 영역들(64, 66)상에 형성된다.
도 6 및 도 7에 나타난 것 처럼, 소오스/드레인 영역들(40, 42, 44, 46)은 본 분야에서 잘 알려진 방법에 의해 형성된다. 도 6은 PMOS 트랜지스터의 소오스/드레인 영역들의 단면도이다. 도 6은 P형 PMOS 소오스(40), P형 PMOS 드레인(42), 엔형 영역(60), PMOS 옥사이드 영역(64), 공통 게이트(48; PMOS 게이트), 및 PMOS 옥사이드 두께 DP를 포함한다. 도 7은 NMOS 트랜지스터의 소오스/드레인 영역들의 단면도이다. 도 7은 N형 NMOS 소오스(44), N형 NMOS 드레인(46), 피형 영역(62), NMOS 옥사이드 영역(66), 공통 게이트(48; NMOS 게이트), 및 NMOS 옥사이드 두께 DN을 포함한다.
바람직한 실시예에 따른 분리된 게이트 옥사이드를 가지는 CMOS 디바이스는 SRAM 및 DRAM 디바이스와 같이 CMOS 소자를 가지는 회로를 포함하는 CMOS 디바이스에 대하여 감소된 칩 면적의 이점을 제공한다.
바람직한 실시예는 전술한 상세에 기술되었다. 본 발명의 범위에서는 청구범위내에서 기술된 것들과는 다른 실시예를 파악할 수 있으리라는 것을 이해할 것이다.
예를 들면, NMOS 게이트 옥사이드의 성장비를 증가시키는 공정은 PMOS 옥사이드의 성장비를 감소시키는 공정 대신에 사용될 수 있다. 또한, 이들 두 공정의 결합의 최적의 옥사이드 성장비를 얻기 위하여 사용될 수 있다.
본 발명이 도시된 실시예를 참조하여 기술되었지만, 이러한 기술은 한정된 의미내에서 구성되는 것을 의도하지는 않는다. 도시된 실시예의 다양한 변형과 결합뿐만 아니라 본 발명의 다른 실시예는 상술한 것을 참조하는 본 분야의 숙련된 자에게 명백할 것이다. 따라서, 첨부된 청구범위는 어떠한 변형이나 실시예도 포함한다는 것을 의미한다.

Claims (10)

  1. CMOS 디바이스의 제조 방법에 있어서; PMOS 영역을 형성하는 단계와; NMOS 영역을 형성하는 단계와; 상기 PMOS 영역의 표면을 질소로 처리하는 단계와; 상기 NMOS 영역상에 제1옥사이드 영역을 형성하는 단계와; 상기 PMOS 영역상에 상기 제1옥사이드 영역보다 더 얇은 제2옥사이드 영역을 형성하는 단계와; 상기 NMOS 영역에 놓여진 상기 제1옥사이드 영역상에 NMOS 게이트를 형성하는 단계와; 상기 PMOS 영역상에 놓여진 상기 제2옥사이드 영역상에 PMOS 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 디바이스의 제조 방법.
  2. CMOS 디바이스의 제조 방법에 있어서; 제1도전형의 PMOS 영역을 형성하는 단계와; 상기 PMOS 영역과 인접한 제2도전형의 NMOS 영역을 형성하는 단계와; 상기 NMOS 영역의 상부에서 보다 상기 PMOS 영역의 상부에서 더 얇게 되도록 절연층을 상기 PMOS 영역과 상기 NMOS 영역상에 형성하는 단계와; 상기 절연층상에 공통 게이트를 형성하는 단계와; 상기 PMOS 영역내에 상기 공통 게이트와 정렬된 제2도전형의 PMOS 소오스/드레인 영역들을 형성하는 단계와; 상기 NMOS 영역내에서 상기 공통 게이트와 정렬된 제1도전형의 NMOS 소오스/드레인 영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 디바이스의 제조 방법.
  3. 제2항에 있어서, 상기 절연층은 옥사이드임을 특징으로 하는 CMOS 디바이스의 제조 방법.
  4. 제3항에 있어서, 상기 절연층을 형성하는 단계 전에, PMOS 영역의 표면 일부에서 옥사이드 성장비가 늦도록 상기 표면 일부를 처리하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 디바이스의 제조 방법.
  5. 제4항에 있어서, 상기 표면 일부를 처리하는 상기 단계는 상기 표면을 질소로 처리하는 단계를 포함하는 것을 특징으로 하는 CMOS 디바이스의 제조 방법.
  6. 제4항에 있어서, 상기 처리된 표면 부분 상에서의 상기 절연층의 두께는 상기 NMOS 영역 상에서의 상기 절연층의 두께의 2/3보다 작음을 특징으로 하는 CMOS 디바이스의 제조 방법.
  7. 제2항에 있어서, 상기 NMOS의 드레인과 상기 PMOS의 소오스에 연결된 도전 라인을 더 포함하는 것을 특징으로 하는 CMOS 디바이스의 제조 방법.
  8. 제4항에 있어서, 상기 PMOS 영역의 표면 일부를 처리하는 상기 단계는 상기 PMOS 영역의 표면에 질소를 주입하는 단계를 포함하는 것을 특징으로 하는 CMOS 디바이스의 제조 방법.
  9. 제2항에 있어서, 상기 PMOS 소오스/드레인 영역들은 상기 NMOS 소오스/드레인 영역들에서와 같은 동일한 폭을 가짐을 특징으로 하는 CMOS 디바이스의 제조 방법.
  10. CMOS 디바이스에 있어서; PMOS 영역과; NMOS 영역과; 상기 NMOS 영역과 상기 PMOS 영역상에 놓여진 공통 게이트와; 상기 공통 게이트와 상기 NMOS 영역사이에 형성된 제1옥사이드 영역과; 상기 공통 게이트와 상기 PMOS 영역사이에 형성되며, 상기 제1옥사이드 영역보다 더 얇은 제2옥사이드 영역을 포함하는 것을 특징으로 하는 CMOS 디바이스.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970032307A 1996-07-12 1997-07-11 분리된 게이트 옥사이드를 가지는 고집적 cmos 회로 및 그 제조 방법 KR980012115A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US2167996P 1996-07-12 1996-07-12
US60/021,679 1996-07-12

Publications (1)

Publication Number Publication Date
KR980012115A true KR980012115A (ko) 1998-04-30

Family

ID=21805543

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970032307A KR980012115A (ko) 1996-07-12 1997-07-11 분리된 게이트 옥사이드를 가지는 고집적 cmos 회로 및 그 제조 방법

Country Status (5)

Country Link
EP (1) EP0818819A1 (ko)
JP (1) JPH1070197A (ko)
KR (1) KR980012115A (ko)
SG (1) SG54531A1 (ko)
TW (1) TW369703B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100767901B1 (ko) * 2002-03-22 2007-10-17 가부시키가이샤 히타치 디스프레이즈 표시 장치
US7863713B2 (en) 2005-12-22 2011-01-04 Tohoku University Semiconductor device
KR101243890B1 (ko) * 2006-04-10 2013-03-20 삼성전자주식회사 유효 채널 길이를 증가시키기 위한 ｃｍｏｓ 인버터 레이아웃

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100575002B1 (ko) 2004-12-16 2006-05-02 삼성전자주식회사 공통 게이트를 구비하는 상보형 금속 산화물 반도체 박막트랜지스터, 이를 포함하는 논리소자 및 그 트랜지스터의제조 방법
CN108461493A (zh) 2018-01-05 2018-08-28 上海和辉光电有限公司 一种共栅晶体管、像素电路、像素结构及显示面板

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5854638A (ja) * 1981-09-28 1983-03-31 Mitsubishi Electric Corp 半導体装置の製造方法
JPH0680800B2 (ja) * 1985-08-12 1994-10-12 ソニー株式会社 半導体装置の製造方法
US4866002A (en) * 1985-11-26 1989-09-12 Fuji Photo Film Co., Ltd. Complementary insulated-gate field effect transistor integrated circuit and manufacturing method thereof
JPS6461048A (en) * 1987-09-01 1989-03-08 Nec Corp Semiconductor device
JPH01186655A (ja) * 1988-01-14 1989-07-26 Fujitsu Ltd 半導体集積回路
JPH01309367A (ja) * 1988-06-08 1989-12-13 Fujitsu Ltd 半導体装置
US5330920A (en) * 1993-06-15 1994-07-19 Digital Equipment Corporation Method of controlling gate oxide thickness in the fabrication of semiconductor devices
JPH0992729A (ja) * 1995-09-22 1997-04-04 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100767901B1 (ko) * 2002-03-22 2007-10-17 가부시키가이샤 히타치 디스프레이즈 표시 장치
US7863713B2 (en) 2005-12-22 2011-01-04 Tohoku University Semiconductor device
KR101032286B1 (ko) * 2005-12-22 2011-05-06 자이단호진 고쿠사이카가쿠 신고우자이단 반도체 장치
KR101243890B1 (ko) * 2006-04-10 2013-03-20 삼성전자주식회사 유효 채널 길이를 증가시키기 위한 ｃｍｏｓ 인버터 레이아웃

Also Published As

Publication number Publication date
TW369703B (en) 1999-09-11
SG54531A1 (en) 1998-11-16
JPH1070197A (ja) 1998-03-10
EP0818819A1 (en) 1998-01-14

Similar Documents

Publication Publication Date Title
KR100495023B1 (ko) 반도체 장치 및 그 제조 방법
KR940011480B1 (ko) 반도체장치
US5837554A (en) Integrated circuit with EPROM cells
US3933529A (en) Process for the production of a pair of complementary field effect transistors
US6531356B1 (en) Semiconductor devices and methods of manufacturing the same
US5013678A (en) Method of making an integrated circuit comprising load resistors arranged on the field oxide zones which separate the active transistor zones
JPH1012887A (ja) トランジスタ素子及びその製造方法
US4178605A (en) Complementary MOS inverter structure
US3996655A (en) Processes of forming insulated gate field effect transistors with channel lengths of one micron in integrated circuits with component isolated and product
US4240093A (en) Integrated circuit device including both N-channel and P-channel insulated gate field effect transistors
US3639813A (en) Complementary enhancement and depletion mosfets with common gate and channel region, the depletion mosfet also being a jfet
US3883372A (en) Method of making a planar graded channel MOS transistor
KR900004871B1 (ko) 높은 스위칭 속도와 래치업(latchup)효과를 받지 아니하는 상보형 반도체 장치
JP3282375B2 (ja) 相補型絶縁ゲート電界効果トランジスタ
US5866445A (en) High density CMOS circuit with split gate oxide
US20010000111A1 (en) Field effect transistor having dielectrically isolated sources and drains and method for making same
KR100304139B1 (ko) 누설전류가감소된mosfet를포함하는장치및집적회로,및그집적회로제조방법
KR980012115A (ko) 분리된 게이트 옥사이드를 가지는 고집적 cmos 회로 및 그 제조 방법
US5376568A (en) Method of fabricating high voltage complementary metal oxide semiconductor transistors
KR950001955B1 (ko) 반도체장치와 그 제조방법
JPH02201964A (ja) Ｍｏｓ型トランジスタ
US6608349B1 (en) Narrow/short high performance MOSFET device design
JPH01264265A (ja) 半導体装置およびその製造方法
KR950003238B1 (ko) 다중-전극을 이용한 논리소자의 구조
US20020008259A1 (en) Method of fabricating a semiconductor device with an open drain input/output terminal

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application