KR100304139B1 - 누설전류가감소된mosfet를포함하는장치및집적회로,및그집적회로제조방법 - Google Patents

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Abstract

감소된 누설 전류를 갖는 MOSFET 는 채널에 의해서 분리된 드레인과 소오스 영역, 상기 드레인 영역의 일부분을 덮고 있는 드레인 단자, 상기 소오스 영역의 일부분을 덮고 있는 소오스 단자 및 채널과 마주보는 게이트 단자를 포함한다. 산화층은 상기 드레인과 소오스 영역의 나머지 부분뿐만아니라, 드레인 소오스 및 게이트 단자의 인접한 수직 측부와 상부 위에 증착된다. 실리사이드 층은 산화층으로 덮인 상부 가장자리 사이의 게이트 단자 위와 산화층으로 덮인 상부 가장자리까지의 드레인과 소오스 단자 위로 증착된다. 실리사이드 대신에 드레인 소오스 영역 위의 산화층으로, 기생 쇼트키 다이오드를 피하고, 그것에 의하여 그런 기생 소자로 인하여 누설 전류를 제거한다. 부가적으로, 상기 드레인과 소오스 영역 위의 산화층은 PLDD 및 NLDD 확산을 방지하며, 게이트와 근접한 산화 스페이서 아래에 있는 상기 드레인과 소오스 영역의 침해를 방지하며 대역과 대역 사이의 터널링으로 인한 누설 전류를 상당히 감소시킨다.

Description

누설 전류가 감소된 MOSFET 를 포함하는 장치 및 집적회로, 및 그 집적회로 제조방법{APPARATUS INCLUDING A MOSFET WITH REDUCED LEAKAGE CURRENT AND INTEGRATED CIRCUIT INCLUDING THE SAME, AND METHOD OF FABRICATING THE INTEGRATED CIRCUIT}
선형 애플리케이션에, 디지털 쇼트 채널 (short channel), 실리사이드화된 상보형 금속산화물 반도체 (CMOS), 및 바이폴라 트랜지스터와 CMOS 트랜지스터를 조합한 트랜지스터 (BiCMOS) 를 포함하는 직접회로 (IC) 의 사용이 증대하고 있다. 그러나, 디지털 애플리케이션은 전압레벨과 전하축적 또는 전하누설에 있어서의 작은 변화에 대해서는 민감하지 않은 경향이 있기 때문에, 많은 선형 애플리케이션에서는, 휠씬 더 엄격한 요건을 요하고 있다.
특히, 엄격한 장치요건을 요하는 한 선형 애플리케이션으로는, PLL (phase lock loop) 회로용의 전하펌프가 있다. 이 전하펌프는, 누설이 상기 전하펌프와 VCO 입력사이의 제어 캐패시터의 충방전을 일으키기 때문에, 이를 구동하는 VCO(voltage controller osillator) 의 주파수가 변화되므로, 매우 낮은 누설을 요한다. 드라이브, 출력 저항, 동작 범위 및 마진 조건 때문에, VCO 를 구동하는 전하펌프 출력성분이 일반적으로 크다는 사실에 의해서 누설 문제점이 더욱 심각하다. 일반적으로, 이러한 누설전류는 6000 microns (PMOS 의 3600 micron 과 NMOS 의 2400 micron 의 합) 의 총 출력 장치 폭에 대하여, 1 nanoampere 이하가 되도록 제한하고 있다. (이러한 전하펌프 회로에 대한 더 이상의 논의는, 본 발명에 참조한, 94년 11월 7일자로 출원된 미국특허 제08/335,091호의 "CASCODE SWITCHED CHARGE PUMP CIRCUIT" 에서 발견할 수 있다.)
도 1 을 참조하면, 이는 쇼트 채널의 무접점 실리사이드화된 장치를 사용하는 종래의 BiCMOS IC 의 단면을 나타낸 것이다. 이 단면도는 공정과정중에 실리사이드화 (silicidation) 단계를 거친 저항체와 바이폴라 트랜지스터, PMOS 트랜지스터와 NMOS 트랜지스터를 나타낸 것이다. 다결정 실리콘과 단결정 실리콘 양자는 모두 실리사이드화되지 않음을 알 수 있다. 널리 알려진 바와 같이, 실리사이드 (예를들면, 티타늄 실리사이드, TiSi2) 는 다결정 실리콘 게이트와 단결정 실리콘 소오스 및 드레인의 저항을 (예를들면, 면적당 약 2 ohms까지) 감소시킨다.
그러나, 일반적으로, 실리사이드화에 의해 다결정 실리콘과 단결정 실리콘의 저항을 감소시키는 것이 바람직하지만, 이러한 실리사이드화는 특정의 선형 애플리케이션에 특히 민감한 문제점을 야기한다. P형 소오스 영역과 드레인 영역에 실리사이드를 도포하면, 그 실리사이드에 의해 소모된 소오스 또는 드레인의 영역에 기생 쇼트키 다이오드 (parasitic Schottky diode) 가 형성된다. 이렇게 형성된 기생 쇼트키 다이오드는 필드 산화막 (field oxide walling) 으로 인해 필드 플레이트 형태를 이루며, 고누설장치인 것으로 알려져 있다. 또한, 실리사이드 자체와는 다소 무관하지만, 추가적인 문제점으로, 게이트 산화물과 산화물 스페이서 에지 아래에 있는 소오스 영역과 드레인 영역의 침입에 의해 발생되는 밴드간의 터널링으로 인한 드레인으로부터 웰로의 누설을 들 수 있다.
따라서, 실리사이드화된 다결정 실리콘의 이점을 가지면서도, 많은 선형 애플리케이션의 엄격한 장치 요건에 부합하는 저누설전류를 갖는, 디지털 쇼트 채널 CMOS 또는 BiCMOS IC 를 가지는 것이 바람직하다.
본 발명은 금속 산화물 반도체 전계효과 트랜지스터 (metal oxide semiconductor field effect transistors; 이하 MOSFETs 라함) 를 갖는 집적회로에 관한 것으로, 특히 누설전류가 감소된 MOSFETs 에 관한 것이다.
도 1 은 종래의 BiCMOS IC 의 부분 단면도이다.
도 2 는 공정 과정에서 산화단계에서의 본 발명의 일 실시예에 따른 상보형 MOSFET 를 갖는 BiCMOS IC 의 부분 단면도이다.
도 3 은 레지스트 재료의 증착 후의 도 2 의 IC 의 도면이다.
도 4 는 노출된 산화층을 제거한 후의 도 3 의 IC 의 도면이다.
도 5 는 레지스트 재료를 제거한 후 주입단계중의 도 4 의 IC 의 도면이다.
도 6 은 본 발명의 일 실시예에 따른 다결정 실리콘 게이트, 소오스 및 드레인 단자의 상부에 실리사이드를 덮은 상보형 MOSFET 를 갖는 BiCMOS IC 의 부분 단면도이다.
본 발명에 따르면, 기생 쇼트키 다이오드의 생성을 회피함으로써 그러한 기생 소자로 인한 누설전류를 제거하고, 드레인 영역과 소오스 영역으로의 p+s/d 와 n+s/d 확산을 방지함으로써 게이트 및 인접 구성요소인 스페이서 아래에 있는 드레인 영역과 소오스 영역의 침입을 방지하고, 밴드간의 터널링으로 인한 누설전류를 크게 감소시킴으로써, 누설전류가 저감된 MOSFET 를 구현할 수 있다.
본 발명의 일 실시예에 따른, 누설전류가 감소된 MOSFET 는, 채널에 의해서 분리된 드레인 영역과 소오스 영역을 갖는 반도체 기판, 드레인 영역의 일부분위에 드레인 단자, 소오스 영역의 일부분 위의 소오스 단자, 및 상기 채널에 대향하는 게이트 단자를 포함한다. 상기 드레인 단자 상에는 제 1 실리사이드층이 있으며, 상기 드레인 영역의 또 다른 부분은 제 1 비실리사이드 (nonsilicide) 층, 예를들면 산화층이 덮고 있으며, 상기 게이트 단자 상에는 제 2 실리사이드층이 있다.
본 발명에 따른, 누설전류가 감소된 MOSFET 의 바람직한 일 실시예에서는, 제 2 비실리사이드층, 예를들면, 산화층이 소오스 영역의 또다른 부분을 덮고 있다. 또 다른 바람직한 실시예에서는, 드레인 단자와 게이트 단자 위의 실리사이드층이 드레인 단자와 게이트 단자 보다 더 좁으며, 그들 에지중 최소한 어느 한 곳으로는 연장되지 않는다.
본 발명의 상술한 것들과 또다른 장점과 특징은 다음의 본 발명에 대한 상세한 설명과 첨부도면을 통하여 이해할 수 있을 것이다.
도 2 를 참조하면, 본 발명의 일 실시예에 따른 상보형 MOSFET (101, 102) 를 갖는 BiCMOS IC 의 부분 (100) 단면을, 공정과정중의 산화단계에서 나타낸 것이다. (본 발명의 바람직한 실시예의 상기 공정과정은 여기에 참조한 미국특허 제4,727,046호, 제5,079,182호, 제5,081,518호, 제5,082,796호, 제5,107,321호, 제5,219,784호, 제5,338,694호, 및 제5,338,696호에 개시되어 있다) 기판 (103) 은 NMOS 와 PMOS 장치 각각에 주입된 (implanted) P+ 터브와 N+ 터브를 갖는다. 그 P+ 터브 (104) 와 N+ 터브 (106) 내에는, 각각 P형 저도핑 확산층 (P-type Lightly Doped Diffusion; 이하 PLDD 라함) (108) 및 N형 저도핑 확산층 (N-type Lightly Doped Diffusion; 이하 NLDD 라함) (110) 가 위치된다. 이들 터브 (104, 106) 를 산화물 스페이서 (112) 가 포위하고 있다. 드레인 단자의 형성은 P+ 다결정 실리콘 (114) 의 증착에 의한다. 소오스 단자의 형성은 N+ 다결정 실리콘 (116, 118) 의 증착에 의한다. 게이트 단자의 형성은 PLDD (108) 영역과 NLDD (110) 영역 내의 채널 (121, 123) 로부터 게이트 산화층 (124, 126) 에 의해 분리된 N+ 다결정 실리콘 (120, 122) 의 증착에 의한다. 이들 모든 소자 위에는 산화물 (128) (예를들면, 이산화실리콘 (SiO2)) 의 층이 증착된다.
도 3 을 참조하면, 다음 단계는 상기 NMOS (101) 와 PMOS (102) 장치의 드레인 영역 (132, 134) 과 소오스 영역 (136, 138) 위에 레지스트 재료 (130) 를 증착하는 단계이다.
도 4 를 참조하면, 다음 단계는 임의의 산화물 스페이서 (112) 위의, 게이트, 소오스 및 드레인 단자를 형성하는 다결정 실리콘 (114, 116, 118) 의 대부분을 오버랩하는 산화물 (128) 및 스페이서 산화물 (112) 의 일부분 위의 산화물 (128) 을 제거하는 단계이다. 그러나, 산화물 (128) 의 일부분 (140) 은 다결정 실리콘 (114, 116, 118) 의 상부에지를 그대로 오버랩하고 있다. 본 발명의 바람직한 실시예에서, 이 오버랩층은 (예를들어, 2 micron 채널의 경우) 약 1/2 micron 폭을 갖는다.
도 5 를 참조하면, 상기 레지스트 재료 (130) (도 4 참조) 를 제거한 후, 일반적인 소오스/드레인 주입 (142) 을 행한다. 그러나, 잔존하는 산화물 (128) 의 존재로 인해, MOSFET (101, 102) 의 PLDD 영역 (108) 과 NLDD 영역 (110) 의 드레인 (132, 134) 과 소오스 (136, 138) 내에, 추가적인 소오스/드레인 주입이 일어나지 않게 된다. 이에 의해, 게이트 산화물 (124, 126) 및 산화물 스페이서 (112) 의 가장자리의 아래에서 소오스/드레인 주입층의 침입을 방지한다. 따라서, 밴드간의 터널링에 의한 누설이, 제거되지 않더라도, 상당히 감소되게 된다.
도 6 을 참조하면, 다음 단계는 잔존하는 산화물 (128) 의 단부 (140) 들 사이의 인접한 다결정 실리콘층 (114, 116, 118, 120, 122) 의 상부에 실리사이드 (144) 를 증착시키는 단계이다.
다른 방법으로는, 상술한 설명에 따라서, 회로내에서 접지로 될 소오스 영역으로부터 산화물 (128) 을 제거한 후, 그 상부에 실리사이드 (144) 를 형성함으로써, 본 발명에 따른 MOSFET 를 원하는 대로 최적화시킬 수 있다.
이상의 설명에 의해, 본 발명에 따른 MOSFET 의 여러가지 이점을 명백히 알 수 있다. 예를들면, 산화물층 (128) 내에 실리사이드 (144) 영역을 안착함으로써, 다결정 실리콘의 저항을 낮게 유지할 수 있다. 또한, 단결정 실리콘의 표면, 즉 드레인 (132, 134) 영역과 소오스 (136, 138) 영역을 덮는 영역상에 실리사이드의 형성을 억제함으로써, 기생 쇼트키 다이오드가 형성되지 않게 하여, 그러한 소자로 인한 누설성분을 제거할 수 있다. 또한, 드레인 (132, 134) 영역과 소오스 (136, 138) 영역 상의 산화물 (128) 을 그대로 유지하여, 소오스/드레인 주입을 억제함으로써, 게이트 산화물층 (124, 126) 및 스페이서 산화물 (112) 의 에지 아래에서 소오스/드레인 주입층의 침입이 발생하는 것을 방지함으로써, 밴드간의 터널링에 의한 누설이 제거되지 않더라도, 상당히 줄일 수 있다. 또한, 본 발명에 따른 MOSFET 를 제조하는데에는, 단지 마스크의 변형만이 필요하다, 즉, 공정과정 자체에서 재료의 변경을 필요로 하지 않는다.
당업자는 본 발명의 범위와 정신으로부터 일탈함이 없이, 본 발명의 구성과 동작방법에 대한 여러가지 변화와 변경을 행할 수 있다. 이상, 본 발명을 특정의 바람직한 실시예를 통하여 설명하였지만, 이들 특정 실시예에 청구한 본 발명을 한정하려는 것은 아니다. 이에 의해, 하기 청구범위에 본 발명의 범주와, 이들 청구범위와 그 균등물의 범위내의 구성과 방법을 포함시키려는 것이다.

Claims (22)

  1. 누설전류가 감소된 MOSFET 를 포함하는 장치로서,
    상기 MOSFET 는,
    반도체 기판;
    상기 반도체 기판내에 있으며 제 1 및 제2 드레인 영역 표면 부분을 갖는 드레인 영역;
    상기 제 1 드레인 영역 표면에 인접하며 대향하는 제 1 및 제 2 드레인 단자 표면 부분을 갖되, 상기 제 1 드레인 단자 표면이 상기 제 1 드레인 영역 표면 부분에 평행하게 인접한 드레인 단자;
    제1폭을 가지며, 제2폭을 갖는 상기 제 2 드레인 단자 표면에 평행하게 인접한 제 1 실리사이드층;
    상기 제 2 드레인 영역 표면 부분에 평행하게 인접한 제 1 산화물층;
    상기 반도체 기판 내에 있으며, 제 1 및 제 2 소오스 영역 표면 부분을 갖는 소오스 영역;
    상기 제 1 소오스 영역 표면 부분에 인접하고 대향하는 제 1 및 제 2 소오스 단자 표면을 갖되, 상기 제 1 소오스 단자 표면은 상기 제 1 소오스 영역 표면 부분에 평행하게 인접한 소오스 단자;
    상기 반도체 기판 내의 상기 드레인 영역과 소오스 영역 사이의 채널 영역;
    대향하는 제 1 및 제 2 게이트 단자 표면을 갖되, 상기 제 1 게이트 단자 표면이 상기 기판 근처에서 상기 채널 영역과 대향하며, 상기 제 2 게이트 단자 표면은 대향하는 에지를 가지는 게이트 단자; 및
    제 3 폭을 가지며 상기 제 2 게이트 단자 표면에 평행하게 인접하는 제 2 실리사이드층을 포함하며,
    상기 제 2 실리사이드층은 상기 대향하는 에지들 사이에 위치하며 그 에지들 중 한 에지로는 연장하지 않으며, 상기 제 2 게이트 단자표면은 제 4 폭을 가지고,
    상기 제 1 폭 또는 제 3 폭은 각각 상기 제 2 폭 또는 제 4 폭 보다 더 작은 것을 특징으로 하는 장치.
  2. 누설전류가 감소된 MOSFET 를 포함하는 집적회로로서,
    상기 MOSFET 는,
    상부표면을 갖는 드레인 영역;
    상부 표면을 갖고, 상기 상부 드레인 영역 표면의 제 1 부분상에 배치되어 직접 접촉하는 드레인 단자;
    상기 상부 드레인 단자 표면상에 배치된 제1실리사이드층;
    상기 상부 드레인 영역 표면상의 제2부분상에 배치되어 직접 접촉하는 제1 산화물층;
    상부표면을 가진 소오소 영역;
    상기 상부 소오스 영역 표면의 제1부분상에 배치된 상부표면을 가지는 소오스 단자;
    상기 드레인영역과 소오스 영역 사이의 채널영역;
    상기 채널 영역과 대향되게 배치된 상부표면을 가지는 게이트 단자; 및
    상기 상부 게이트 단자표면상에 배치된 제2실리사이드층을 포함하며,
    상기 상부 드레인 단자표면 또는 상기 상부 게이트 단자표면은 각각 상기 제1 실리사이드층 또는 상기 제2실리사이드층 보다 더 넓은 것을 특징으로 하는 집적회로.
  3. 제 2 항에 있어서,
    상기 상부 소오스 영역 표면의 제2부분상에 배치되어 직접 접촉하는 제2산화물층을 더 포함하는 것을 특징으로 하는 집적회로.
  4. 제 2 항에 있어서,
    상기 상부 드레인 단자표면은 대향하는 에지를 가지며, 상기 제1실리사이드층은 상기 대향하는 에지들 사이에 배치되며 다른 하나로 연장하지 않는 것을 특징으로 하는 집적회로.
  5. 제 2 항에 있어서,
    상기 상부 소오스 단자표면상에 배치된 제3실리사이드층을 더 포함하는 것을 특징으로 하는 집적회로.
  6. 제 5 항에 있어서,
    상기 상부 소오스 단자 표면은 상기 제3실리사이드층 보다 더 넓은 것을 특징으로 하는 집적회로.
  7. 제 6 항에 있어서,
    상기 상부 소오스 단자 표면은 대향하는 에지를 가지며, 상기 제3실리사이드층은 상기 대향하는 에지들 사이에 배치되며 다른 하나로 연장하지 않는 것을 특징으로 하는 집적회로.
  8. 누설전류가 감소된 MOSFET 를 포함하는 집적회로를 제조하는 방법으로서,
    드레인 영역, 대향하는 측부와 대향하는 에지를 가지며 상기 드레인 영역의 제 1 부분에 접속된 드레인 단자, 소오스 영역, 대향하는 측부와 대향하는 에지를 가지며 상기 소오스 영역의 제 1 부분에 접속된 소오스 단자, 상기 드레인 영역과 소오스 영역 사이의 채널영역, 및 대향하는 측부와 대향하는 에지를 가지며 상기 채널과 대향 배치된 게이트 단자를 구비하는 집적 MOSFET 를 제공하는 단계;
    상기 드레인 영역의 제 2 부분 상에 비실리사이드층을 증착하는 단계; 및
    상기 드레인 단자와 상기 게이트 단자 상에 실리사이드층을 증착하는 단계를 포함하는 것을 특징으로 하는 집적회로의 제조방법.
  9. 제 8 항에 있어서,
    상기 비실리사이드층을 증착하는 단계는 상기 소오스 영역의 제 2 부분 상에 상기 비실리사이드층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 집적회로의 제조방법.
  10. 제 8 항에 있어서,
    상기 드레인 단자 상에 실리사이드층을 증착하는 단계는 상기 드레인 단자보다 더 좁은 실리사이드층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 집적회로의 제조방법.
  11. 제 10 항에 있어서,
    상기 드레인 단자보다 더 좁은 실리사이드층을 증착하는 단계는 상기 대향하는 드레인 단자의 에지들 사이에 그 에지들 중 어느 한 에지로도 연장됨이 없이 실리사이드층을 증착하는 단계를 포함하는 것을 특징으로 하는 집적회로의 제조방법.
  12. 제 8 항에 있어서,
    상기 게이트 단자상에 실리사이드층을 증착하는 단계는 상기 게이트 단자보다 더 좁은 실리사이드층을 증착하는 단계를 포함하는 것을 특징으로 하는 집적회로의 제조방법.
  13. 제 12 항에 있어서,
    상기 게이트 단자보다 더 좁은 실리사이드층을 증착하는 단계는 상기 대향하는 게이트 단자의 에지들 사이에 그 에지들 중 어느 한 에지로도 연장되지 않게 실리사이드층을 증착하는 단계를 포함하는 것을 특징으로 하는 집적회로의 제조방법.
  14. 제 8 항에 있어서,
    상기 실리사이드층을 증착하는 단계는 상기 소오스 단자 상에 실리사이드층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 집적회로의 제조방법.
  15. 제 14 항에 있어서,
    상기 소오스 단자 상에 실리사이드층을 증착하는 단계는 상기 소오스 단자보다 더 좁은 실리사이드층을 증착하는 단계를 포함하는 것을 특징으로 하는 집적회로의 제조방법.
  16. 제 15 항에 있어서,
    상기 소오스 단자보다 더 좁은 실리사이드층을 증착하는 단계는 상기 대향하는 소오스 단자의 에지들 사이에 그 에지들중 어느 한 에지로도 연장되지 않게 증착하는 단계를 포함하는 것을 특징으로 하는 집적회로의 제조방법.
  17. 누설전류가 감소된 MOSFET를 포함하는 집적회로로서,
    상기 MOSFET는,
    상부표면을 갖는 드레인 영역;
    상부 표면을 갖고, 상기 상부 드레인 영역 표면의 제 1 부분상에 배치되어 직접 접촉하는 드레인 단자;
    상기 상부 드레인 단자 표면상에 배치된 제 1 실리사이드층;
    상기 상부 드레인 영역 표면의 제 2 부분상에 배치되어 직접 접촉하는 제 1 산화물층;
    상부표면을 가진 소오스 영역;
    상기 상부 소오스 영역 표면의 제 1 부분상에 배치된 상부표면을 가지는 소오스 단자;
    상기 드레인영역과 소오스 영역 사이의 채널영역;
    상기 채널 영역과 대향되게 배치된 상부표면을 가지는 게이트 단자; 및
    상기 상부 드레인 단자표면상에 배치된 제2실리사이드층을 포함하며,
    상기 상부 드레인 단자표면 또는 상기 상부 게이트 단자표면은 각각 상기 제1 실리사이드층 또는 상기 제2실리사이드층 보다 더 넓으며,
    상기 드레인, 소오스 및 게이트 단자는 함께 하나의 동일한 반도체 재료층인 복수의 비접촉 부분들을 이루는 것을 특징으로 하는 집적회로.
  18. 제 17 항에 있어서, 상기 상부 소오드 단자 표면상에 배치되어 직접 접촉하는 제 2 산화물층을 더 포함하는 것을 특징으로 하는 집적회로.
  19. 제 17 항에 있어서, 상기 상부 소오스 단자표면상에 배치된 제 3 실리사이드층을 더 포함하는 것을 특징으로 하는 집적회로.
  20. 누설전류가 감소된 MOSFET를 포함하는 집적회로로서,
    상기 MOSFET는,
    상부표면을 갖는 드레인 영역;
    상부 표면을 갖고, 상기 상부 드레인 영역 표면의 제 1 부분상에 배치되어 직접 접촉하는 드레인 단자;
    상기 상부 드레인 단자 표면상에 배치된 제 1 실리사이드층;
    상기 상부 드레인 영역 표면의 제 2 부분상에 배치되어 직접 접촉하는 제 1 산화물층;
    상부표면을 가진 소오스 영역;
    상기 상부 소오스 영역 표면의 제 1 부분상에 배치된 상부표면을 가지는 소오스 단자;
    상기 드레인영역과 소오스 영역 사이의 채널영역;
    상기 채널 영역과 대향되게 배치된 상부표면을 가지는 게이트 단자; 및
    상기 상부 게이트 단자표면상에 배치된 제 2 실리사이드층을 포함하며,
    상기 상부 드레인 단자표면은 상기 제 1 실리사이드층 및 상기 제 2 실리사이드층 보다 더 넓은 것을 특징으로 하는 집적회로.
  21. 누설전류가 감소된 MOSFET를 포함하는 집적회로로서,
    상기 MOSFET는,
    상부표면을 갖는 드레인 영역;
    상부 표면을 갖고, 상기 상부 드레인 영역 표면의 제 1 부분상에 배치되어 직접 접촉하는 드레인 단자;
    상기 상부 드레인 단자 표면상에 배치된 제 1 실리사이드층;
    상기 상부 드레인 영역 표면의 제 2 부분상에 배치되어 직접 접촉하는 제 1 산화물층;
    상부 표면을 가진 소오스 영역;
    상기 상부 소오스 영역 표면의 제1부분상에 배치된 상부표면을 가지는 소오스 단자;
    상기 드레인 영역과 소오스 영역 사이의 채널영역;
    상기 채널 영역과 대향되게 배치된 상부표면을 가지는 게이트 단자; 및
    상기 상부 게이트 단자표면상에 배치된 제 2 실리사이드층을 포함하며,
    상기 상부 드레인 단자 표면 또는 상기 상부 게이트 단자 표면은 각각 상기 제 1 실리사이드층 또는 상기 제 2 실리사이드층 보다 더 넓으며, 상기 상부 게이트 단자 표면은 대향하는 에지들을 가지며, 상기 제 2 실리사이드층은 상기 대향하는 에지들 사이에 배치되며 하나로 연장하지 않는 것을 특징으로 하는 집적회로.
  22. 누설전류가 감소된 MOSFET를 포함하는 집적회로로서,
    상기 MOSFET는,
    상부표면을 갖는 드레인 영역;
    상부 표면을 갖고, 상기 상부 드레인 영역 표면의 제 1 부분상에 배치되어 직접 접촉하는 드레인 단자;
    상기 상부 드레인 단자 표면상에 배치된 제 1 실리사이드층;
    상기 상부 드레인 영역 표면의 제 2 부분상에 배치되어 직접 접촉하는 제 1 산화물층;
    상부표면을 가진 소오스 영역;
    상기 상부 소오스 영역 표면의 제 1 부분상에 배치된 상부표면을 가지는 소오스 단자;
    상기 드레인 영역과 소오스 영역 사이의 채널영역;
    상기 채널 영역과 대향되게 배치된 상부표면을 가지는 게이트 단자; 및
    상기 상부 게이트 단자 표면상에 배치된 제 2 실리사이드층을 포함하며,
    상기 상부 드레인 단자는 상기 제 1 실리사이드층 보다 더 넓으며, 상기 게이트 단자 표면은 상기 제2실리사이드층 보다 더 넓으며, 상기 드레인, 소오스 및 게이트 단자는 함께 하나의 동일한 반도체 재료층인 복수의 비접촉 부분들을 이루는 것을 특징으로 하는 집적회로.
KR1019960705721A 1995-02-16 1996-02-14 누설전류가감소된mosfet를포함하는장치및집적회로,및그집적회로제조방법 KR100304139B1 (ko)

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