KR940011480B1 - 반도체장치 - Google Patents

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고지 시라이
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Abstract

내용 없음.

Description

반도체장치
제 1 도는 본 발명의 제 1 실시예에 따른 MOS FET를 나타낸 단면도,
제 2(a) 도 내지 제 2(n) 도은 제 1 도에 나타낸 MOS FET의 형성방법의 일예를 나타낸 단면도,
제 3 도는 본 발명의 제 2 실시예에 다른 MOS FET를 나타낸 단면도,
제 4 도는 종래의 MOS FET를 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체기판 11 : 소오스영역
12 : 드레인영역 13,131~134,132~134: 채널영역
14,14' : 게이트영역 15 : 층간절연막
G,G' : 게이트전극 S : 소오스전극
D : 드레인전극 SD,SD' : 소오스·드레인전극
16,16' : 소오스·드레인영역
[산업상의 이용분야]
본 발명은 개별 반도체소자 또는 반도체집적회로 등의 반도체장치에 관한 것으로, 특히 반도체기판상에 형성된 MOS FET(절연게이트형 전계효과트랜지스터)의 구조에 관한 것이다.
[종래의 기술 및 그 문제점]
종래의 MOS FET는 예컨대 제 4 도에 나타낸 바와 같이 P형 반도체기판(40)표면의 일부에 N형 불순물 확산층으로 이루어진 소오스영역(41) 및 드레인영역(42)이 각각 형성되어 있고, 이 소오스·드레인 사이의 채널영역(43) 위에 게이트절연막(44)을 매개로 하여 제이트전극(45)이 형성되어 있으며, 상기 소오스영역(41) 및 드레인영역(42)에 대응하여 소오스전극(46) 및 드레인전극(47)이 접촉되어 있다. 또, 이 경우에 게이트절연막(44)의 두께는 균일하고, 참조번호 48은 층간절연막이다.
이 때문에, 소자를 미세화하거나 고내압화(高內壓化)할 경우에 게이트절연막(44)의 두께는 전계가 가장 강한 부분(드레인·게이트전극 사이)에서 결정되므로 게이트절연막(44)을 그다지 얇게 할 수 없게 되어 스위칭속도(응답속도)가 제한되어 왔었다. 또, 게이트절연막(44)을 충분히 얇게 할 수 없으므로 채널영역(43)에 발생하는 반전층의 불순물농도가 감소하여 온저항을 저감시키거나 전류구동능력을 향상시키기 어려웠었다.
상기한 바와 같이 종래의 MOS FET는 소자를 미세화하거나 고내압화할 경우, 게이트절연막을 그다지 얇게 할 수 없게 되므로 응답속도가 제한되고 온저항을 저감시키거나 전류구동능력을 향상시키기 어려워지게 되는 문제가 있었다.
[발명의 목적]
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, MOS FET내의 전계분포를 최적화하여서 고내압화하거나 소오스·드레인 사이의 거리를 단축시켜 미세화할 수 있게 됨으로써 MOS FET의 응답속도의 제한을 완화시킬 수 있고 온저항을 저감시키거나 전류구동능력을 용이하게 향상시킬 수 있도록 된 반도체장치를 제공함에 그 목적이 있다.
[발명의 구성]
본 발명은 제 1 도전형 반도체기판표면의 일부에 제 2 도전형 불순물확산층으로 이루어지는 소오스영역 및 드레인영역이 각각 형성되고 이 소오스·드레인 사이의 채널영역위에 게이트절연막을 매개로 하여 게이트전극이 형성되는 절연게이트형 전계효과트랜지스터를 갖춘 반도체장치에 있어서, 상기 절연게이트형 전계효과 트랜지스터의 게이트절연막의 막두께는 소오스측으로부터 드레인측을 향하여, 또는 소오스·드레인 사이의 중앙부에 대응하는 부분으로부터 각각 소오스측 및 드레인측을 향하여 적어도 2단의 계단형으로 두껍게 형성되어 있고, 이 막두께가 서로 다른 게이트절연막의 아래에 있는 각각의 채널영역의 불순물농도가 서로 다르게 되어 막두께가 두꺼운 부분의 게이트절연막아래의 채널영역이 막두께가 얇은 부분의 게이트절연막아래의 채널영역보다 불순물농도가 낮은 것을 특징으로 한다.
[작용]
상기한 구성으로 된 본 발명에 의하면, 전계가 가장 강한 부분(드레인·게이트전극사이)의 게이트절연막을 더욱 두껍게 함과 더불어 그 바로 밑에 있는 채널영역의 불순물농도를 줄이도록 되어 있기 때문에, 즉 게이트절연막의 막두께의 분포 및 채널영역 불순물농도의 분포를 제어함으로써 MOS FET내의 전계가 균일화되도록 전계분포를 최적화하였기 때문에 드레인측에서의 게이트절연막의 신뢰성의 확보와 임계전압의 저감 및 전기적 내압의 향상을 실현할 수 있게 된다.
또, 드레인으로부터 소오스로의 공핍층의 펀치드러우항복을 방지하고 소오스·드레인간 거리를 단축하여 미세화 할 수 있게 되고, 게이트절연막의 평균 막두께가 저감됨으로 스위칭속도를 향상시키고 온저항의 저감이나 전류구동능력의 향상을 용이하게 도모할 수 있게 된다.
더욱이 상기 막두께가 서로 다른 게이트절연막의 아래에 형성되어 있는 각각의 채널영역의 임계전압이 거의 같아지도록 설정함으로써 전계의 균일성 및 임계전압의 균일성을 각각 최적화할 수 있게 된다.
[실시예]
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제 1 도는 제 1 실시예에 따른 반도체장치(개별 반도체소자 또는 반도체 집적회로)에서의 MOS FET부를 나타낸 것으로, 제 1 도전형(본 실시예에서는 P형) 반도체기판(10)의 표면 일부에 제 2 도전형(본 실시예에서는 N형) 불순물확산층으로 이루어진 소오스영역(11) 및 드레인영역(12)이 각각 형성되어 있고, 이 소오스·드레인간의 채널영역(13) 위에 게이트절연막(14)을 매개로 하여 게이트전극(G)이 형성되어 있으며, 상기 소오스영역(11) 및 드레인영역(12)에 대응하여 소오스전극(S) 및 드레인전극(D)이 접촉되어 있다. 이 경우에 상기 MOS FET의 게이트절연막(14)의 막두께는 소오스측으로부터 드레인측을 향하여 적어도 2단(본 실시예에서는 4단)의 계단형태로 두껍게 형성되어 있고, 이 막두께가 서로 다른 게이트절연막의 아래에 형성된 각각의 채널영역의 불순물농도는 서로 다르도록 되어 있는 바, 막두께가 두꺼운 부분의 게이트절연막의 아래에 형성된 채널영역이 막두께가 얇은 부분의 게이트절연막의 아래에 형성된 채널영역보다 불순물 농도가 낮게 되어 있다. 즉, 소오스측 채널영역(131)으로부터 드레인측 채널영역(134)을 항하여 순차적으로 존재하는 채널영역(131,132,133,134)의 순서대로 불순물농도(P1,P2,P3,P4)가 차례로 낮게 되어 있다(P1>P2>P3>P4).
다음에, 상기한 바와 같이 게이트절연막(14)의 막두께가 4단으로 형성된 N채널 MOS FET의 형성방법의 일예에 관하여 제 2(a) 도 내지 제 2(n) 도을 참조하여 간단히 설명한다.
우선, 제2(a)도에 나타낸 바와 같이 P형 실리콘기판(10)에 대하여 950℃의 O2분위기중에서 건식산화를 행하여 전체적으로 200Å의 제 1 게이트절연막(SiO2; 21)을 형성한다.
그 다음에, 제 2(b) 도에 나타낸 바와 같이 이온주입법으로 기판전면에 P형 불순물이온(예컨대 보론이온 B+)을 주입한 후, 950℃의 N2분위기 중에서 30분 동안의 어닐처리를 행한다.
이어, 제 2(c) 도에 나타낸 바와 같이 포토에칭법으로 상기 제 1 게이트절연막(21)의 일부를 개구하고 이 개구부(22)에 이온주입법으로 브론이온(B+)을 주입한다. 여기서 참조번호 23은 포토레지스터이다.
다음에, 제 2(d) 도에 나타낸 바와 같이 950℃의 O2분위기중에서의 건식산화로 상기 개구부(22)에 200Å의 제 2 게이트절연막(SiO2: 24)을 형성한다. 이때, 동시에 상기 제 1 게이트절연막(21)은 300Å으로 성장하게 된다.
다음에, 제 2(e) 도에 나타낸 바와 같이 포토에칭법으로 상기 제 2 게이트절연막(24)의 일부를 개구하고 이 개구부(25)에 이온주입법으로 보론이온(B+)을 주입한다. 여기에서 참조번호 26은 포토레지스터이다.
다음에, 제 2(f) 도에 나타낸 바와 같이 950℃의 O2분위기중에서의 건식산화로 상기 개구부(25)에 50Å의 제 3 게이트절연막(SiO2: 27)을 형성한다. 이때, 동시에 상기 제 2 게이트절연막(24)은 250Å, 상기 제 1 게이트절연막(21)은 350Å으로 성장하게 된다.
다음에, 제 2(g) 도에 나타낸 바와 같이 포토에칭법으로 상기 제 2 게이트절연막(27)의 일부를 개구하고 이 개부부(28)에 이온주입법으로 보론이온(B+)을 주입한다. 여기에서 참조번호 29는 포토레지스터이다.
다음에, 제 2(h) 도에 나타낸 바와 같이 900℃의 O2분위기중에서의 건식산화로 상기 개구부(28)에 100Å의 제 4 게이트절연막(SiO2: 30)을 형성한다. 이때, 동시에 상기 제 3 게이트절연막(27)은 200Å, 제 2 게이트절연멱(24)은 300Å, 상기 제 1 게이트절연막(21)은 400Å으로 성장하게 된다.
다음에, 제 2(i) 도에 나타낸 바와 같이 CVD(화학기상성장)법으로 기판전면에 폴리실리콘막(31)을 2000Å의 두께로 퇴적시킨다.
다음에, 제 2(j) 도에 나타낸 바와 같이 포토에칭법으로 상기 폴리실리콘막(31)을 패터닝하여 게이트전극(G)을 형성한다. 그리고, 이 게이트전극(G)을 마스크로 하여 상기 제 1 게이트절연막(21)의 노출부를 제거한다. 이렇게 함으로써 제 4 게이트절연막(30), 제 3 게이트절연막(27), 제 2 게이트절연막(24), 제 1 게이트절연막(21)의 순서로 4단의 계단형으로 두껍게 형성된 게이트절연막(14)을 얻을 수 있게 될뿐 아니라 제 4 게이트절연막(30), 제 3 게이트절연막(27), 제 2 게이트절연막(24), 제 1 게이트절연막(21)의 아래에 불순물농도(P1,P2,P3,P4)가 차례로 낮아지는 채널영역(131,132,133,134)이 존재하게 된다. 그리고, 전면에 이온주입법으로 N형 불순물이온(예컨대 비소이온 As+)을 주입한다.
다음에, 제 2(k) 도에 나타낸 바와 같이 900℃의 O2분위기중에서의 건식산화로 기판상의 전면을 덮도록 200Å의 절연막(SiO2: 32)을 형성하고, 동시에 상기 주입된 비소이온을 활성화하여 소오스영역(11) 및 드레인영역(12)을 형성한다.
다음에, 제 2(l) 도에 나타낸 바와 같이 CVD법으로 기판전면에 층간절연막(SiO2; 15)을 0.5㎛의 두께로 퇴적시킨 후에 950℃의 N2분위기중에서 10분간의 어닐처리를 행한다.
다음에, 제 2(m) 도에 나타낸 바와 같이 포토에칭법으로 상기 층간절연막(15)의 일부를 개구하여 접촉구멍(33)을 형성한다.
다음에, 제 2(n) 도에 나타낸 바와 같이 기판전면에 금속배선막(예컨대 Al)을 1㎛의 두께로 증착시킨 후에 포토에칭법으로 상기 금속배선막을 패터닝함으로써 상기 접촉구멍(33)을 통하여 상기 소오스영역(11) 및 드레인영역(12)에 접촉되는 소오스전극(S) 및 드레인전극(D)을 형성하고, 400℃에서 신터(sinter)처리를 행한다.
상기한 바와 같은 제 1 실시예의 MOS FET에 의하면, 게이트절연막(14)중에서 전계가 가장 강한 부분(드레인·게이트전극간)을 더욱 두껍게 함과 더불어 그 바로 밑의 채널영역(134)의 불순물농도를 더욱 감소시키게 된다. 즉, 게이트절연막(14)의 막두께의 분포 및 채널영역(131~134)의 불순물농도의 분포를 제어함으로써 MOS FET내의 전계가 균일화되도록 전계분포를 최적화할 수 있게 된다.
따라서, 드레인·게이트전극간의 전계가 종래의 예보다도 약해져서 드레인접합의 항복전압이 상승함과 더불어 핫캐리어에 의한 게이트절연막(14)의 파괴가 생기기 어렵게 되므로 소자의 신뢰성이 향상되게 된다.
또, 소오스·드레인간의 펀치내압이 향성되어 드레인영역(12)으로부터 소오스영역(11)으로의 공핍층의 펀치드로우항복이 방지되게 되므로 소오스·드레인간의 거리(게이트길이)를 단축시켜 미세화할 수 있게 된다.
또, 게이트절연막(14)의 평균 막두께가 저감되기 때문에 게이트상당의 전류구동능력이 향상되어 스위칭속도가 향상되고 채널저항분이 저감되게 된다. 그리하여 종래의 예보다도 소자의 면적을 대폭적으로 감소시키고 소자동작속도를 대폭적으로 향상시킬 수 있게 된다.
그리고 막두께가 서로 다른 상기 게이트절연막(14)의 아래에 형성되어 있는 각각의 채널영역(131~134)의 임계전압이 거의 같아지도록 설정함으로써 전계의 균일성 및 임계전압의 균일성을 최적화할 수 있게 된다.
제 3 도는 제 2 실시예에 따른 반도체장치에 관한 드레인·소오스절환가능형 MOS FET부를 나타낸 것으로, 본 실시예는 상기 제 1 실시예의 MOS FET부와 비교하여 게이트절연막(14')의 막두께는 소오스·드레인간의 중앙부에 대응하는 부분으로부터 각각 한쪽의 소오스·드레인전극(SD)측 및 다른 한쪽의 소오스·드레인전극(SD')측을 향하여 적어도 2단(본 실시예에서는 4단)의 계단형태로 두껍게 형성되고 있고, 막두께가 순차적으로 다른 상기 게이트절연막(14')의 아래에 형성되어 있는 각각의 채널 영역의 불순물농도가 서로 다르게 되어 있어, 막두께가 두꺼운 부분의 게이트절연막 아래의 채널영역이 막두께가 얇은 부분의 게이트절연막 아래의 채널영역보다 불순물농도가 낮게 되어 있다. 즉, 소오스·드레인 사이의 중앙부의 채널영역(131)으로부터 한쪽의 소오스·드레인영역(16)측의 채널영역(134) 또는 다른 쪽의 소오스·드레인영역(16')측의 채널영역(134')을 향하여 순차적으로 존재하는 채널영역(131,132,133,134)의 순서 및, 131, 132', 13'3, 13'4의 순으로 각각의 불순물농도 P1, (P2,P'2), (P3,P'3), (P4,P'4)가 차례로 낮게 되어 있다(P1>P2ÅP'2>P3ÅP'3>P4ÅP'4). 그리고 제 3 도에 있어서 G'는 게이트전극이고 제 1 도에서와 동일한 부분에는 동일한 참조번호를 붙였다.
상기한 바와 같은 제 2 실시예에서 MOS FET에 의하면, 드레인·소오스의 절환을 행한 경우에도 상기 제 1 실시예와 동일한 효과를 얻을 수 있는 잇점이 있게 된다.
[발명의 효과]
상술한 바와 같이 본 발명의 반도체장치에 의하면, MOS FET내의 전계분포를 최적화함에 의해 드레인측에서의 게이트절연막의 신뢰성의 확보와 임계전압의 저감 및 전기적 내압의 향상을 실현할 수 있게 된다.
또, 드레인영역으로부터 소오스영역으로의 공핍층의 펀치드러우항복을 방지하고 게이트길이를 단축하여 미세화할 수 있게 되고, 게이트절연막의 평균 막두께의 저감에 의해 스위치속도를 향상시키고 온저항을 저감시키거나 전류구동능력을 용이하게 향상시킬 수 있게 된다.

Claims (3)

  1. 제 1 도전형 반도체기판(10)의 표면의 일부에 제 2 도전형 불순물확산층으로 이루어진 소오스영역(11) 및 드레인영역(12)이 각각 형성되고, 이 소오스·드레인간의 채널영역(13) 위에 게이트절연막(14)을 매개로 하여 게이트전극(G)이 형성된 절연게이트형 전계효과트랜지스터를 갖춘 반도체장치에 있어서, 상기 절연게이트형 전계효과 트랜지스터의 게이트절연막(14)의 막두께는 소오스측으로부터 드레인측을 향하여 적어도 2단의 계단형으로 두껍게 형성되어 있고, 이 막두께가 서로 다른 게이트절연막의 아래에 있는 각각의 채널영역의 불순물농도가 서로 다르게 되어 막두께가 두꺼운 부분의 게이트절연막의 아래에 있는 채널영역이 막두께가 얇은 부분의 게이트절연막의 아래에 있는 채널영역보다 불순물농도가 낮게 되어 있는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 막두께가 서로 다른 게이트절연막의 아래에 있는 각각의 채널영역의 임계전압이 거의 같아지도록 설정되어 있는 것을 특징으로 하는 반도체장치.
  3. 제 1 도전형 반도체기판(10)의 표면의 일부에 제 2 도전형 불순물확산층으로 이루어진 소오스영역 및 드레인영역(SD,SD')이 각각 형성되고, 이 소오스·드레인간의 채널영역(13) 위에 게이트절연막(14')을 매개로 하여 게이트전극(G')이 형성된 절연게이트형 전계효과트랜지스터를 갖춘 반도체장치에 있어서, 상기 절연게이트형 전계효과 트랜지스터의 게이트절연막의 막두께는 소오스·드레인 사이의 중앙부에 대응하는 부분이 가장 얇게 형성되어 있고 이 부부으로부터 각각 소오스측 및 드레인측을 향하여 적어도 2단의 계단형으로 두껍게 형성되어 있으며, 이 막두께가 서로 다른 게이트절연막의 아래에 있는 각각의 채널영역의 불순물농도가 서로 다르게 되어 막두께가 두꺼운 부분의 게이트절연막의 아래에 있는 채널영역이 막두께가 얇은 부분의 게이트절연막의 아래에 있는 채널영역 보다 불순물농도가 낮게 되어 있는 것을 특징으로 하는 반도체장치.
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