KR920003800B1 - 집적 회로 - Google Patents

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아메리칸 텔리폰 앤드 텔레그라프 캄파니
엘리 와이스
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Abstract

내용 없음.

Description

집적 회로
제 1 도는 본 발명의 터브 타이(tub tie)를 사용한 집적 회로 기판의 단면도.
제 2 도는 CMOS 인버터에 있어서 상기 터브 타이 접속의 개략도.
* 도면의 주요부분에 대한 부호의 설명
106, 107, 108, 112, 116, 117 : 금속산화 규화물 층
109, 117 : 폴리 실리콘 게이트 전극 111 : 소오스 영역
본 발명은 도핑된 반도체 영역내에서 형성되는 집적회로 트랜지스터를 상기 반도체 영역에 접속하기 위한 개량된 기술 및 상기 기술에 의해 형성된 집적 회로에 관한 것이다.
전계 효과 트랜지스터를 사용하는 집적 회로의 설계에 있어서는, 소스 전극을 상기 트랜지스터가 형성되는 도핑된 반도체 영역에 전기적으로 접속시키는 것이 종종 필요하다. 트랜지스터가 형성되고, 상기 트랜지스터가 형성되는 반도체 기판과는 다른 도핑 레벨 또는 형태를 갖는 도핑된 반도체 영역(기판상의 에피택셜층)은 "터브(tub)"라고 불린다. 예를들면, 상보형 전계 효과 장치 기술(예를들어, CMOS)에서, P-채널 트랜지스터는 정 전력 공급 전압(VDD)에 접속된 n-터브에 형성되고, N-채널 트랜지스터는 부 전력 공급전압(VSS)에 접속된 P-터브에 형성된다. 그래서 상기 P-채널 및 N-채널 트랜지스터의 소스는 상기 트랜지스터의 각각의 전력 공급전압을 수신하기 위해서, 상기 각각의 터브에 전기적으로 접속된다. P-터브 및 n-터브 양자를 형성하는 한 공정은 본 발명과, 이분야 기술로 또한 공지되었던 다른 것과 함께 공동양도된 미합중국 특허 제4,435,896호에 기술되었다. 게다가, 어떤 공정에 있어서는, 단일 형태의 터브 영역만은 상기 영역이 형성되는 기판 영역으로서 역 도전 형태로 존재한다. 그래서, 한 도전 형태의 트랜지스터가 상기 터브에 형성되고, 역도전 형태의 트랜지스터가 상기 터브에 형성되고, 역도전 형태의 트랜지스터는 둘러싼 기판 영역에 형성된다. 쌍 터브나, 또는 단일 터브의 경우에 있어서, 소스와 상기 소스가 형성되는 터브간의 전기적 접속은 "터브 타이"라고 불린다.
터브 타이를 제공하기 위해, 종래의 기술은 상기 소스 영역과 상기 터보의 인접한 부분 양자에 씌워진 유전체 층에 2개의 접촉 윈도우를 개방하기 위해 제공된다. 그래서 통상 알루미늄인 저-저항 도전 링크는 상기 윈도우간에 유전체 물질을 씌우기 위해서 침착되고, 상기 윈도우를 상기 소스와 터브 영역양자에 접촉시키기 위해 확장된다. 그러나, 상기 기술은 장치 제조를 위해 달리 필요한 공간보다 통상 더 큰 집적 회로상의 공간이 상기 2개의 접촉 윈도우를 위해 제공될 것을 요구한다. 대안의 종래 기술은 2개의 표준 싸이즈 윈도우 보다는, 하나의 큰 접촉 윈도우를 사용하는 것이다. 상기 큰 단일 윈도우는 상기 소스 및 터브 영역양자에 대하여 개구를 제공한다. 통상 알루미늄인 단일 도전 플러그가 상기 윈도우내로 침착되어, 상기 윈도우의 바닥에서 2개의 영역에 전기적으로 접속된다. 그러나, 상기는 상기 윈도우가 상기 소스 및 기판 양자와 겹치는 것을 보장할 만큼 상기 윈도우가 크게 만들어져야 한다는 단점이 있다. 상기 터브 타이가 존재치 않는다면, 통상보다 많은 영역이 회로의 설계를 위해 재차 필요로 된다. 더우기, 비표준 싸이즈 윈도우는 설계 기술을 도와주는 컴퓨터의 사용을 복잡하게 한다. 그러므로, 큰 단일 접촉 윈도우의 사용은 휴대용회로 설계 기술에 대비하여 남겨둔다. 상술한 기술에 있어서, 접촉 저항을 감소시키기 위해서, 보다 강하게 도핑된 터브 접촉 영역이 상기 터브 타이를 형성하기 전에, 상기 터브에 형성된다. 예를들면, n+도핑 영역이 n터브에 제공되고, 터브 타이 도체에 대해, 터브 접촉 영역에 대해 개방된 접촉 윈도우가 침착되어진다.
소스/드레인 영역에서의 접촉 저항 뿐만 아니라 상기 영역상에 규화물 표준 층을 형성하므로, 게이트 전극에서의 접촉 저항을 감소시키는 것이 공지되었다. 상기는 상기 소스/드레인 영역 뿐만 아니라 폴리실리콘게이트 전극의 노출된 실리콘에 내화성 금속(예를들면, 티타늄)을 반응시키므로, 소위 "살릭사이드(Sallicide)"공정에 의해 단일 동작으로 실행될 수도 있는데, 예를들어, IEDM 기술 개요 714 내지 717페이지(10182)에서 C.K.Lau씨 등에 의한 명칭이 "티타늄이 규화물 자체-정렬 소스/드레인+게이트 기술"인 논문을 참조하자.
전계효과 트랜지스터 소스 영역과 상기 영역이 형성되는 도핑된 실리콘 반도체 터브 영역간에 전기적 접속을 형성하는 기술을 창안해 왔다. 금속 규화물 층은 드레인 및 게이트상에 금속 규화물을 형성하는 동일한 공정 동안, 상기 소스 영역 및 터브 접촉 영역 양자상에 형성된다. 유전체 층이 상기 규화물 층상에 침착될 수도 있고, 윈도우가 상기 소스 및 터브 영역을 전력 공급 도체에 접속시키기 위해 형성될 수도 있다.
이하 상세한 설명은 직접 회로 터브 타이를 형성하는 개선된 기술에 관한 것이다. 제 1 도를 참조하면, 본 기술을 이용하는 CMOS 인버터의 단면이 실례로 도시되었다. n터브(101) 및 P터브(102)는 실리콘 반도체 바디(body)(100)에 위치된다. 본원에 사용된 바와같이 "터브"란 용어는 실리콘 바디의 벌크와는 상이한 도전 형태, 또는 도핑 레벨(또는 둘다)를 가진 상기 반도체 바디에 형성된 영역을 의미한다. 상기 바디(100)는 단결정 실리콘 기판이거나, 또는 실리콘 에피택셜 층일 수도 있는데, 다결정 실리콘 바디도 또한 가능하다. n-터브에 형성된 것이 P+ 소스 영역(103)과 드레인 영역(104)을 가진 P채널 트랜지스터이다. 소스영역(103)에 인접한 것이 n+터브 접촉 영역(105)이다. 본 기술에서 금속 규화물 층(106)은 소스 영역(103)을 상기 터브 접촉 영역(105)에 전기적으로 접속시키므로 인해, n터브(101)에 전기적으로 접속된다. 상기 금속 규화물 층은 정 전력 공급 전압 VDD에 접속되는 통상 알루미늄인 도체(128)에 의해 접촉된다. 그러므로, n터브(101) 및 소스 양자가 동작시 VDD가 된다. 금속 규화물층(107 및 108)은 또한 드레인 영역(104) 및 폴리실리콘 게이트 전극(109)상에 각기 형성된다. 상기 게이트 전극은 통상 실리콘 이산화물이며, 약하게 도핑된 드레인 기술이 전계 유도 저하에도 불구하고 트랜지스터 신뢰성을 개선하기 위해 사용될시에 선택적으로 포함되어진 측벽 스페이서를 가진 게이트 절연체(110)에 의해 상기 n터브의 채널부분에서 절연된다.
상기 실례의 실시예에 있어서, P터브(102)에 형성된 N채널 트랜지스터의 소스(111)는 금속 규화물 층(112)에 의해 P+터브 접촉 영역(113)에 유사하게 접속된다. 도체(114)는 부 전력 공급 전압 VSS에 접속되어, 동작시 소스 영역(111) 및 터브(102)를 VSS가 되게 한다. 금속 규화물 층(116 및 117)은 드레인 영(115) 및 폴리실리콘 게이트 전극(118)상에 각기 형성된다. 도체(119)는 P 및 N채널 트랜지스터의 드레인 영역(104 및 115)에 각기 접속한다. 절연은 필드 산화물 영역(120 내지 122)에 의해 제공되고, 도체(128,114 및 119)는 유리 층(123 내지 127)에 의해 밑에 놓인 영역으로부터 절연된다.
전술한 영역을 형성하는 전형적인 공정 순서는 다음과 같다. P 및 n터브(101,102)는 실리콘 웨이퍼에 형성되고, 필드 산화물 영역(120 내지 122)이 형성된다. 게이트 산화물 영역(110,118) 및 n+ 폴리실리콘 게이트 전극(109,117)이 만들어진다. n-LDD(n-이 약하게 도핑된 드레인 주입은 N-채널 트랜지스터에 대해 이루어지고, P-LDD 주입이 P-채널 트랜지스터에 대해 이루어진다. 그래서 실리콘 산화물 층은 측벽 스페이서(129,130,132,133)를 형성하기에 적합하게 침착되고 이방성으로 에칭된다. N-채널 및 P-채널 트랜지스터에 대한 n+ 및 P+ 소스/드레인 주입은 고-온 어닐(anneal)에 의한 결과로서 이루어진다. 그래서 상기 금속 규화물 층(106,107,108,112,116 및 117)은 대응하는 영역의 노출된 실리콘 표면에 금속을 반응시키므로 형성된다. 상기 금속은 통상 내화성이고, 양호한 실시예에서는 티타늄이나, 탄탈, 몰리브디늄, 텅스텐, 코발트를 포함하는 다른 것들도 사용 가능하다.
금속 규화물을 형성하는 기술에서 공지된 전형적인 공정은 다음과 같다. 1000 옹그스트롬(0.1마이크로 미터) 두께의 티타늄 층이 기판에 앞서 형성된 영역에 대해 우선적으로 전체적으로 침착된다. 그래서 실리콘 이온 빔 주입은 110keV 빔에너지, 1×15ions/cm3도스(doss)로 이루어진다. 상기는 티타늄/실리콘 기판 인터페이스상의 순수한 산화물에 실리콘 원자를 혼합하여, 보다 확고한 규화물 구조를 제공한다. 그래서 상기 티타늄은 섬광에의 노출에 의해, 질소 대기에서 60초동안 625℃로 급히 열 달굼된다. 상기 침착된 티타늄이 노출된 실리콘과 접촉하는 영역에 형성된 상기 티타늄 규화물이 소스/드레인 영역, 터브 접촉 영역 및, 게이트나, 상기 티타늄은 80℃에서 9분 동안 인산 및 과산화수소의 용액에서 에칭에 의해 다른 영역으로부터(예를들어, 필드 산화물 및 게이트 측벽 스페이서로부터)선택적으로 제거된다. 상기 규화물은 저항성을 개선시키기 위해, 20초 동안 900℃로 질소내에서 재차 신속히 열 달굼된다. 규화물 형성에 뒤이어, 유리층이 침착되고 상기 유리 층에 윈도우가 형성되어, 영역(123 내지 127)을 형성한다. 그후에 알루미늄 층이 침착 및 형성되어, 도체 영역(114,119 및 128)을 형성한다. 예를들어, 부가적 유전체 및 도체층과 같은 다른 층과 산화물 또는 질화물 캡 층이 원하는대로 침착될 수도 있다.
상기와 같이 형성된 상보성 인버터의 개략도가 제 2 도에 도시되었다. 그러나 본 기술은 임의의 회로의 트랜지스터에 응용될 수도 있다. 게다가, n 및 P채널 트랜지스터의 소스를 상기 트랜지스터의 터브에 접속시키는 것이 불필요하다. 예를들면, P-채널 장치가 P형 기판에 형성된 n터브에 위치되는 단일 터브공정에 있어서, 상기 P채널 장치의 소스만이 상기 장치의 터브에 접속될 필요가 있을 수도 있다. 그래서, 더욱, 어떤 경우에는 모든 P-채널 장치를 상기 장치의 터브에 접속시킬 필요가 없을 수도 있다. 본 기술은 터브 타이를 형성하기 위해 접촉 윈도우를 개방할 필요가 전혀 없음을 명심하자. 예를들면, 터브 타이는 공간을 절약하기 위해, 주어진 수의 트랜지스터와 소수의 터브 타이에 대해 개방된 접촉 윈도우에 대해 제공될 수도 있다. 마지막으로, 비록, 상술한 것이 절연된 게이트(예를들어, CMOS) 기술을 사용하여 설명되었다 하더라도, 그것이 접합 전계 효과 트랜지스터 기술을 사용하는 다른 형태에 대해 또한 사용될 수도 있다.

Claims (13)

  1. 주어진 도전 형태의 실리콘 바디(100)에 형성된 제 1 도전 형태의 도핑된 제 1 터브 영역(101)에 형성되었으며, 제 1 터브 타이에 의해 상기 제 1 터브 영역에 전기적으로 접속되어진 소스(103)를 가졌으며, 적어도 그 일부분에 유전체층(124)이 겹쳐진 제 1 트랜지스터를 갖는 집적 회로에 있어서, 상기 제 1 터브 타이는 상기 소스(103)로부터 상기 제 1 터브 영역(101)내에 완전히 형성된 상기 제 1 도전 형태의 인접한 강하게 도핑된 접촉 영역(105)으로 상기 실리콘 바디를 접촉시키는 금속 규화물(106)이며, 제 1 접촉 윈도우가 상기 유전체 층(123,124)에 형성되고, 금속 제 1 전력 공급 도체(128)가 상기 제 1 윈도우내로 확장되고 상기 제 1 터브 타이(106)와 물리적 접촉하는 것을 특징으로 하는 직접 회로.
  2. 제 1 항에 있어서, 상기 금속 규화물이 상기 제 1 트랜지스터의 드레인(107) 및 게이트(108)상에 또한 형성되는 것을 특징으로 하는 집적 회로.
  3. 제 1 항에 있어서, 상기 금속 규화물이 티타늄 규화물인 것을 특징으로 하는 집적 회로.
  4. 제 1 항에 있어서, 상기 금속규화물이 탄탈 규화물 몰리브덴 규화물 및, 텅스텐 규화물로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 집적 회로.
  5. 제 1 항에 있어서, 상기 제 1 터브 영역(101)은 상기 반도체 바디(100)의 벌크로서 역도전 형태를 갖는 것을 특징으로 하는 집적 회로.
  6. 제 5 항에 있어서, 상기 반도체 바디(100)의 벌트로서 동일한 도전 형태 및 상이한 도우펀트 농도를 갖는 제 2 터브 영역(102)를 포함하는 것을 특징으로 하는 집적 회로.
  7. 제 1 항에 있어서, 상기 제 1 윈도우는 상기 트랜지스터중 적어도 한 트랜지스터의 드레인(104)상의 상기 유전체 영역(124,125)에 형성된 인도우와 동일한 싸이즈인 것을 특징으로 하는 집적 회로.
  8. 제 1 항에 있어서, 상기 도체(128)가 알루미늄인 것을 특징으로 하는 집적 회로.
  9. 제 1 항에 있어서, 다수의 트랜지스터가, 금속 규화물 터브 타이에 의해 상기 터브 영역에 형성된 인접한 강하게 도핑된 접촉 영역에 접속되는 소스를 갖기 위해서, 상기 터브 영역에 형성되며, 접촉 윈도우의 수가 상기 다수의 트랜지스터의 수보다 적어 접촉윈도우에 충당된 공간이 감소되는 것을 특징으로 하는 집적 회로.
  10. 제 1 항에 있어서, 상기 금속 전력 공급 도체(128)가 알루미늄 도체인 것을 특징으로 하는 집적 회로.
  11. 제 1 항에 있어서, 상기 제 1 도전 형태와 반대인 제 2 도전 형태이며, 경계에서 상기 제 1 터브 영역(101)에 인접한 도핑된 제 2 터브 영역(102)을 포함하고, 상기 실리콘 바디의 표면에서 상기 경제에 형성된 필드 산화물 절연 영역(120)을 포함하는 것을 특징으로 하는 집적 회로.
  12. 제 11 항에 있어서, 제 2 트랜지스터가 상기 제 2 터브 영역에 형성되며, 상기 제 2 트랜지스터의 소스(111)가 제 2 터브 타이에 의해 상기 제 2 터브 영역(102)에 전기적으로 접속되어지고, 상기 제 2 터브 타이는 상기 제 2 트랜지스터의 소스(111)로부터 상기 제 2 터브 영역(102)내에 완전히 형성된 상기 제 2 도전형태의 인접한 강하게 도핑된 접촉 영역(113)으로 상기 실리콘 바디를 접촉시키는 금속 규화물(112)인 것을 특징으로 하는 집적 회로.
  13. 제 12 항에 있어서, 상기 유전체 층(126)은 상기 제 2 트랜지스터의 적어도 일부분에 겹쳐지고, 제 2 접촉 윈도우가 상기 유전체 층(126,127)에 형성되고, 금속 제 2 전력 공급 도체(114)가 상기 제 2 윈도우내로 확장되고 상기 제 2 터브 타이(112)와 물리적으로 접촉하는 것을 특징으로 하는 집적 회로.
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