JPH05102470A - ゲート・ドレインオーバーラツプを有する絶縁型ゲート電界効果トランジスタ及びその製造方法 - Google Patents

ゲート・ドレインオーバーラツプを有する絶縁型ゲート電界効果トランジスタ及びその製造方法

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JPH05102470A
JPH05102470A JP4068324A JP6832492A JPH05102470A JP H05102470 A JPH05102470 A JP H05102470A JP 4068324 A JP4068324 A JP 4068324A JP 6832492 A JP6832492 A JP 6832492A JP H05102470 A JPH05102470 A JP H05102470A
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layer
gate
insulating film
silicide
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Fu-Tai Liou
リオウ フ−タイ
Frank R Bryant
アール． ブライアント フランク
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Abstract

(57)【要約】 （修正有） 【目的】シリサイド間隔が傾斜接合領域の寸法とは独立
的に最適化させることが可能で、シリサイド被覆を有す
るオーバーラッピング型ゲートトランジスタ及びその製
造方法を提供する。 【構成】金属シリサイド層を、ポリシリコンを著しくエ
ッチングすることのないエッチャントでエッチングし
て、ゲート電極の上側部分１０を画定する。次いで、上
側ゲート電極部分をマスクとして使用して、ポリシリコ
ン層を介して、軽度にドープしソース／ドレイン延長部
１３に注入する。ゲート電極の上側部分の側部上に側壁
スペーサ１２を形成し、且つ該スペーサをマスクとして
使用してポリシリコン８をエッチングし、反転型Ｔゲー
ト構成体を画定する。又ＬＤＤ領域に対してソース／ド
レイン注入の位置を画定するために第一側壁膜を使用
し、シリサイド形成を該ゲートから離隔させるために第
二側壁スペーサを使用し、傾斜接合の寸法をシリサイド
化反応とは独立的に画定する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路の技術分野に関
するものであって、更に詳細には、傾斜接合を有する絶
縁ゲート型電界効果トランジスタ及びその製造方法に関
するものである。
【０００２】
【従来の技術】集積回路の技術分野において、最近及び
継続する技術的進歩により、ますますより小さな寸法の
半導体構成体を製造することが可能となっている。例え
ば、１ミクロン以下の絶縁ゲート型電界効果トランジス
タ（ＩＧＦＥＴ）用のゲート電極は一般的に製造されて
おり、０．５ミクロン以下のゲート電極を有するトラン
ジスタが近い将来に製造されるものと予測されている。
公知の如く、ますます小型のトランジスタを製造する能
力は、単位面積当りより多数の機能を有する集積回路を
製造することを可能とする。更に、この様に小型のＩＧ
ＦＥＴはますます高いトランスコンダクタンス値を与
え、従ってこの様な装置で実現される回路機能は一層速
いスイッチング速度で動作する。
【０００３】当該技術分野において公知の如く、短チャ
ンネル長ＩＧＦＥＴはある種の性能及び信頼性の問題に
より影響を受ける。この様な問題のうちの第一のものは
いわゆる「ホットエレクトロン」即ち「ホットキャリ
ア」効果と呼ばれるものであり、その場合、ドレイン接
合における高電界により高エネルギキャリアが発生さ
れ、ゲート絶縁膜内にトラップされ、スレッシュホール
ド電圧シフトを発生させる。短チャンネル長ＩＧＦＥＴ
が特に影響を受けやすい別の問題は、いわゆる「短チャ
ンネル効果」であり、それはドレインとソースとの間の
サブスレッシュホールド即ちスレッシュホールド以下で
のリークを増加させる。更に、トランジスタ寸法が減少
するに従いソース及びドレイン空乏領域が一層近くな
り、この様な装置に対するパンチスルー電圧を低下させ
る。
【０００４】冶金学的接合における局所的な電界は階段
型接合と比較して傾斜接合のほうが一層低いので、傾斜
型ソース／ドレイン接合を使用することにより、ＩＧＦ
ＥＴのこれらの問題の各々に対する影響を改善すること
が可能であることが知られている。傾斜接合金属−酸化
物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を製
造する公知の技術は、ゲート電極と自己整合して軽度に
ドープしたソース／ドレイン領域を注入し、且つゲート
の側部上に側壁絶縁体スペーサを使用して軽度にドープ
した領域の端部から高度にドープしたソース／ドレイン
注入を引き離し、その結果傾斜接合が得られる。この様
な技術の一つの例は米国特許第４，３５６，６２３号に
記載されている。傾斜接合ＮチャンネルＭＯＳＦＥＴを
製造する別の技術では、ソース／ドレイン位置内に異な
った拡散率を持った二つの物質を注入し、従って拡散の
後に傾斜接合が得られる。この様な技術は、米国特許第
４，８５１，３６０号及び米国特許第４，８７８，１０
０号に記載されている。
【０００５】これらの方法に基づく傾斜接合は短チャン
ネル階段状接合トランジスタにおいて観察される有害な
効果を減少させるものであるが、これらの各方法は、チ
ャンネルのドレイン端において（及び、従来のプロセス
においては、ソース端においても）直列抵抗の等価物を
与える。この付加的な直列抵抗が存在することは、トラ
ンジスタ及びそれにより実現される回路の性能を低下さ
せる。Ｉｚａｗａ ｅｔ ａｌ．著「ディープサブミク
ロンＶＬＳＩ用のゲート・ドレインオーバーラップ型装
置（ＧＯＬＤ）の注入（Ｉｍｐａｃｔ ｏｆ ｔｈｅ
Ｇａｔｅ−Ｄｒａｉｎ Ｏｖｅｒｌａｐｐｅｄ Ｄｅｖ
ｉｃｅ （ＧＯＬＤ） ｆｏｒ Ｄｅｅｐ Ｓｕｂｍｉ
ｃｒｏｍｅｔｅｒ ＶＬＳＩ）」、トランズアクション
ズ・オブ・エレクトロン・デバイシーズ、Ｖｏｌ．３
５、Ｎｏ．１２（ＩＥＥＥ、１９８８）２０８８−９３
頁の文献に記載される如く、傾斜型ドレイン領域とオー
バーラップするゲート電極を有するトランジスタは、上
述した高電界短チャンネル問題における減少を与える
が、トランジスタ性能の著しい損失を伴なうものではな
い。
【０００６】この様なオーバーラップするゲート電極ト
ランジスタ、即ち一般的に「反転Ｔ」トランジスタと呼
ばれるトランジスタを製造する従来の技術は、極めて複
雑なものであるか又は非常に精密な処理条件を必要とす
るものであり、エラーに対しての余裕はほとんどない。
上掲したＩｚａｗａ ｅｔ ａｌ．の文献では、上側ポ
リシリコン層のエッチングにおけるエッチストップとし
て第一ポリシリコン層を空気に露呈することにより形成
される薄いネイティブな酸化物層に依存することにより
反転型Ｔゲートを形成しているが、それは、高度に選択
性のあるドライエッチングを必要とする。ネイティブな
ポリシリコン酸化物の厚さが薄いこと及びその一体性が
劣っていることから、エッチストップとしてネイティブ
な酸化物に依存することは、ほとんど処理上の余裕を与
えるものではなく且つ生産性が劣ったものであると考え
られる。
【０００７】反転型Ｔゲート構造を製造する別の方法
は、Ｐｆｉｅｓｔｅｒ ｅｔ ａｌ．著「ＣＭＯＳ Ｖ
ＬＳＩ用の選択的に付着形成したポリシリコンゲートを
有する自己整合型ＬＤＤ／チャンネル注入型ＩＴＬＤＤ
プロセス（Ａ Ｓｅｌｆ−Ａｌｉｇｎｅｄ ＬＤＤ／Ｃ
ｈａｎｎｅｌ Ｉｍｐｌａｎｔｅｄ ＩＴＬＤＤ Ｐｒ
ｏｃｅｓｓ Ｗｉｔｈ Ｓｅｌｅｃｔｉｖｅｌｙ−Ｄｅ
ｐｏｓｉｔｅｄ Ｐｏｌｙ Ｇａｔｅｓ ｆｏｒ ＣＭ
ＯＳ ＶＬＳＩ）」、インターナショナル・エレクトロ
ン・デバイス・ミーティング、ペーパー３２．２．１
（ＩＥＥＥ、１９８９）、７６９−７７２頁に記載され
ている。この方法は、最初に、ＬＤＤ領域をオーバーラ
ップする薄いポリシリコン層を形成する。次いで、この
層の上に酸化物層を形成し、且つゲート電極を形成すべ
き位置から除去する。次いで、選択的ポリシリコン付着
により、酸化物が除去された位置にゲート電極を形成
し、その他の位置にポリシリコンを形成することはな
い。
【０００８】オーバーラップしたゲート構造を製造する
別の方法は、Ｃｈｅｎ ｅｔ ａｌ．著「ポリスペーサ
を使用した極めて信頼性のある０．３ミクロンＮチャン
ネルＭＯＳＦＥＴ（Ａ Ｈｉｇｈｌｙ Ｒｅｌｉａｂｌ
ｅ ０．３μｍ Ｎ−ＣＨＡＮＮＥＬ ＭＯＳＦＥＴ
Ｕｓｉｎｇ Ｐｏｌｙ Ｓｐａｃｅｒｓ）」、１９９０
シンポジウム・オン・ＶＬＳＩ・テクノロジー（ＩＥＥ
Ｅ、１９９０）３９−４０頁の文献に記載されている。
この文献は、ポリシリコンゲート電極の側部上のネイテ
ィブな酸化物がソース／ドレイン注入期間中に十分に損
傷されて該スペーサがゲート電極へ電気的に接続される
場合の酸化物スペーサの代わりにポリシリコンスペーサ
を使用することを記載している。
【０００９】更に別の技術的背景として、ＩＧＦＥＴの
ようなデバイスにおける構成がますます小型化するに従
い、その中の幅狭の導体の直列抵抗が増加する。このこ
とは、サブミクロンゲート電極及びソース／ドレイン領
域に対して特にいえることである。これらの構成の導電
度を増加させるための公知の技術は、タンタル、チタ
ン、コバルト、タングステンなどのような耐火性金属
の、ゲート電極及びソース・ドレイン領域のシリコンと
の直接的反応により高度に導電性の金属シリサイドクラ
ッディング即ち被覆体を形成することである。傾斜型ド
レイン接合の形成において上述した如く、側壁酸化物ス
ペーサは、その上側にシリサイドが形成されないので、
ゲート電極とソース／ドレイン領域との間に電気的分離
を与え、爾後のエッチングによりシリサイドに著しい悪
影響を与えることなしに、酸化物スペーサ上から未反応
の金属を除去することを可能とする。この様な態様でシ
リサイドで被覆したトランジスタを製造する方法の一例
が米国特許第４，３８４，３０１号に記載されている。
この様な態様でのシリサイドクラッディング（被覆）の
形成は、通常、当該技術分野においては、「サリサイド
（ｓａｌｉｃｉｄｅ）」と呼ばれており、シリサイドが
導電性構成体に自己整合されている特性に言及したもの
である。
【００１０】しかしながら、従来の自己整合型シリサイ
ド化においては、傾斜型接合、又は「軽度にドープした
ドレイン（ＬＤＤ）」領域及びゲートシリサイドからの
ソース／ドレインシリサイドの離隔を画定するために同
一の側壁スペーサが使用されるので、所望のスペーサ幅
の選択は何れの場合に対しても最適化させることは不可
能である。特に０．５ミクロン以下のチャンネル長のト
ランジスタの場合には、ＬＤＤ領域に必要とされる間隔
は、ソース／ドレインシリサイドとゲート電極シリサイ
ドとの間の分離を維持するために必要なものよりも小さ
いものである。側壁スペーサの厚さを画定する従来の技
術によれば、シリサイド層の間の電気的分離を維持する
ために十分な厚さの側壁スペーサを与えることは一層長
いＬＤＤ領域を必要とし、従って、この様なトランジス
タにおけるシリサイド化の利点は、装置の寸法が増大す
るという犠牲の上に成り立つものであり、且つトランジ
スタチャンネルと直列する所望のＬＤＤ領域よりも一層
長いものとなることにより性能が低下される。
【００１１】
【発明が解決しようとする課題】本発明は、ゲート電極
がドレイン領域とオーバーラップする改良したＩＧＦＥ
Ｔ及びその製造方法を提供することを目的とする。本発
明の別の目的とするところは、製造上影響の受けにくい
ＩＧＦＥＴの製造方法を提供することである。本発明の
更に別の目的とするところは、シリサイド間隔が傾斜接
合領域の寸法とは独立的に最適化されている傾斜接合を
有するシリサイドで被覆されたＩＧＦＥＴ及びその製造
方法を提供することである。本発明の更に別の目的とす
るところは、シリサイド間隔が傾斜接合領域の寸法とは
独立的に最適化させることが可能でありシリサイド被覆
を有するオーバーラッピング型ゲートトランジスタ及び
その製造方法を提供することである。
【００１２】
【課題を解決するための手段】本発明は、ドレイン領域
とオーバーラップするゲート電極を有する自己整合型Ｉ
ＧＦＥＴを製造する方法に組込むことが可能である。第
一ゲート層がドープしたポリシリコンから形成され、且
つ金属シリサイドからなる第二ゲート層がその上に付着
形成される。該ゲート電極は、ポリシリコン層上で停止
するエッチングで該金属シリサイドをエッチングするこ
とにより画定される。次いで、高度にドープしたドレイ
ン注入のイオン注入を、該シリサイドゲート電極をマス
クとして使用して、該ポリシリコン層を介して実施す
る。次いで、ゲート電極の側部上に側壁スペーサを形成
して、ポリシリコンゲート層のエッチングに対するマス
クを形成する。次いで、該側壁スペーサをマスクとして
使用して、高度にドープしたソース／ドレイン領域を注
入し、その結果、ポリシリコン層がＬＤＤ領域とオーバ
ーラップした反転型Ｔ ＩＧＦＥＴが得られる。
【００１３】本発明は、更に、ゲート構造とオーバーラ
ップする場合及びしない場合の両方において、シリサイ
ドを被覆型ＬＤＤトランジスタを製造する方法に組込む
ことも可能である。第一側壁スペーサが、矩形状のゲー
ト構造において又は上述した反転型Ｔ構造の何れかにお
いて、ＬＤＤ領域（即ち、高度のソース／ドレイン注入
を受取ることのない領域）の長さを画定する厚さで設け
られる。シリサイドゲート電極を有する反転型Ｔ構成に
おいては、好適には、ポリシリコン層をシリサイドゲー
ト電極上に形成する。高度のソース／ドレイン領域の注
入の後、第二側壁スペーサを与え、その厚さは、直接反
応シリサイド化がソース／ドレイン領域をゲートへ短絡
させないように決定される。次いで、直接反応自己整合
型シリサイド化を実施して、ゲート及びソース／ドレイ
ン領域のクラッディング即ち被覆を行なう。
【００１４】
【実施例】最初に、図１を参照すると、本発明の第一実
施例に基づいて絶縁ゲート型電界効果トランジスタ（Ｉ
ＧＦＥＴ）１の構成について説明する。ＩＧＦＥＴ１を
図１に示してあり且つ以下においてＮチャンネル金属−
酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）
として説明するが、本発明は、ＰチャンネルＩＧＦＥＴ
及びＭＯＳＦＥＴ及び二酸化シリコン以外の物質を使用
するＩＧＦＥＴに対しても個別的に又はその他の物質と
共に結合して適用することが可能であることに注意すべ
きである。更に、一つのチャンネル導電型の単一トラン
ジスタの製造について説明するが、従来のＣＭＯＳ技術
をこれらの方法に適用して所望により、同一の装置内に
ＰチャンネルトランジスタとＮチャンネルトランジスタ
の両方を製造することも可能である。しかしながら、注
意すべきことであるが、本発明における短チャンネルＩ
ＧＦＥＴの悪影響の多くは、Ｐチャンネルトランジスタ
よりもＮチャンネルトランジスタにおいてより多くの影
響を発生するものである。
【００１５】更に、注意すべきことであるが、ＩＧＦＥ
Ｔ１及び本発明の別の実施例に基づくトランジスタは、
概略断面に関して説明する。これらの装置の平面図にお
ける構成は所望の特定のレイアウトに依存するものであ
り、これらの概略断面図から当業者にとって自明なもの
である。
【００１６】本発明のこの実施例に基づくＮチャンネル
ＩＧＦＥＴ１は、比較的軽度にドープしたＰ型層２内の
本体又は基板の半導体表面に形成される。Ｐ型層２は単
結晶シリコン基板、表面において拡散又はその他の方法
でドープされたウエル又はタブ領域のドープした部分と
することが可能であり、又は基板表面におけるエピタキ
シャル層とすることも可能である。ＣＭＯＳ構成におい
ては、Ｐ型層２に類似したＮ型層、タブ又はウエルも存
在し、その中にＰチャンネルトランジスタが形成され
る。更に別の実施態様としては、ＩＧＦＥＴ１（及び本
明細書に記載されるその他のトランジスタ）を、シリコ
ン・オン・絶縁層の形態で形成することが可能であり、
この様なシリコン・オン・絶縁層技術は当該技術分野に
おいて公知である。
【００１７】Ｐ型層２の選択した部分の上に分離酸化物
４を設け、それらの間の表面に活性領域を画定する。分
離酸化物４は、従来のシリコン局所酸化技術（ＬＯＣＯ
Ｓ）技術に従って形成することが可能であり、又はその
他の公知の技術により形成することも可能であって、例
えばＩＧＦＥＴ１などのトランジスタを形成する別々の
活性領域の間に電気的分離を与える。各々が軽度にドー
プした延長部１３を有するＮ型ソース／ドレイン領域１
１がＩＧＦＥＴ１の表面に設けられており、ＩＧＦＥＴ
１のチャンネルは、勿論、従来の態様でそれらの間に位
置されている。本明細書に記載するその他の実施例から
明らかな如く、ソース／ドレイン領域１１の表面を、耐
火性金属シリサイドで被覆して導電性を改善することが
可能である。チャンネル領域の上側に位置してゲート絶
縁膜６が設けられており、それは二酸化シリコン、窒化
シリコン、酸化タンタル又はその他の公知の絶縁性物質
及びそれらの組合わせから形成することが可能である。
ソース／ドレイン領域１１（及びゲート電極）に対して
の電気的接続は、模式的に、端子Ｓ，Ｄ，Ｇ（それぞ
れ、ソース、ドレイン及びゲート）として示されてお
り、これらの接続はその上の絶縁層を介してこれらの構
成体への従来のメタルラインコンタクトにより形成され
ている。
【００１８】本発明のこの実施例に基づくＩＧＦＥＴ１
は、反転型Ｔ形状を有するゲート電極を有している。ポ
リシリコン下側ゲート層８はゲート絶縁膜６に隣接して
配設されており且つチャンネル領域のみならず、両側の
軽度にドープしたソース／ドレイン延長部１３の上側に
位置している。本発明のこの実施例によれば、上側ゲー
ト層１０は例えばタンタルシリサイドなどのような耐火
性金属シリサイドから形成されており、且つポリシリコ
ン下側ゲート層８とコンタクト即ち接触しているがポリ
シリコン下側ゲート層８の幅全体に亘って完全に延在し
ているわけではない。以下に説明する如く、下側ゲート
層８の物質と相対的に選択的にエッチングすることが可
能である限り、上側ゲート層１０に対して別の物質を使
用することも可能である。この様な別の物質の例として
は、例えばチタンシリサイド及びタングステンシリサイ
ドなどのようなその他の金属シリサイドなどがある。一
方、上側ゲート層１０に対して耐火性金属を使用するこ
とが適している場合もある。更に、上側ゲート層１０と
して耐火性金属を付着させ、次いで、該金属が下側に存
在するポリシリコンの下側ゲート層８と反応するように
熱処理を行ない、その厚さに亘って変化する組成でその
界面近くの膜の位置に金属シリサイドを形成することが
可能であり（即ち、層１０の上に純粋の金属を設け、ポ
リシリコンを層８の底部に設け、且つそれらの間に金属
シリサイドを設ける）、この様な組成は本明細書に記載
する選択性エッチング特性を与えることも可能である。
更に別の実施形態においては、種々のドーパント（例え
ば、ボロン）及びその種々の濃度がポリシリコンのエッ
チング速度に影響を与えることが知られている。従っ
て、単一層のポリシリコンを使用して、下側ゲート層８
と上側ゲート層１０の両方を形成し、上側の部分を下側
部分と相対的に選択的にエッチング可能であるような態
様で注入するか又はその他の方法でドーピングし、その
際に本発明の実施例に基づく反転型Ｔゲート電極を形成
することが可能である。
【００１９】図１に示した如く、上側ゲート層１０の側
部上に配設され且つポリシリコン下側ゲート層８の上側
に位置して、二酸化シリコン、窒化シリコン、金属酸化
物又は以下に説明するような態様で所定の構成を形成す
るために使用することが可能なその他の物質からなる側
壁絶縁性スペーサ１２を形成する。
【００２０】ＩＧＦＥＴ１は、従来の態様で電界効果ト
ランジスタとして動作し、ゲート電極における電圧がソ
ース／ドレイン領域１１の間の導通度を制御する。ＩＧ
ＦＥＴ１は、特に、極めて小型のトランジスタ用に適合
されており、例えば、軽度にドープしたソース／ドレイ
ン延長部１３の間のチャンネル長（即ち、上側ゲート層
１０の幅）が０．２５ミクロン乃至０．５０ミクロンの
オーダーである．勿論、より大型のトランジスタも本発
明の利点を享受することが可能である。より小型のトラ
ンジスタに対するこの利点は、軽度にドープしたソース
／ドレイン（ＬＤＤ）延長部１３によるソース／ドレイ
ン接合のグレーディング即ち傾斜型構造に起因するもの
である。更に、延長部１３に亘っての下側ゲート層８の
オーバーラップは、ゲート対ソース電圧がＩＧＦＥＴ１
のスレッシュホールド電圧を超える場合に、これらの領
域が導通状態となることを可能とする。その結果、軽度
にドープされた延長部１３によりオン状態における直列
ソース／ドレイン抵抗が付加されることはほとんどな
い。従って、軽度にドープされた延長部１３を使用する
ことにより与えられる信頼性及びサブスレッシュホール
ド（スレッシュホールド以下）での性能における改善
は、何ら性能における犠牲を伴なうことなく得ることが
可能である。
【００２１】次に、図２ａ乃至図２ｇの各概略断面図を
参照して、図１のＩＧＦＥＴ１を製造する好適な方法に
ついて詳細に説明する。図２ａにおいては、従来技術に
よりＰ型層２を形成し（それが基板であるか、ＣＭＯＳ
型構成体におけるウエルであるか、エピタキシャル層で
あるか、又はその他の等価な領域）及びフィールド酸化
物４によりその表面に活性領域を画定した後の構成が示
されている。Ｐ型層２の活性領域の上側にゲート絶縁膜
６が設けられている。ゲート絶縁膜６の好適実施例は、
ＩＧＦＥＴ１のこの例の場合４乃至１５ｎｍのオーダー
の厚さを持った熱二酸化シリコンである。
【００２２】ゲート絶縁膜６及びフィールド酸化膜４の
上側に多結晶シリコンからなる層８が設けられており、
それは、本トランジスタのゲート電極の下側層として作
用する。ポリシリコン層８は、好適には、例えばＣＶＤ
などの従来の技術で例えば５０ｎｍなどの２０乃至１０
０ｎｍのオーダーの厚さに付着形成される。ポリシリコ
ン層８は、更に、好適には、それを付着形成した場所に
おけるか、又は爾後のドーピング又は注入プロセスによ
りドープさせ、２０乃至５０００Ω／□のオーダーのシ
ート抵抗を持った高い導電性とさせる。
【００２３】ポリシリコン層８を付着形成し且つそれを
ドーピングした後に、耐火性金属又は耐火性金属シリサ
イドからなる上側ゲート層１０を、図２ｂに示した如
く、付着形成する。この上側ゲート層１０の組成は、好
適には、以下の説明から明らかな如く、ポリシリコンと
相対的に選択的にエッチング可能であるように選択され
る。上側ゲート層１０に対しての好適な物質はタンタル
シリサイドであり、その厚さは１００ｎｍ乃至４００ｎ
ｍのオーダーである。
【００２４】ポリシリコンとシリサイドのスタックした
即ち積層型の構成を形成する従来の方法によれば、ポリ
シリコン層８の付着形成及びドーピングは、上側ゲート
層１０の爾後の付着と別の装置内において実施すること
が可能である。必要である場合又は所望により、ネイテ
ィブな酸化物及びその他の汚染物を除去するために、ポ
リシリコン下側ゲート層８を形成した後に、ウエハの簡
単なディップを実施することが可能である。一方、上側
ゲート層１０を、付着操作の間にウエハを除去すること
なしに（そのことは、ポリシリコン層８の表面上にネイ
ティブな酸化物層が形成することを排除する）、ポリシ
リコン付着と同一の反応室内において上側ゲート層１０
を付着形成することが可能である（所望により、この様
な付着の期間中にその場でのドーピングを行なうことも
包含する）。
【００２５】次いで、好適には、上側ゲート層１０を、
従来のホトリソグラフィ技術によりパターン形成して、
反転型Ｔゲート電極の上側部分の幅を画定し、且つ、本
発明に基づいて、ソース／ドレイン延長部１３（注入に
より形成される）の端部を画定する。ホトレジスト又は
別のマスキング層と共に残存すべき上部ゲート層１０の
部分を保護した後に、上側ゲート層１０を、上側ゲート
層１０の露出部分を除去するが下側に存在するポリシリ
コン層８を実質的にエッチングすることのないエッチャ
ントでエッチングを行なう。更に、小さな幾何学的形状
に起因して（例えば、ゲート電極の上側部分の幅が０．
５ミクロン以下のオーダー）、エッチングが非等方的で
あることが極めて好ましい。好適実施例においては、上
側ゲート層１０は付着形成したタンタルシリサイドから
形成されており、好適なエッチングは、「フレオン」弗
素化炭化水素をベースとした物質を使用するプラズマエ
ッチングである。図２ｃはこの様なエッチングの後のＩ
ＧＦＥＴ１を示しており、そのエッチングにより画定さ
れる上側ゲート層１０を示しており、ポリシリコン層８
が活性領域全体（及びフィールド酸化物４）の上に残存
している。
【００２６】プロセスにおけるこの時点において、ポリ
シリコン層８及びゲート絶縁膜６を透過するのに十分な
エネルギであるが上側ゲート層１０を透過することのな
い十分に低いエネルギの、例えば砒素又は燐などのよう
なＮ型ドーパント物質のイオン注入により、軽度にドー
プしたソース／ドレイン延長部１３を形成することが可
能である。このイオン注入は、しばしば、リーチスルー
注入と呼ばれる。このイオン注入のドーズは、究極的に
形成されるＩＧＦＥＴ１内の所望の傾斜接合を与えるべ
く選択されている。例えば、ポリシリコン層８の厚さが
５０ｎｍのオーダーである場合、且つ上側ゲート層１０
が３００ｎｍの厚さのオーダーのタンタルシリサイドで
ある場合、１０13／ｃｍ2のドーズでの５０ｋｅＶのエ
ネルギにおける燐のイオン注入が、アニーリングの後
に、ソース／ドレイン延長部１３内において１×１０17
／ｃｍ3 のオーダーの不純物濃度を与える。図２ｄは注
入したドーパントを拡散させるために高温アニールを行
なった後に軽度にドープしたソース／ドレイン領域１３
が形成される位置を示している。
【００２７】しかしながら、注意すべきことであるが、
注入したドーパントを拡散させるための本構成体のアニ
ーリングは、図２ｄの注入の後に必ずしも実施すること
が必要なわけではなく、全ての注入を行なった後に（即
ち、高度のソース／ドレイン注入の後）行なうことも可
能である。更に、注意すべきことであるが、上側ゲート
層１０をマスクとして使用してこの時点においてＰ型不
純物を注入し従来の態様でパンチスルーを防止すること
が望ましく、特に極めて小型のＮチャンネルトランジス
タの場合にはこの様にすることが望ましい。
【００２８】軽度にドープしたソース／ドレイン延長部
１３のイオン注入の後に、図２ｅに示した如く、側壁ス
ペーサ１２を上側ゲート層１０の側部上でポリシリコン
層８の上側に位置して形成する。側壁スペーサ１２は、
二酸化シリコンから形成することが可能であるが、側壁
スペーサに対して有用な従来公知のその他の物質を使用
することも可能である。酸化物側壁スペーサ１２の形成
のための従来の技術は、例えばＴＥＯＳの分解による二
酸化シリコンの適合層を付着形成し、次いで下側に存在
するポリシリコン層８及び上側のゲート層１０の物質を
実質的にエッチングすることなしに、二酸化シリコンを
エッチングする条件下において、該酸化物層を非等方的
にエッチングする。本発明のこの実施例に対しての好適
な技術は、３００ｎｍの二酸化シリコンを付着形成し、
次いでクリアされるまで「フレオン」弗素化炭化水素を
ベースとしたエッチャントを使用してプラズマエッチン
グを行なうことである。
【００２９】本発明のこの実施例によれば、側壁スペー
サ１２を使用して、そのエッチングに対するマスクとし
て作用することにより、ポリシリコン下側ゲート層８の
寸法を画定する。ポリシリコン下側ゲート層８の好適な
エッチングは、エッチャントとして塩素を使用するプラ
ズマエッチングであり、従ってポリシリコン下側ゲート
層８は、側壁スペーサ１２及びゲート絶縁膜６（例え
ば、二酸化シリコン）の物質に関し選択的にエッチング
される。十分な選択性を有する場合、図２ｆに示した如
く、ポリシリコン下側ゲート層８はエッチングされてク
リア即ち除去される。ポリシリコン下側ゲート層８及び
シリサイド上側ゲート層１０により形成されるゲート電
極の反転型Ｔ形状が図２ｆにおいて明らかである。
【００３０】側壁スペーサ１２は、下側ゲート層８のポ
リシリコンエッチングをマスクすべく作用するのみなら
ず、高度のソース／ドレイン注入を受取る位置を画定す
るためのスペーサとして使用することも可能である。こ
の高度のソース／ドレイン注入は、従来、ゲート絶縁膜
６を除去した後に表面のソース及びドレイン領域に亘っ
て実施しているものである。この実施例のＮチャンネル
ＩＧＦＥＴ１の場合には、ソース／ドレイン領域は、ゲ
ート絶縁膜６を透過するがゲート電極８，１０及び側壁
スペーサ１２から形成されるマスクを透過することのな
い６０ｋｅＶのエネルギにおいて１×１０16／ｃｍ2 の
ドーズの砒素のイオン注入（又は、この砒素注入に加え
て又はその代わりに４５ｋｅＶで１×１０16／ｃｍのド
ーズでの燐の注入を行なうことも可能）によりソース／
ドレイン領域を形成することが可能である。アニーリン
グの後に（それは、従来公知の如く、注入の直後に実施
する場合もしない場合もある）、図２ｇに示した如く、
ソース／ドレイン領域１１が形成される。０．５ミクロ
ンのオーダーのチャンネル長を持ったＩＧＦＥＴ１に対
する典型的な接合深さは０．１５ミクロンのオーダーで
ある。その結果得られる構成を図１に示してある。
【００３１】次いで、活性領域に対して従来の金属相互
接続を形成することにより、本集積回路が完成される。
従って、上述した方法は、比較的簡単な処理ステップで
反転Ｔオーバーラップ型ゲート電極トランジスタを形成
する。その結果、オーバーラップするゲート電極に起因
する最小の性能劣化を伴なって傾斜接合に起因する信頼
性のあるトランジスタ構成体を与えるというオーバーラ
ップ型ゲート電極トランジスタの利点は、安定な製造プ
ロセスにより与えられる。
【００３２】次に、図３ａ乃至図３ｄを参照すると、ソ
ース及びドレイン領域の自己整合型シリサイド化を包含
する本発明に基づくトランジスタを製造する別の方法に
ついて説明する。図３ａを参照すると、この別の実施例
に基づいて製造されたトランジスタが、上述した図２ｂ
におけるのと実質的に同一の段階における状態において
示されている。しかしながら、シリサイド上側層１０の
付着形成に加えて、本発明のこの実施例によれば、第二
ポリシリコン層１４がシリサイド上側層１０の上側に付
着形成されている。ポリシリコン層１４の厚さは、好適
には、ポリシリコン下側層８におけるのと同様に、２０
乃至１００ｎｍであり、例えば５０ｎｍである。
【００３３】次に、図３ｂを参照すると、本発明のこの
別の実施例に基づく構成体が示されており、それは、図
２ｃ乃至図２ｇに関して上述したのと同様の態様で軽度
にドープしたソース／ドレイン延長部１３を形成した後
の状態が示されている。このゲート電極構成は、ポリシ
リコン下側ゲート層８、シリサイド上側ゲート層１０、
及び側壁スペーサ１２を包含しており、更に、該ゲート
電極の上表面は、ポリシリコン層１４により形成されて
おり、シリサイドゲート電極１０と共にパターン形成さ
れ且つエッチングされて実質的に同一の幅を有してい
る。注意すべきことであるが、ポリシリコン１４及びシ
リサイド上側ゲート層１０のエッチングは、好適には、
２段階のステップで実施され、最初のステップは例えば
ポリシリコン（及びシリサイド層１０をエッチする場合
又はエッチしない場合がある）をエッチングする例えば
塩素などのエッチャントでのプラズマエッチングであ
り、この最初のステップは好適には計時的ステップであ
り、且つマスクされていない箇所におけるポリシリコン
層１４を除去するためのものである。このエッチングに
おける２番目のステップは、好適には、前述した如く、
ポリシリコンに対して高度に選択的な態様でシリサイド
層１０をエッチングする活性種として「フレオン」弗素
化炭化水素を使用するプラズマエッチングである。
【００３４】更に、注意すべきことであるが、ポリシリ
コン層１４は、好適には、ポリシリコン下側ゲート層８
のエッチング期間中マスクされるものであるが、そうで
ない場合には、そのエッチング期間中に除去される。一
方、ポリシリコン層１４は、ポリシリコン下側ゲート層
８よりもかなり厚く付着形成させることが可能であり、
且つポリシリコン層１４の全てを除去することなしに、
ポリシリコン下側ゲート層８を完全にエッチングするた
めに計時的エッチングを行なうことが可能である。
【００３５】本発明のこの別の実施例に基づいて製造さ
れるトランジスタは、ソース／ドレイン接合の付加的な
グレーディング即ち傾斜型構造を与える。図３ｂに示し
たその製造過程における時点での構成においては、ドー
プされた領域１５は最終的なソース／ドレイン領域より
もより軽度にドープされるが、軽度にドープされるソー
ス／ドレイン延長部１３よりも一層高度にドープされ
る。例えば、ドープ領域１５の注入に対する注入条件
は、６０ｋｅＶのエネルギで１０15／ｃｍ2 のドーズで
の砒素注入とすることが可能であり、従って、ソース／
ドレインアニールの後に、ソース／ドレイン延長部１３
と最終的なソース／ドレイン領域との間の部分１５内に
おいて約１０18／ｃｍ3 の不純物濃度が得られる。注意
すべきことであるが、注入した位置の内側端部は、ＩＧ
ＦＥＴ１に対するソース／ドレイン注入の場合における
如く、側壁スペーサ１２及び下側ゲート層８の端部によ
り画定される。
【００３６】説明の便宜上、図３ａ及び図３ｂは拡散接
合としての近似的な位置を示すものであることに注意す
べきである。図面により示唆される如く、各イオン注入
ステップの後に別々の拡散アニールを実施する代わり
に、全ての領域に対するイオン注入を行なった後に、単
一のソース／ドレインアニールを実施することが望まし
い。
【００３７】次に、図３ｃを参照すると、本発明のこの
別の実施例に基づく次のステップが示されている。第一
側壁スペーサ１２が上述した如くに形成されるのと同一
の態様で、１５０ｎｍのオーダーの厚さに適合性酸化物
層を付着形成し次いで非等方性エッチングを行なうこと
により第一側壁スペーサ１２及び下側ゲート層８の外側
に第二側壁スペーサ１６を形成する。
【００３８】本発明のこの実施例によれば、側壁スペー
サ１２の厚さが軽度にドープしたソース／ドレイン延長
部１３及び下側ゲート層８のオーバーラップ部分の長さ
を画定するために選択されているが、側壁スペーサ１６
の厚さは、好適には、自己整合型シリサイド化がソース
／ドレイン領域をゲート電極に対して短絡させることが
ないことを確保するように選択されている。注意すべき
ことであるが、特に小チャンネル長トランジスタの場
合、この軽度にドープしたソース／ドレイン延長部１３
の所望の長さは、最適な信頼性と直列抵抗との間の利益
衡量を達成するために極めて短いものとすることが可能
である。しかしながら、この所望の長さは、自己整合型
シリサイドがソース／ドレイン領域をゲート電極に対し
短絡させることを防止するのに十分でない場合がある。
その結果、従来の方法によれば、側壁スペーサの厚さ
は、シリサイド化の結果として短絡回路が形成される傾
向を減少させるためにトランジスタ性能に対して所望な
ものよりも大きなものとせねばならないが、一方、この
様な短絡を防止するために導電度の観点から所望なもの
よりもシリサイドの厚さを減少させることが可能であ
る。
【００３９】従って、外側側壁スペーサ１６は、ソース
／ドレイン領域がシリサイドで被覆される位置を画定す
る。更に、図３ｃに示した如く、外側側壁スペーサ１６
を設けることにより、高度にドープされたソース／ドレ
イン領域１１の位置は外側側壁スペーサ１６により画定
されるので、外側側壁スペーサ１６下側の中間的にドー
プされた領域１５に起因して付加的な接合のグレーディ
ング即ち傾斜構造が与えられる。ソース／ドレイン領域
１１に対する注入条件は、ＩＧＦＥＴ１に対する上述し
たものと同様であり、ゲート絶縁膜６を透過して所望の
接合深さに到達するのに十分なエネルギであるがゲート
電極構成体を透過するのには不十分なものである。アニ
ーリングの後に、本装置のソース及びドレインの三つの
部分は、図３ｃに示されており、付加的なグレーディン
グ即ち傾斜構造を与えている。
【００４０】次に、図３ｄを参照すると、図３ａ乃至図
３ｃに関してここに説明した方法に基づいて製造したＩ
ＧＦＥＴ２０が示されており、それはソース／ドレイン
領域１１の表面からゲート絶縁膜６を除去した後であり
且つ直接反応シリサイド化の後である。この直接反応シ
リサイド化は、例えばチタン、コバルト、タングステン
などのような耐火性金属を付着形成し、次いで構成体を
アニールして、金属が接触する位置において耐火性金属
とシリコンとを反応させ、その他の場所においては金属
を未反応のまま残存させる従来の態様で行なわれる。こ
の実施例においては、付着形成した耐火性金属はソース
／ドレイン領域１１のシリコンとコンタクト即ち接触し
ており、且つゲート電極構成体の上部においてポリシリ
コン層１４と接触している。耐火性金属がチタンである
好適な実施例の場合には、この直接反応シリサイド化は
窒素雰囲気中において３０分程度の間６００℃のオーダ
ーの温度で行なわれる。この反応の後、硫酸と過酸化水
素の混合物を使用するエッチングにより、未反応の金属
を除去し、図３ｄに示した如く、ソース／ドレイン領域
１１及びゲート電極の表面にシリサイド膜２２を残存さ
せる。次いで、従来の態様で、シリサイド領域に対する
電気的接続を形成する。
【００４１】注意すべきことであるが、上述したマルチ
側壁スペーサ方法の利点は、従来の（即ち、非反転Ｔゲ
ート電極）構成体においても得ることが可能である。次
に、図４ａ乃至図４ｄを参照して、本発明の更に別の実
施例に基づいてＬＤＤトランジスタのシリサイドクラッ
ディング（被覆）方法について説明する。
【００４２】図４ａにおいては、ポリシリコンゲート電
極３０がＰ型層３２上方に配設して示されており、それ
らの間にゲート絶縁膜３６が設けられている。これは従
来の態様で従来使用される物質により形成することが可
能である。例えば、ゲート電極３０は、３００乃至５０
０ｎｍのオーダーの厚さを有するドープした多結晶シリ
コンから形成することが可能であり、一方、ゲート電極
３０は、例えば、１００乃至２００ｎｍのオーダーの厚
さを持った下側ポリシリコン層と、１００乃至３００ｎ
ｍのオーダーの厚さを持った耐火性金属シリサイド層
と、更にその上の５０乃至１００ｎｍのオーダーの厚さ
を持った上部ポリシリコン層からなる複数個の層から形
成することが可能である。シリコン上部表面（直接反応
シリサイド化によりシリサイド化されるべきもの）を持
ったその他の従来のゲート構成体を使用することも可能
である。
【００４３】図４ａは、更に、以下に説明する如く、軽
度にドープしたソース／ドレイン延長部を形成するため
に注入が行なわれるべき位置内においてＮ型ドーパント
３３′を示している。この注入に対する条件は上述した
ものと同様であり、且つこの様なソース／ドレイン延長
部の形成に対して従来行なわれていたものと同様のもの
とすることが可能である。更に、ソース／ドレイン領域
のものと反対の導電型のハロー注入（即ち、Ｎチャンネ
ルトランジスタにおける場合のボロンのようなＰ型ドー
パント）が、好適には、この時点において、ゲート電極
３０をマスクとして使用して注入され、この様なハロー
注入は、従来公知の如く、ソース／ドレイン領域の空乏
領域を制限し、従ってパンチスルー電圧が増加される。
ハロー注入は、１ミクロン以下のチャンネル長を持った
トランジスタの場合に特に好適である。なぜならば、こ
の様な装置においてはパンチスルー電圧は極めて低い場
合があるからである。
【００４４】次に、図４ｂを参照すると、前に説明し且
つ当該技術分野において公知の如く、適合性酸化物を付
着形成し且つ次いで非等方性エッチングを行なうことに
より、ゲート電極３０の側部上に内側側壁スペーサ３２
を形成する。内側側壁スペーサ３２の厚さは、軽度にド
ープしたソース／ドレイン延長部の長さを画定するため
に、即ち、次の一層高度のイオン注入（例えば、ソース
／ドレイン注入）を位置させるべき内側端部を画定する
ために選択される。この実施例に基づくサブミクロント
ランジスタの場合には、付着形成される適合性酸化物の
厚さは２００乃至４００ｎｍのオーダーである。次い
で、上述した従来のイオン注入条件を使用して、ソース
／ドレイン領域（この実施例においては）のイオン注入
を実施し、図４ｂに示した注入されたドーパント位置３
１′が得られる。
【００４５】注意すべきことであるが、図４ｂに示した
側壁スペーサ３２の形成の代わりに、本構成体の上に付
着形成される適合性酸化物層のエッチバックの前に、ソ
ース／ドレイン注入（又は次の一層高度の注入）を実施
することが可能である。この場合、該酸化物層は、図４
ｂに示した別々のスペーサ３２ではなく、図４ｂの図面
における構成体上で連続的なものとなる。この様な場合
において、この適合性酸化物層の厚さは、勿論、注入エ
ネルギ及びソース／ドレイン注入の所望の注入深さと調
和されねばならず、従って従来のイオン注入に対する厚
さの上限を有している。
【００４６】更に、図３ａ乃至図３ｄのＩＧＦＥＴ２０
に関して上述したのと同様の態様で、内側側壁スペーサ
３２によりマスクされている中間的にドープされたソー
ス／ドレイン延長部を与えるために、この段階において
付加的なイオン注入を実施することが可能であることに
注意すべきである。
【００４７】次に、図４ｃを参照すると、適合性酸化物
を付着形成し且つ非等方性エッチングでそれをエッチバ
ックする従来の態様で内側側壁スペーサ３２の外側に外
側側壁スペーサ３６を形成する。この外側側壁スペーサ
３６の厚さは、ソース／ドレイン領域及びゲート電極を
被覆する最終的なシリサイドが短絡することがないよう
に選択されており、例えば、外側スペーサ３６を形成す
る適合性酸化物層の厚さは２００乃至３００ｎｍのオー
ダーとすることが可能である。本発明のこの実施例によ
れば、高度のソース／ドレイン注入の位置、従って軽度
にドープした延長部の長さは、内側側壁スペーサ３２の
厚さにより画定される。従って、傾斜構造を有するソー
ス／ドレイン接合寸法は、シリサイド化プロセスとは独
立的に画定され、従ってトランジスタ性能に対して最適
化させることが可能である。シリサイド間隔を画定する
ために外側側壁スペーサ３６を使用することにより、著
しいシリサイド短絡を回避するためにスペーシング即ち
間隔を最小とすると共に接合勾配を最適なものとせんと
することの必要性を本プロセスから取除いている。図４
ｄを参照すると、ソース／ドレイン領域３１及びゲート
電極３０をクラッディング即ち被覆するための直接反応
シリサイド化の後で、且つ注入したドーパントがその所
望の接合深さに到達するのに必要とされるアニーリング
を行なった後のＩＧＦＥＴ４０を示している。シリサイ
ド膜４２は、前述した如く、例えばチタン、コバルト、
タングステンなどのような耐火性金属と、それが接触し
ているシリコンと反応させ、次いで未反応の金属をクリ
ア即ち除去するためのエッチングを行なうことにより形
成される。注意すべきことであるが、本発明のこの実施
例においては、高度にドープしたソース／ドレイン領域
３１は、外側側壁スペーサ３６の下側に位置されてお
り、且つ外側スペーサ３６が存在するために、そこにお
いてシリサイド化されることはない。従って、トランジ
スタ４０は、その傾斜構造を有するソース／ドレイン接
合が、そのシリサイド化領域の画定と独立的に画定する
ことが可能である態様で形成され、高い歩留りの直接反
応シリサイド化とし且つトランジスタ性能パラメータを
最適化させることを可能としている。
【００４８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 本発明の好適実施例に基づいて製造した反転
型Ｔ ＩＧＦＥＴを示した概略断面図。
【図２ａ】 図１のトランジスタを製造する過程におけ
る１段階における状態を示した概略断面図。
【図２ｂ】 図１のトランジスタを製造する過程におけ
る１段階における状態を示した概略断面図。
【図２ｃ】 図１のトランジスタを製造する過程におけ
る１段階における状態を示した概略断面図。
【図２ｄ】 図１のトランジスタを製造する過程におけ
る１段階における状態を示した概略断面図。
【図２ｅ】 図１のトランジスタを製造する過程におけ
る１段階における状態を示した概略断面図。
【図２ｆ】 図１のトランジスタを製造する過程におけ
る１段階における状態を示した概略断面図。
【図２ｇ】 図１のトランジスタを製造する過程におけ
る１段階における状態を示した概略断面図。
【図３ａ】 本発明の別の実施例に基づくＩＧＦＥＴの
製造過程における１段階においての状態を示した概略断
面図。
【図３ｂ】 本発明の別の実施例に基づくＩＧＦＥＴの
製造過程における１段階においての状態を示した概略断
面図。
【図３ｃ】 本発明の別の実施例に基づくＩＧＦＥＴの
製造過程における１段階においての状態を示した概略断
面図。
【図３ｄ】 本発明の別の実施例に基づくＩＧＦＥＴの
製造過程における１段階においての状態を示した概略断
面図。
【図４ａ】 本発明の更に別の実施例に基づくＩＧＦＥ
Ｔを製造する過程の１段階における状態を示した概略断
面図。
【図４ｂ】 本発明の更に別の実施例に基づくＩＧＦＥ
Ｔを製造する過程の１段階における状態を示した概略断
面図。
【図４ｃ】 本発明の更に別の実施例に基づくＩＧＦＥ
Ｔを製造する過程の１段階における状態を示した概略断
面図。
【図４ｄ】 本発明の更に別の実施例に基づくＩＧＦＥ
Ｔを製造する過程の１段階における状態を示した概略断
面図。
【符号の説明】
１ 絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ） ２ Ｐ型層 ４ 分離酸化膜 ６ ゲート絶縁膜 ８ ポリシリコン下側ゲート層 １０ 上側ゲート層 １１ ソース／ドレイン領域 １２ 側壁スペーサ １３ 軽度にドープした延長部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｌ 8225−4Ｍ 29/78 ３０１ Ｌ (72)発明者 フランク アール． ブライアント アメリカ合衆国， テキサス 76201， デントン， クレストウツド 2125

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 絶縁ゲート電界効果トランジスタの製造
    方法において、半導体表面の第一導電型の活性領域上に
    ゲート絶縁膜を形成し、前記ゲート絶縁膜上に下側ゲー
    ト層を形成し、前記ゲート層上に上側ゲート層を形成
    し、尚前記上側ゲート層は前記下側ゲート層と異なった
    物質から形成し、前記下側ゲート層の物質を除去する速
    度よりも一層速い速度で前記上側ゲート層の物質を除去
    するエッチャントで前記上側ゲート層の選択した部分を
    除去して選択した位置において前記上側ゲート層物質か
    らなる上側ゲート電極を与え、前記上側ゲート電極によ
    りマスクされているが前記下側ゲート層によってマスク
    されていない態様で第二導電型のドーパントを注入し、
    前記上側ゲート電極の側部上に側壁スペーサを形成し、
    前記側壁スペーサの下側以外の前記下側ゲート層の部分
    を除去して前記上側ゲート電極の下側及び前記側壁スペ
    ーサの下側に配設して前記上側ゲート電極と接触した下
    側ゲート電極を与える、上記各ステップを有することを
    特徴とする方法。
  2. 【請求項２】 請求項１において、前記下側ゲート層が
    多結晶シリコンを有することを特徴とする方法。
  3. 【請求項３】 請求項１において、前記上側ゲート層が
    金属を有することを特徴とする方法。
  4. 【請求項４】 請求項３において、前記上側ゲート層が
    金属シリサイドを有することを特徴とする方法。
  5. 【請求項５】 請求項１において、前記側壁スペーサが
    二酸化シリコンを有することを特徴とする方法。
  6. 【請求項６】 請求項１において、更に、前記側壁スペ
    ーサを形成したステップの後に、前記上側ゲート電極及
    び前記側壁スペーサによりマスクされた態様で第二導電
    型のドーパントを注入することを特徴とする方法。
  7. 【請求項７】 請求項１において、更に、前記下側ゲー
    ト電極層の一部を除去するステップの後に、前記側壁ス
    ペーサ及び前記下側ゲート電極の側部上に外側側壁スペ
    ーサを形成することを特徴とする方法。
  8. 【請求項８】 請求項７において、更に、前記外側側壁
    スペーサを形成するステップの前で且つ前記側壁スペー
    サを形成するステップの後に、前記上側ゲート電極及び
    前記側壁スペーサによりマスクされた態様で第二導電型
    のドーパントを注入することを特徴とする方法。
  9. 【請求項９】 請求項８において、更に、前記上側側壁
    スペーサの外側で前記活性領域の表面にシリサイド膜を
    形成することを特徴とする方法。
  10. 【請求項１０】 請求項９において、前記半導体表面が
    シリコンを有しており、前記シリサイド膜を形成するス
    テップが、全体的に金属膜を付着形成し、前記外側スペ
    ーサの外側の位置において前記金属膜を前記半導体表面
    のシリコンと反応させてシリサイドを形成し、且つ前記
    反応ステップにおいて反応されなかった前記金属膜の部
    分を除去することを特徴とする方法。
  11. 【請求項１１】 絶縁ゲート電界効果トランジスタにお
    いて、半導体表面に配設されており且つ互いに離隔され
    ている第一導電型のソース領域及びドレイン領域が設け
    られており、前記ソース及びドレイン領域の各々は互い
    に向かった方向へ延在し且つ第二導電型の前記半導体表
    面のチャンネル部分により離隔されている比較的軽度に
    ドープされた延長部を有しており、前記チャンネル部分
    及び前記ソース及びドレイン延長部上に配設されたゲー
    ト絶縁膜が設けられており、前記チャンネル部分及び前
    記ソース及びドレイン延長部の上側に位置して前記ゲー
    ト絶縁膜上に配設された下側ゲート電極が設けられてお
    り、前記下側ゲート電極と電気的に接触した状態で且つ
    その上側に配設して上側ゲート電極が設けられており、
    前記上側ゲート電極の側部上に配設され且つ前記下側ゲ
    ート電極の上側に位置して絶縁性側壁スペーサが設けら
    れており、前記下側ゲート電極物質と比較して前記上側
    ゲート電極物質が選択的にエッチングされるような態様
    で前記上側ゲート電極の物質が前記下側ゲート電極の物
    質とは異なるものであることを特徴とするトランジス
    タ。
  12. 【請求項１２】 請求項１１において、更に、前記絶縁
    性側壁スペーサ及び前記下側ゲート電極の側部上に配設
    して外側絶縁性側壁スペーサが設けられており、前記ソ
    ース及びドレイン領域の表面上に配設されており且つ前
    記外側絶縁性側壁スペーサにより前記下側ゲート電極か
    ら離隔されているシリサイド膜が設けられていることを
    特徴とするトランジスタ。
  13. 【請求項１３】 請求項１２において、更に、前記上側
    ゲート電極の上表面上に配設されており且つ前記外側絶
    縁性側壁スペーサにより前記ソース及びドレイン領域の
    表面上に配設されているシリサイド膜から離隔されてシ
    リサイド膜が設けられていることを特徴とするトランジ
    スタ。
  14. 【請求項１４】 シリコンを有し第一導電型の半導体表
    面に電界効果トランジスタを製造する方法において、前
    記表面のチャンネル部分上にゲート絶縁膜を形成し、前
    記チャンネル部分の上側に位置し且つ前記ゲート絶縁膜
    上にシリコン上部表面を持ったゲート電極を形成し、前
    記ゲート電極をマスクとして使用して前記表面内に第二
    導電型の第一ドーパントを注入し、前記ゲート電極の側
    部上に絶縁膜を形成し、前記ゲート電極及び前記ゲート
    電極の側部上の前記絶縁膜をマスクとして使用して前記
    表面内に前記第二導電型の第二ドーパントを注入し、尚
    前記第二ドーパントは前記第一ドーパントよりも比較的
    高い濃度を有しており、前記絶縁膜を間に配設して前記
    ゲート電極の側部上に外側側壁スペーサを形成し、耐火
    性金属を全体的に付着形成し、前記外側側壁スペーサの
    外側の位置において前記表面のシリコンと及び前記ゲー
    ト電極のシリコン上部表面と前記耐火性金属とを反応さ
    せて金属シリサイドを形成し、前記反応ステップにおい
    て反応しなかった前記耐火性金属の部分を除去する、上
    記各ステップを有することを特徴とする方法。
  15. 【請求項１５】 請求項１４において、前記ゲート電極
    の側部上に絶縁膜を形成するステップが、前記絶縁膜を
    全体的に付着形成することを特徴とする方法。
  16. 【請求項１６】 請求項１５において、前記ゲート電極
    の側部上に絶縁膜を形成するステップが、更に、前記付
    着形成した絶縁膜を非等方的にエッチングすることを特
    徴とする方法。
  17. 【請求項１７】 請求項１４において、前記外側側壁ス
    ペーサを形成するステップが、全体的に絶縁膜を付着形
    成し、且つ前記付着形成した絶縁膜を非等方的にエッチ
    ングすることを特徴とする方法。
  18. 【請求項１８】 請求項１４において、前記ゲート電極
    を形成するステップが、多結晶シリコンからなる第一層
    を付着形成し、前記多結晶シリコンからなる第一層上に
    金属シリサイドを付着形成し、前記金属シリサイド上に
    多結晶シリコンからなる第二層を付着形成し、前記多結
    晶シリコンからなる第一及び第二層及び前記金属シリサ
    イドの選択した部分を除去して前記ゲート電極を画定す
    る、上記各ステップを有することを特徴とする方法。
  19. 【請求項１９】 請求項１４において、更に、前記ゲー
    ト電極を形成するステップの前に下側ゲート層を形成
    し、尚、前記ゲート電極を形成するステップが、前記下
    側ゲート層上に金属シリサイド層を付着形成し、前記下
    側ゲート層の物質と相対的に選択的に前記金属シリサイ
    ドの選択した部分をエッチングし、尚前記第一ドーパン
    トを注入するステップが前記ドーパントを前記下側ゲー
    ト層を介して注入し且つ前記エッチングステップの後前
    記金属シリサイドによりマスクされ、尚前記絶縁膜を形
    成するステップが、前記金属シリサイドの側部上及び前
    記下側ゲート層の部分の上に内側側壁スペーサを形成す
    ることを特徴とする方法。
  20. 【請求項２０】 請求項１９において、前記下側ゲート
    層が多結晶シリコンを有しており、且つ、前記内側側壁
    スペーサをマスクとして使用して前記下側ゲート層をエ
    ッチングすることを特徴とする方法。
JP4068324A 1991-03-27 1992-03-26 ゲート・ドレインオーバーラツプを有する絶縁型ゲート電界効果トランジスタ及びその製造方法 Pending JPH05102470A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8546196B2 (en) 2010-03-18 2013-10-01 Kabushiki Kaisha Toshiba Non-volatile memory device and manufacturing method thereof

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04206933A (ja) * 1990-11-30 1992-07-28 Nec Corp 半導体装置
JPH04348070A (ja) * 1991-05-24 1992-12-03 Texas Instr Japan Ltd 半導体装置及びその製造方法
US5282972A (en) * 1991-12-18 1994-02-01 Kelco Water Engineering, Inc. Method and apparatus for recycling R/O waste water
EP0575280A3 (en) * 1992-06-18 1995-10-04 Ibm Cmos transistor with two-layer inverse-t tungsten gate structure
US6675361B1 (en) * 1993-12-27 2004-01-06 Hyundai Electronics America Method of constructing an integrated circuit comprising an embedded macro
US5671397A (en) 1993-12-27 1997-09-23 At&T Global Information Solutions Company Sea-of-cells array of transistors
US5652183A (en) * 1994-01-18 1997-07-29 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device containing excessive silicon in metal silicide film
KR0129125B1 (ko) * 1994-01-21 1998-04-07 문정환 반도체 소자의 ldd mosfet 제조방법
US5427964A (en) * 1994-04-04 1995-06-27 Motorola, Inc. Insulated gate field effect transistor and method for fabricating
US5482878A (en) * 1994-04-04 1996-01-09 Motorola, Inc. Method for fabricating insulated gate field effect transistor having subthreshold swing
US5441906A (en) * 1994-04-04 1995-08-15 Motorola, Inc. Insulated gate field effect transistor having a partial channel and method for fabricating
US5721170A (en) * 1994-08-11 1998-02-24 National Semiconductor Corporation Method of making a high-voltage MOS transistor with increased breakdown voltage
US5545575A (en) * 1994-10-24 1996-08-13 Motorola, Inc. Method for manufacturing an insulated gate semiconductor device
US5661048A (en) * 1995-03-21 1997-08-26 Motorola, Inc. Method of making an insulated gate semiconductor device
US5759901A (en) * 1995-04-06 1998-06-02 Vlsi Technology, Inc. Fabrication method for sub-half micron CMOS transistor
KR970004074A (ko) * 1995-06-05 1997-01-29 빈센트 비. 인그라시아 절연 게이트 전계 효과 트랜지스터 및 그 제조 방법
US5576574A (en) * 1995-06-30 1996-11-19 United Microelectronics Corporation Mosfet with fully overlapped lightly doped drain structure and method for manufacturing same
US5882961A (en) * 1995-09-11 1999-03-16 Motorola, Inc. Method of manufacturing semiconductor device with reduced charge trapping
CN1046823C (zh) * 1995-10-24 1999-11-24 台湾茂矽电子股份有限公司 具有倒t型栅极mos晶体管的低度掺杂漏极的制造方法及其结构
US5981383A (en) * 1996-03-18 1999-11-09 United Microelectronics Corporation Method of fabricating a salicide layer of a device electrode
WO1998006129A1 (en) * 1996-07-31 1998-02-12 Litton Systems Canada Limited Side-wall spacer for vertical chromium gate lines
US6417550B1 (en) 1996-08-30 2002-07-09 Altera Corporation High voltage MOS devices with high gated-diode breakdown voltage and punch-through voltage
US5747373A (en) * 1996-09-24 1998-05-05 Taiwan Semiconductor Manufacturing Company Ltd. Nitride-oxide sidewall spacer for salicide formation
US5886921A (en) * 1996-12-09 1999-03-23 Motorola, Inc. Static random access memory cell having graded channel metal oxide semiconductor transistors and method of operation
JPH10326891A (ja) * 1997-05-26 1998-12-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6373088B2 (en) * 1997-06-16 2002-04-16 Texas Instruments Incorporated Edge stress reduction by noncoincident layers
TW322601B (en) * 1997-06-23 1997-12-11 United Microelectronics Corp Manufacturing method of self-aligned salicide device
US6372590B1 (en) 1997-10-15 2002-04-16 Advanced Micro Devices, Inc. Method for making transistor having reduced series resistance
JP3453289B2 (ja) * 1997-11-28 2003-10-06 沖電気工業株式会社 半導体装置及びその製造方法
US6218276B1 (en) 1997-12-22 2001-04-17 Lsi Logic Corporation Silicide encapsulation of polysilicon gate and interconnect
US6011290A (en) * 1998-01-20 2000-01-04 Advanced Micro Devices Short channel length MOSFET transistor
US5837588A (en) * 1998-01-26 1998-11-17 Texas Instruments-Acer Incorporated Method for forming a semiconductor device with an inverse-T gate lightly-doped drain structure
US6037233A (en) * 1998-04-27 2000-03-14 Lsi Logic Corporation Metal-encapsulated polysilicon gate and interconnect
TW381309B (en) * 1998-09-19 2000-02-01 United Microelectronics Corp Manufacturing method for gates
US6342438B2 (en) 1998-11-06 2002-01-29 Advanced Micro Devices, Inc. Method of manufacturing a dual doped CMOS gate
JP2000174132A (ja) * 1998-12-08 2000-06-23 Matsushita Electronics Industry Corp 半導体装置の製造方法
US6228724B1 (en) * 1999-01-28 2001-05-08 Advanced Mirco Devices Method of making high performance MOSFET with enhanced gate oxide integration and device formed thereby
US6436776B2 (en) 1999-03-16 2002-08-20 Kabushiki Kaisha Toshiba Process for fabricating a aligned LDD transistor
US6274450B1 (en) * 1999-09-17 2001-08-14 United Microelectronics Corp. Method for implementing metal oxide semiconductor field effect transistor
US6274469B1 (en) * 2000-01-26 2001-08-14 Advanced Micro Devices, Inc. Process using a plug as a mask for a gate
CN100565882C (zh) * 2000-03-08 2009-12-02 Nxp股份有限公司 半导体器件制造方法
JP2001298192A (ja) * 2000-04-13 2001-10-26 Seiko Epson Corp 半導体装置およびその製造方法
JP2002217313A (ja) * 2000-11-30 2002-08-02 Texas Instruments Inc 金属及び対応する金属珪化物から形成した各ゲートを有する相補形トランジスタ
US6500765B2 (en) * 2001-03-23 2002-12-31 United Microelectronics Corp. Method for manufacturing dual-spacer structure
US6674139B2 (en) * 2001-07-20 2004-01-06 International Business Machines Corporation Inverse T-gate structure using damascene processing
US6649460B2 (en) 2001-10-25 2003-11-18 International Business Machines Corporation Fabricating a substantially self-aligned MOSFET
WO2003049188A1 (fr) 2001-11-30 2003-06-12 Renesas Technology Corp. Dispositif de circuit integre semi-conducteur et procede de fabrication correspondant
US6858908B2 (en) * 2001-11-30 2005-02-22 Texas Instruments Incorporated Complementary transistors having respective gates formed from a metal and a corresponding metal-silicide
JP3827603B2 (ja) * 2002-04-05 2006-09-27 エルピーダメモリ株式会社 半導体装置の製造方法
KR100572316B1 (ko) * 2002-10-11 2006-04-19 삼성전자주식회사 역티 형태의 게이트 전극을 갖는 모스 트랜지스터들 및 그제조방법들
US6656824B1 (en) * 2002-11-08 2003-12-02 International Business Machines Corporation Low resistance T-gate MOSFET device using a damascene gate process and an innovative oxide removal etch
WO2004112139A1 (ja) * 2003-06-10 2004-12-23 Fujitsu Limited 半導体装置とその製造方法
JP2007508705A (ja) * 2003-10-17 2007-04-05 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体装置とこの種の半導体装置の製造方法
US7268065B2 (en) * 2004-06-18 2007-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing metal-silicide features
US20060197088A1 (en) * 2005-03-07 2006-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US20080079084A1 (en) * 2006-09-28 2008-04-03 Micron Technology, Inc. Enhanced mobility MOSFET devices
JP2008270472A (ja) * 2007-04-19 2008-11-06 Elpida Memory Inc 半導体装置および製造方法
JP5386916B2 (ja) * 2008-09-30 2014-01-15 ソニー株式会社 トランジスタ型保護素子、半導体集積回路およびその製造方法
US8637941B2 (en) * 2010-11-11 2014-01-28 International Business Machines Corporation Self-aligned contact employing a dielectric metal oxide spacer
US9117843B2 (en) 2011-09-14 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Device with engineered epitaxial region and methods of making same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4384301A (en) * 1979-11-07 1983-05-17 Texas Instruments Incorporated High performance submicron metal-oxide-semiconductor field effect transistor device structure
US4356623A (en) * 1980-09-15 1982-11-02 Texas Instruments Incorporated Fabrication of submicron semiconductor devices
US4851360A (en) * 1986-09-29 1989-07-25 Texas Instruments Incorporated NMOS source/drain doping with both P and As
US4907048A (en) * 1987-11-23 1990-03-06 Xerox Corporation Double implanted LDD transistor self-aligned with gate
JPH01173650A (ja) * 1987-12-26 1989-07-10 Seikosha Co Ltd 非晶質シリコン薄膜トランジスタの製造方法
US4878100A (en) * 1988-01-19 1989-10-31 Texas Instruments Incorporated Triple-implanted drain in transistor made by oxide sidewall-spacer method
US4964143A (en) * 1988-03-02 1990-10-16 Advanced Micro Devices, Inc. EPROM element employing self-aligning process
US4992134A (en) * 1989-11-14 1991-02-12 Advanced Micro Devices, Inc. Dopant-independent polysilicon plasma etch

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8546196B2 (en) 2010-03-18 2013-10-01 Kabushiki Kaisha Toshiba Non-volatile memory device and manufacturing method thereof

Also Published As

Publication number Publication date
US5162884A (en) 1992-11-10
KR920018983A (ko) 1992-10-22
EP0506427A1 (en) 1992-09-30

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