JP2008270472A - 半導体装置および製造方法 - Google Patents

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Abstract

【課題】面積効率を高めることが可能な半導体装置を提供すること。
【解決手段】所定層に形成された複数の導電体領域と、所定層の上層である絶縁層に形成され、少なくとも複数の導電体領域以外の領域を覆う絶縁膜領域と、絶縁膜領域に沿って形成され、複数の導電体領域間を接続する接続用配線と、を有する。
【選択図】図３

Description

本発明は、インクジェット法を用いた配線が形成される半導体装置および製造方法に関する。
従来、半導体装置には、予め設けられた複数の配線の中から動作目的に応じて不要となった配線が切断される回路を構成に含むものがある。そのような回路には、例えば、欠陥メモリを冗長メモリに置き換えるためのヒューズ回路がある。
図１１は、従来のヒューズ回路４００の一例を示す回路図である。また、図１２は、ヒューズ回路４００のレイアウトの一例を示すレイアウト図である。
ヒューズ回路４００は、図１１に示すように、６つのＮチャンネル型ＭＯＳトランジスタ１１〜１６と、６つのヒューズ２１〜２６とを有する。
Ｎチャンネル型ＭＯＳトランジスタ１１〜１６は、各ゲートが入力端子１１１〜１１６に対応して接続されている。ドレインは、共通して出力端子１１０とともに抵抗３１を介して電源端子１０１に接続されている。各ソースは、ヒューズ２１〜２６をそれぞれ介してＧＮＤ端子１０２に接続されている。
図１２に示すＮチャンネル型ＭＯＳトランジスタ１７〜１９のそれぞれは、図１１に示すＮチャンネル型ＭＯＳトランジスタ１１および１２、Ｎチャンネル型ＭＯＳトランジスタ１３および１４、ならびにＮチャンネル型ＭＯＳトランジスタ１５および１６に相当する。また、Ｐチャンネル型ＭＯＳトランジスタ３２は、抵抗３１に相当する。また、図１２に記載の寸法は、ヒューズの配置に必要な長さを示し、約２０μｍである。
ヒューズ回路４００において、例えば、ハイレベルの信号が入力端子１１３に入力されたときに出力端子１１０の出力状態がハイレベルとなることを動作目的とする場合、図１１に示すようにヒューズ２３がレーザ切断される。
なお、ヒューズ回路４００のような回路を備えた半導体装置には、レーザ切断の際に隣接するヒューズがダメージを受けることなくヒューズの集積度の向上を図ったものが提案されており、例えば、特許文献１（特開２０００−１５０８３２号公報）に開示されている。
特許文献１に記載の半導体装置では、ヒューズの間隔がレーザ切断の行われない部分は狭く、レーザ切断の行われる部分は広くなるように形状が工夫された複数のヒューズがレイアウトされている。これにより、レーザ切断の際に隣接するヒューズがダメージを受けることなくヒューズの集積度を向上することが可能となる。
特開２０００−１５０８３２号公報
結線の変更を行う手段としてヒューズが用いられる場合、ヒューズの切断でダメージを受けないようにするために、ヒューズ周辺には他の素子を配置することはできない。そのため、面積効率が低いという問題がある。
本発明は、上述したような問題を解決するためになされたものであり、面積効率を高めることが可能な半導体装置、およびその製造方法を提供することを目的とする。
上記目的を達成するための本発明の半導体装置は、
所定層に形成された複数の導電体領域と、
前記所定層の上層である絶縁層に形成され、少なくとも前記複数の導電体領域以外の領域を覆う絶縁膜領域と、
前記絶縁膜領域に沿って形成され、前記複数の導電体領域間を接続する接続用配線と、を有する。
また、前記接続用配線は、インクジェット法を利用して形成された配線であることとしてもよい。
また、前記複数の導電体領域は、近接して配置されていることとしてもよい。
また、前記所定層は最上層の導電体の層であり、前記絶縁層は半導体装置の第１の表面保護層であり、さらに前記絶縁層および前記接続用配線の上層全面に第２の表面保護層を備えることとしてもよい。
本発明では、インクジェット法を用いて形成された配線で結線の変更を行っており、導電体領域周辺にダメージが発生しない。
本発明によれば、ヒューズの代わりにインクジェットプリンタによる配線で結線の変更を行うため、下地にダメージが加わらず、接続切替回路領域の下に回路や配線を配置することができ、面積の効率化を行うことが可能となる。
本実施形態の半導体装置の構成について説明する。
本実施形態の半導体装置は、接続切替回路１００を含む構成である。
図１は、本実施形態の接続切替回路１００の一構成例を示す回路図である。また、図２は、接続切替回路１００のレイアウトの一例を示すレイアウト図である。なお、ヒューズ回路４００と同様な構成については、同一の符号を付し、その詳細な説明を省略する。
本実施形態の接続切替回路１００は、図１に示すように、６つのＮチャンネル型ＭＯＳトランジスタ１１〜１６と、Ｎチャンネル型ＭＯＳトランジスタ１１〜１６の各ソースに対応して接続されるパッド４１〜４６と、ＧＮＤ端子１０４を介して接地されるパッド５１〜５６とを有し、各構成は、図２に示すレイアウト図のように配置されている。
図1に示すＮチャンネル型ＭＯＳトランジスタ１１〜１６は、各ゲートが入力端子１１１〜１１６に対応して接続されている。ドレインは、共通して出力端子１１０とともに抵抗３１を介して電源端子１０３に接続されている。なお、入力端子１１１〜１１６には、デコード処理された信号が入力されるため、いずれか一つがハイレベルである。
図２のレイアウト図に記載の寸法は、インクジェット法を用いた配線が形成されるパッド間の長さを示し、約３μｍとしている。図１２のレイアウト図と比較すると、接続切替回路１００は、ヒューズ回路４００よりも小さい面積で配線を形成できる可能性がある。これは、接続切替回路１００では、ヒューズ回路４００と異なり配線切断の際に発生するダメージを考慮しなくてよいからである。
パッド４１〜４６とパッド５１〜５６とは、一対の関係であり、接続切替回路１００の動作目的に応じて、対応する２つのパッドに対して配線が形成される。例えば、ハイレベルの信号が入力端子１１３に入力されるときに出力端子１１０の出力状態がローレベルとなることを動作目的とする場合、図１に示すように、パッド４３とパッド５３とを接続させる配線５７が形成される。
次に配線５７の形成方法および形状について、図３〜図５を参照して説明する。
図３（ａ）は、配線５７が形成される前のパッド４３およびパッド５３の状態の一例を示す上面図である。図３（ｂ）は、配線５７が形成される前のパッド４３およびパッド５３の状態の一例を示す断面図である。
図４（ａ）は、配線５７の形状を示す上面図である。図４（ｂ）は、配線５７の形状を示す断面図である。
なお、パッド４３はＮチャンネル型ＭＯＳトランジスタ１３のソースと配線で予め接続されているが、接続状態については特に限定されるものでなくて従来と同様であればよく、図３および図４ではその記載を省略する。
図５は、配線５７を形成する工程の一例を説明するための模式図である。
半導体表面保護膜１は、図３（ａ）、（ｂ）に示すように、パッド４３の上面でパッド接続部２と接している。
なお、配線５７が形成される前には、パッド４３の上面に空間４が形成されている。また、パッド５３の上面も、パッド４３と同様にして、配線５７が形成される前には空間４が形成されている。
図５に示す半導体ウェハ６は複数のチップで区切られている。また、各チップには、配線が形成される前の接続切替回路１００が生成されている。そして、銀などの金属粒子が含まれた液体を予め定められた位置に吐出することが可能なインクジェットプリンタ７によって、トレイ８に載せられた半導体ウェハ６に配線５７が形成される。
なお、インクジェットプリンタ７を用いると配線を形成する位置を指定できるため、例えば、図６に示すように、半導体ウェハ内でチップ毎に異なる位置に配線を形成することも可能である。
配線５７は、図４（ａ）、（ｂ）に示すように、インクジェットプリンタ７から吐出された液体に含まれる金属粒子が半導体表面保護膜１およびパッド４３および５３それぞれの上面に付着することによって形成される。
なお、図３（ｃ）に示すように、半導体表面保護膜１は、パッド４３とパッド５３とを結ぶ線上に溝５を有する形状にしてもよい。この場合、半導体表面保護膜１の表面積が増加して配線の体積を増やせるため、配線の抵抗を低減することが可能となる。
また、インクジェットプリンタ７を用いて配線形成を行うヒューズ回路の構成は、接続切替回路１００以外に図７に示すような接続切替回路２００、または図８に示すような接続切替回路３００とすることにしてもよい。なお、接続切替回路２００および３００において、接続切替回路１００と同様な構成については、同一の符号を付し、詳細な説明を省略する。
接続切替回路２００は、図７に示すように、Ｎチャンネル型ＭＯＳトランジスタ１１と、パッド６０〜６６とを有する構成であり、各構成は、例えば、図９に示すレイアウト図のように配置されている。
図７に示すＮチャンネル型ＭＯＳトランジスタ１１は、ゲートがパッド６０とともに抵抗３３を介してＧＮＤ端子１０４に接続されている。ドレインは、出力端子１１０とともに抵抗３１を介して電源端子１０３に接続されている。また、ソースはＧＮＤ端子１０４に接続されている。また、図９に示すＰチャンネル型ＭＯＳトランジスタ３４は、抵抗３３に相当する。
パッド６１〜６６は、入力端子１１１〜１１６に対応して接続されている。また、各パッドには、接続切替回路１００と同様にして図３に示すような半導体表面保護膜１がそれぞれ設けられている。
接続切替回路２００では、動作目的に応じてパッド６１〜６６のいずれか一つとパッド６０とを接続させる配線が、配線５７の場合と同様の方法で形成される。
接続切替回路２００において、例えば、ハイレベルの信号が入力端子１１３に入力されるときに出力端子１１０の出力状態がローレベルとなることを動作目的とする。この場合、図７に示すように、パッド６３とパッド６０とを接続させる配線６７が線５７の場合と同様の方法で形成される。
接続切替回路２００の場合には、１つのＮチャンネル型ＭＯＳトランジスタで接続切替回路１００と同様な動作を行う。これにより、Ｎチャンネル型ＭＯＳトランジスタの削減にともない拡散層の容量が軽減するため、接続切替回路１００に比べ低消費電力で高速な動作を行うことが可能となる。
また、図９のレイアウト図に示すように、Ｎチャンネル型ＭＯＳトランジスタの削減にともないスペースが空く。そこで、例えば、図１０に示すレイアウト図のように、接続切替回路２００とは別の回路の構成であるＮチャンネル型ＭＯＳトランジスタ２０を空いたスペースに配置させると、回路全体のレイアウト面積を縮小できる。その結果、装置を更に小型化することが可能となる。
また、インクジェット法を用いた配線形成が半導体にダメージを与えないことから、パッドやインクジェット配線の下に素子や配線を配置することができ、レイアウトの効率化に有効である。
接続切替回路３００は、図８に示すように、パッド７１〜８５と、反転回路８６〜８８と、ＮＡＮＤ回路８９と、を有する。なお、各パッドには、接続切替回路１００と同様にして、図３に示すような半導体表面保護膜１がそれぞれ設けられている。
パッド７１〜７３は、ワード線９０〜９２にそれぞれ接続されている。
パッド７７〜７９は、反転回路８６〜８９の入力側のノードであり、フローティング防止のために抵抗３８〜４０を介してＧＮＤ端子１０４に接続されている。
パッド８０〜８２は、反転回路８６〜８８の出力側にそれぞれ接続されている。
パッド８３〜８５のそれぞれは、ＮＡＮＤ回路８９の入力側のノードであり、抵抗３５〜３７を介してＧＮＤ端子１０４に接続されている。なお、ＮＡＮＤ回路８９の出力側は出力端子１１０に接続されている。
接続切替回路３００において、例えば、ワード線９０、９１、９２にそれぞれローレベル、ハイレベル、ローレベルの信号が入力されるときに出力端子１１０の出力状態がローレベルになることを動作目的とする。この場合、図８に示すように、配線９３〜９８が配線５７の場合と同様の方法でそれぞれ形成される。
なお、配線９３は、パッド７１とパッド７７とを接続させる配線である。配線９４は、パッド７２とパッド８４とを接続させる配線である。配線９６は、パッド７３とパッド７９とを接続させる配線である。配線９７は、パッド８０とパッド８３とを接続させる配線である。配線９８は、パッド８２とパッド８５とを接続させる配線である。
接続切替回路３００では、デコード処理前の信号を入力信号とする場合に接続切替回路１００と同様な動作を簡易な配線パターンで行うことが可能となる。
本実施形態によれば、ヒューズの代わりにインクジェット法を用いて配線形成を行うため、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのメモリの救済回路を小さな面積で実現することが可能となる。
なお、上述した各実施例では、理解を容易とするために、インクジェット法により形成された配線を最上層とした構成を示したが、実際には保護膜などの機能を備える膜が形成される。
接続切替回路１００の一構成例を示す回路図である。 接続切替回路１００のレイアウトの一例を示すレイアウト図である。 （ａ）は、配線が形成される前のパッドの状態を示す上面図、（ｂ）は、配線５７が形成される前のパッドの状態を示す断面図、（ｃ）は溝５が形成された場合を示す断面図である。 （ａ）は、配線５７の形状を示す上面図、（ｂ）は、配線５７の形状を示す断面図である。 配線を形成する工程の一例を説明するための模式図である。 インクジェットプリンタ７を用いて配線が形成された半導体ウェハの一例を示す模式図である。 接続切替回路２００の一構成例を示す回路図である。 接続切替回路３００の一構成例を示す回路図である。 接続切替回路２００のレイアウトの一例を示すレイアウト図である。 図９のレイアウト図において、別の回路のＮチャンネル型ＭＯＳトランジスタを配置させたことを示すレイアウト図である。 従来のヒューズ回路４００の一構成例を示す回路図である。 ヒューズ回路４００のレイアウトの一例を示すレイアウト図である。
符号の説明
１ 半導体表面保護膜
２ パッド接続部
４ 空間
５ 溝
１１〜１６ Ｎチャンネル型ＭＯＳトランジスタ
４１〜４６ パッド
５１〜５６ パッド
５７ 配線

Claims (6)

  1. 所定層に形成された複数の導電体領域と、
    前記所定層の上層である絶縁層に形成され、少なくとも前記複数の導電体領域以外の領域を覆う絶縁膜領域と、
    前記絶縁膜領域に沿って形成され、前記複数の導電体領域間を接続する接続用配線と、を有する半導体装置。
  2. 前記接続用配線は、インクジェット法を利用して形成された配線であることを特徴とする請求項１に記載の半導体装置。
  3. 前記複数の導電体領域は、近接して配置されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記所定層は最上層の導電体の層であり、前記絶縁層は半導体装置の第１の表面保護層であり、さらに前記絶縁層および前記接続用配線の上層全面に第２の表面保護層を備えたことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
  5. 所定層に複数の導電体領域を形成する第１のステップと、
    前記所定層の上層に少なくとも前記複数の導電体領域以外の領域を覆う絶縁膜領域を形成する第２のステップと、
    前記絶縁膜領域に沿って前記複数の導電体領域間を接続する接続用配線を形成する第３のステップと、
    を有することを特徴とする半導体装置の製造方法。
  6. 前記第３のステップは、インクジェット法を用いることを特徴とする請求項５に記載の半導体装置の製造方法。
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