CN1046823C - 具有倒t型栅极mos晶体管的低度掺杂漏极的制造方法及其结构 - Google Patents
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Abstract
本发明是关于一种具有倒T型栅极MOS晶体管的低度掺杂漏极(LDD)的制造方法及其结构。该倒T型栅极是由下层较长的第一硅化物(Silicide)及上层较短的钨(tungsten)组成，其纵剖面呈倒T字型，藉以上两种材料的组成可改善传统的多晶硅栅极在形成倒T型的返蚀刻(etch back)制造过程中，均匀度难以控制及多晶硅本身高阻值特性等缺点，同时具有压抑热载流子(hotcarrier)产生及提高漏极导通/截止电流比等效果。
Description
本发明是关于具有低度掺杂漏极的MOS晶体管的制造方法及其结构，特别是关于一种具有倒T型栅极MOS晶体管的制造方法及其结构。
一般当电子元件愈做愈小进入亚微米制造过程时，意即单位芯片(die)所含晶体管元件数愈来愈多，则晶体管元件的水平方向尺寸势必缩小。而元件垂直方向的尺寸包括源/漏极的结深度(junction depth)则会有多种情况及难题。其一为对等地减小垂直尺寸，那么源/漏极的面结深度变浅导致阻值升高，以及源/漏极表面杂质浓度减少而影响晶体管应有的电参数。由于这种方法负作用太大，因此不予考虑；另一种是维持原先的源/漏极表面浓度及其面结深度，则形成的短沟道(short channel)会使源极与漏极产生击穿(punch-through)现象，造成元件崩溃无法使用。再则是增加源/漏极表面浓度而降低其面结深度，虽然可维持源/漏极阻值不变，但因杂质浓度梯度(gradient)，形成大电场强度产生热电子(hotelectron)，该热电子极易注入栅极氧化层，使该栅极氧化层品质变差及阈值电压(threshold voltage)不稳，使元件的可靠性恶化。
为解决前述的短通道及热电子等问题，最早采用低度掺杂漏极(lighlydoped drain，以下称LDD)结构，如图1所示，图1为NMOS晶体管。其与传统的不同处主要在于N+源/漏极区不再是相邻于栅极G底下，而是藉低浓度掺杂N-源/漏极区将二者隔开。那么施加在N+漏极的压降则大部分跨在高阻值的N-漏极区上，传统晶体管元件其栅极边缘与漏极边缘间的电场强度将因此得以减弱，并产生压抑热电子的效果。同时N-源/漏极与P型基底间的耗尽区(depletionregion)将大部分被限制在N-源/漏极区内，因此源极耗尽区不易与漏极耗尽区相接触，意即晶体管的击穿电压得以提高。虽然LDD结构可解决短通道的不良效应，但其同时也因N-的高阻值而降低漏极的导通电流，导致晶体管的导通/截止电流比变小，及形成数字信号不明确。为解决这一问题，本发明提出了倒T型栅极LDD结构。其结构如图2所示，其栅极包含有上层2较短及下层1较长的变层多晶硅，且纵剖面呈倒T字型，下层1多晶硅与N-源/漏极相重叠。因此当NMOS晶体管处于导通状态时，位于栅极底下的N-源/漏极表面将因栅极感应出与基底相反导电型的载流子，即电子，而增加N-源/漏极表面的电子浓度；意即倒T型栅极LDD结构不仅保留了LDD结构的优点且其导通电流不会较传统的NMOS晶体管减少。当然图2的现有倒T型双层多晶硅结构，其中该上层的多晶硅可以以金属硅化物如WSi来取代以降低其电阻值。然而图2的双层多晶硅栅极中的下层1多晶硅在实际生产线上为获得最佳的品质必须先沉积该多晶硅再进行返刻蚀(即，再刻蚀该多晶硅回去使其厚度变薄)而形成的，由于该返蚀刻加工是采用定时间方式而非终点监测(endpointdetection)方式，因此在生产线上极易造成晶片与晶片间的蚀刻均匀度不够，使加工质量难以控制及提高了制造成本。同时，前述的上层金属硅化物如W(钨)易穿透下层多晶硅而与栅极氧化物中氧分子相结合形成挥发氧化物，因而破坏栅极氧化层的品质。因此便有必要提出一种可解决前述缺点的LDD的制造方法及其结构。
本发明主要目的是提供一种可使集成电路加工易于控制、品质稳定及降低制造成本的倒T型栅极MOS晶体管的LDD制造及其结构。
本发明另一目的是提供一种不仅可保留LDD结构的优点且具有较传统的MOS晶体管增加导通电流及提高晶体管导通/截止电流比等功效的倒T型栅极MOS晶体管LDD制造方法及其结构。
本发明还有一目的是提供一种可明显降低倒T型栅极与N-源/漏极间的耦合电容值，以提高元件开关速率的倒T型栅极MOS晶体管的LDD制造方法及其结构。
为解决以上问题，本发明提供了一种具有倒T型栅极MOS晶体管的LDD制造方法，其步骤包括：
在第一导电型硅基底上依序形成栅极氧化层、第一硅化物、钨层及氮化硅层；
覆盖一光刻胶层并经曝光显影形成图案，再经蚀刻以该光刻胶为掩模将图案转移动到该氮化硅层，以定义栅极区；
又以该氮化硅层为蚀刻掩模将图案转移到该钨层而形成倒T形栅极的上层较短的金属层；
去除该氮化硅层，并实施低浓度第二导电型杂质离子注入，接着沉积一氧化层并经返蚀刻、退火形成围绕钨层边缘的第一隔离物，以及该低浓度第二导电型杂质离子的扩散形成低浓度源/漏极区；
以该第一隔离物及该钨层为蚀刻掩模去除该第一硅化物不需要的部分，而形成倒T型栅极的下层较长的第一硅化物，接着实施高浓度第二导电型杂质离子注入形成高浓度源/漏极区；
去除该栅极氧化层不需要的部分，并象形成第一隔离物的方法一样，在该第一隔离物、该第一硅化物及该栅极氧化层的边缘形成第二隔离物，以防止后续沉积在源/漏极上的硅化物与倒T型的不当短路；
沉积第二硅化物并经选择性蚀刻使其仅留在源/漏极及栅极上。
为解决现有技术中的问题，本发明还提供了一种具有倒T型栅极MOS晶体管LDD结构，包括：
一第一导电型硅基底内含有低浓度第二导电型杂质的源/漏极及高浓度的第二导电型杂质的源/漏极；
一第二硅化物位于该高浓度源/漏区极上；
一栅极氧化层位于该第一导电型硅基底上且其两端与该源、漏极相重叠；
一倒T型栅极位于该栅极氧化层上且由下层较长的第一硅化物及上层较短的钨层所组成；
一第一隔离物位于前述钨层的边缘；
一第二隔离物位于该钨层、该第一硅化物及该栅极氧化层的边缘。
本发明的倒T型栅极主要包含上层较短的钨(tungsten)及下层较长的第一硅化物(silicide)，且其纵剖面是呈倒T字型，同时N-源/漏极是重叠在第一硅化物栅极底下，并藉栅极氧化层相隔开。
附图说明：
图1为传统的NMOS LDD晶体管的结构剖面图。
图2为传统双层多晶硅倒T型栅极LDD MOS晶体管的结构剖面图。
图3A-3D为依据本发明的倒T型栅极LDD MOS晶体管各主要制造过程的结构剖面图。
下面以NMOS晶体管为实施例结合附图对本发明详细加以说明。
由于部分IC制造过程属于标准加工，例如以局部场氧化(locos)所成长的隔离用的场氧化层等并非本发明主题的，在此不予赘述。
首先请参阅图3A，在P型基底10上经热氧化成长一栅极氧化层11(以斜线表示)，再以CVD方法沉积一作为第一导电层的第一硅化物(silicide)12，由于目前硅化物技术已很先进，同时该第一硅化物12能保护栅极氧化极层11，避免在RIE蚀刻中受损，另外亦可防止后续沉积的钨金属与栅极氧化层11中氧结合形成挥发性氧化物(volatile oxides)，因而破坏栅极氧化层11的质量。而符合上述条件的最佳第一硅化物为含有DCS(二氧化甲硅烷-dichlorosilane)的WSix，同时具有低氟含量是该钨硅化物的另一优点。该DCS-WSix的电阻值经退火处理后约为70μΩ，最佳厚度为数佰埃(A)。之后，在该第一硅化物12上再依次经CVD或溅射方法沉积一厚度约数仟埃(A)的作为第二导电层的钨(tungst-en)层13、以CVD方法沉积氮化硅14、及涂布一光刻胶层15。接着经由具有图案的光刻胶15，以RIE蚀刻氮化硅14，而将光刻胶的图案移转至氮化硅14上，以定义晶体管的栅极，如图3A所示。
接着去除光刻胶及进行钨层13的等离子蚀刻，此时是以氮化硅14为蚀掩模而形成倒T型栅极的上层钨层13，同时以化学溶液去除氮化硅14，即如图3B所示。然后进行LDD结构中两次离子注入步骤的第一次低浓度杂质离子注入，因本实施例为NMOS故采用磷离子，该磷离子可藉后续第一隔离物16的退火步骤扩散至基底10形成低浓度N-源/漏极区101。之后在整个晶片表面沉积一低温氧化层LTO及一反向蚀刻，使LTO残留物在钨层13的边缘形成第一隔离物(spacer)16，此第一隔离物16及钨层13可作为后续第一硅化物12的蚀刻掩模及第二次高浓度杂质离子注入的掩模，以形成倒T型栅极的下层第一硅化物12及高浓度N+源/漏极区102，即如图3c所示。其中前述高浓度第二导电型的源/漏极在该第二隔离物底下，而所述低浓度第二导电型的源/漏极在所述高浓度第二导电型的源/漏极及所述栅极氧化层底下。
之后，再以第一隔离物16及倒T型栅极为蚀刻掩模而将栅极氧化层11不必要的部分去除。同时象形成第一隔离物16的方法一样，在第一隔离物16、第一硅化物12及栅极氧化层11的边缘形成第二隔离物17，以防止后续沉积在源/漏极上的硅化物与倒T型栅极的不当短路。接着，以溅射法沉积第二硅化物18(以点状表示)及由溶液选择性地蚀刻使其仅留在源/漏极与栅极上以降低连接电阻值而形成本发明的倒T型栅极结构。另外为了使第二硅化物18与源/漏极间形成更良好的欧姆接触，可以选择性地实行第三次N++更高浓度杂质离子注入(但此选择性步骤在图3D中并未表示)。
本发明与传统的倒T型栅极LDD结构相比明显具有下列优点：
本发明在蚀刻倒T型栅极时，由于第一硅化物12与栅极氧化层11具有高选择蚀刻率比，因此可采用终点监测；而传统的双叠多晶硅栅极采用定时间蚀刻，故本发明各层栅极的厚度与传统的相比具有更高的均匀度，使加工质量易于控制并且降低制造成本；
本发明钨栅极的阻值远较多晶硅低，一般而言，多晶硅的方阻值约为60μΩ，而钨的方阻值约小于5μΩ。且钨栅极的电导(transconductance,gm)较多晶硅的增加30％，故能比传统的提供更高的导通/截止电流比、功率放大及开关速率；钨金属的功函数(work function)位于硅能带的中间位置，因此使钨栅极的NMOS与PMOS提供相同的临限电压值，更适合超大型集成电路的设计；本发明的硅化物阻值远较多晶硅小，故硅化物栅极与N-重叠所形成的耦合电容的负作用(如降低元件的开关速率)可被低阻值的硅化物补偿，而传统的不具此效果。
如前面实施例所述，本发明与现有技术比确实具有加工质量易于控制及降低制造成本等优点。除前面公开的实施例外，凡据此所做的单纯组合、等功效替换也不脱离本申请的权利要求的范围。
Claims (9)
1、一种具有倒T型栅极MOS晶体管的低度掺杂漏极的制造方法，其步骤包括：
在第一导电型硅基底上依序形成栅极氧化层、第一导电层、第二导电层及氮化硅层；
覆盖一光刻胶层并经曝光显影形成图案，再经蚀刻以该光刻胶为掩模将图案转移动到该氮化硅层，以定义栅极区；
又以该氮化硅层为蚀刻掩模将图案转移到该第二导电层而形成倒T形栅极的上层；
去除该氮化硅层，并实施低浓度第二导电型杂质离子注入，接着沉积一氧化层并经返蚀刻、退火形成围绕该第二导电层边缘的第一隔离物，以及该低浓度第二导电型杂质离子的扩散形成低浓度源/漏极区；
以该第一隔离物及该第二导电层为蚀刻掩模去除该第一导电层不需要的部分，而形成倒T型栅极的长度较长的下层，接着实施高浓度第二导电型杂质离子注入形成高浓度源/漏极区；
去除该栅极氧化层不需要的部分，并象形成第一隔离物的方法一样，在该第一隔离物、该第一导电层及该栅极氧化层的边缘形成第二隔离物，以防止后续沉积在源/漏极上的硅化物与倒T型的不当短路；
沉积第二硅化物并经选择性蚀刻使其仅留在源/漏极及栅极上；
其特征在于，所述倒T形栅极的上层的长度较短，所述的倒T型栅极的下层及上层的该第一、第二导电层的材料分别是第一硅化物和钨。
2、如权利要求1所述的具有倒T型栅极MOS晶体管的低度掺杂漏极的制造方法，其特征在于：所述第一导电型与第二导电型是为相反导电型。
3、如权利要求1所述的具有倒T型栅极MOS晶体管的低度掺杂漏极的制造方法，其特征在于：所述钨层与硅化物的蚀刻是采用反应离子蚀刻。
4、如权利要求1所述的具有倒T型栅极MOS晶体管的低度掺杂漏极的制造方法，其特征在于：所述低浓度第二导电型杂质注入所用能量需调整使其无法穿透栅极至沟道区。
5、如权利要求1所述的具有倒T型栅极MOS晶体管的低度掺杂漏极的制造方法，其特征在于：在所述沉积第二硅化物之后可实施更高浓度第二导电型杂质离子注入以提供良好的欧姆接触。
6、一种具有倒T型栅极MOS晶体管低度掺杂漏极的结构，包括：
一第一导电型硅基底内含有低浓度第二导电型杂质的源/漏极及高浓度的第二导电型杂质的源/漏极；
一第二硅化物位于该高浓度源/漏极上；
一栅极氧化层位于该第一导电型硅基底上且其两端与该低浓度源、漏极相重叠；
一倒T型栅极位于该栅极氧化层上且由下层较长的第一导电层及上层较短的第二导电层所组成；
一第一隔离物位于前述第二导电层的边缘；
一第二隔离物位于该第一隔离物、该第一导电层物及该栅极氧化层的边缘，其特征在于，构成该倒T型栅极的该第一、第二导电层的材料分别是第一硅化物及钨。
7、如权利要求6所述的具有倒T型栅极MOS晶体管低度掺杂漏极的结构，其特征在于：所述高浓度第二导电型的源/漏极在该第二隔离物底下，而所述低浓度第二导电型的源/漏极在所述高浓度第二导电型的源/漏极及所述栅极氧化层底下，
在钨层底下，而高浓度第二导电型杂质的源/漏极则紧邻在第一隔离物底下。
8、如权利要求6所述的具有倒T型栅极MOS晶体管低度掺杂漏极的结构，其特征在于：所述第一导电型与第二导电型为相反导电型。
9、如权利要求6所述的具有倒T型栅极MOS晶体管低度掺杂漏极的结构，其特征在于：所述高浓度第二导电型杂质的源/漏极内含有更高浓度第二导电型的杂质以提供良好的欧姆接触。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN95115967A CN1046823C (zh) | 1995-10-24 | 1995-10-24 | 具有倒t型栅极mos晶体管的低度掺杂漏极的制造方法及其结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN95115967A CN1046823C (zh) | 1995-10-24 | 1995-10-24 | 具有倒t型栅极mos晶体管的低度掺杂漏极的制造方法及其结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1149198A CN1149198A (zh) | 1997-05-07 |
| CN1046823C true CN1046823C (zh) | 1999-11-24 |
Family
ID=5080715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN95115967A Expired - Fee Related CN1046823C (zh) | 1995-10-24 | 1995-10-24 | 具有倒t型栅极mos晶体管的低度掺杂漏极的制造方法及其结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1046823C (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6376348B1 (en) * | 1997-09-30 | 2002-04-23 | Siemens Aktiengesellschaft | Reliable polycide gate stack with reduced sheet resistance and thickness |
| US6909114B1 (en) | 1998-11-17 | 2005-06-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having LDD regions |
| US20050136664A1 (en) * | 2003-12-22 | 2005-06-23 | Taiwan Semiconductor Manufacturing Co. | Novel process for improved hot carrier injection |
| CN101452853B (zh) * | 2007-12-07 | 2010-09-29 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管的形成方法 |
| CN101826457B (zh) * | 2009-03-02 | 2012-03-07 | 中芯国际集成电路制造(上海)有限公司 | 栅极及mos晶体管的制作方法 |
| CN102130162B (zh) * | 2010-01-18 | 2012-11-07 | 上海华虹Nec电子有限公司 | Ldmos及其制造方法 |
| CN104037084B (zh) * | 2013-03-05 | 2017-12-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN104103587B (zh) * | 2013-04-03 | 2017-10-20 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| US9324709B2 (en) * | 2013-08-19 | 2016-04-26 | Globalfoundries Inc. | Self-aligned gate contact structure |
| CN111384160B (zh) * | 2018-12-29 | 2023-09-08 | 中芯国际集成电路制造(上海)有限公司 | 场效应晶体管的制作方法、场效应晶体管及栅极结构 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0506427A1 (en) * | 1991-03-27 | 1992-09-30 | STMicroelectronics, Inc. | An integrated gate field-effect transistor with gate-drain overlap and method of making the same |
-
1995
- 1995-10-24 CN CN95115967A patent/CN1046823C/zh not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| CN1149198A (zh) | 1997-05-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: MAODE TECHNOLOGY CO., LTD. Free format text: FORMER OWNER: TAIWAN MAOXI ELECTRONICS CO., LTD. Effective date: 20040924 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20040924 Address after: Hsinchu Science Industrial Park, Taiwan Patentee after: Maode Science and Technology Co., Ltd. Address before: Hsinchu Taiwan Science Industrial Park Patentee before: Maoxi Electronic Co., Ltd., Taiwan |
|
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 19991124 Termination date: 20141024 |
|
| EXPY | Termination of patent right or utility model |