CN104037084B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，其中，半导体结构的形成方法包括：提供半导体衬底，所述半导体衬底表面具有栅介质薄膜，所述栅介质薄膜表面具有栅极薄膜，所述栅极薄膜表面具有掩膜层，所述掩膜层覆盖部分栅极薄膜表面；以所述掩膜层为掩膜，刻蚀所述栅极薄膜，直至暴露出栅介质薄膜为止，形成栅极层；在所述栅极层的侧壁表面形成覆盖层；以所述覆盖层和掩膜层为掩膜，刻蚀所述栅介质薄膜，直至暴露出半导体衬底为止，形成栅介质层，所述栅介质层的宽度大于栅极层的宽度。由所形成的半导体结构形成的器件性能改善。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是MOS（Metal Oxide Semiconductor，金属-氧化物-半导体）器件的尺寸不断地缩小，以此满足集成电路发展的小型化和集成化的要求。在MOS晶体管器件的尺寸持续缩小的过程中，现有工艺以氧化硅或氮氧化硅作为栅介质层的工艺受到了挑战。以氧化硅或氮氧化硅作为栅介质层所形成的晶体管出现了一些问题，包括漏电流增加以及杂质的扩散，从而影响晶体管的阈值电压，进而影响半导体器件的性能。
为解决以上问题，含有高K栅介质层和金属栅的晶体管被提出。在所述含有高K栅介质层和金属栅的晶体管中，采用高K（介电常数）材料代替常用的氧化硅或氮氧化硅栅介质材料，能够缩小晶体管尺寸缩小的，避免漏电流的产生，并提高晶体管的性能。
现有技术的具有高K栅介质层和金属栅的晶体管的平面结构示意图如图1所示，包括：位于半导体衬底100表面的第一介质层105，所述第一介质层105内具有暴露出半导体衬底100表面的开口（未示出）；位于所述开口底部表面的高K栅介质层101；位于所述高K栅介质层101表面的金属栅极层103，位于高K栅介质层101和金属栅极层103两侧的半导体衬底100表面的侧墙104；位于高K栅介质层101、金属栅极层103和侧墙104两侧的半导体衬底100内的源区106a和漏区106b。
然而，现有的晶体管，尤其是具有高K栅介质层和金属栅的晶体管性能依旧有待提高。
更多关于具有高K栅介质层和金属栅的晶体管或其形成工艺的相关资料请参考公开号为US2011/0195549的美国专利文件。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，改善晶体管的性能，尤其是改善具有高K栅介质层和金属栅的晶体管的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有栅介质薄膜，所述栅介质薄膜表面具有栅极薄膜，所述栅极薄膜表面具有掩膜层，所述掩膜层覆盖部分栅极薄膜表面；以所述掩膜层为掩膜，刻蚀所述栅极薄膜，直至暴露出栅介质薄膜为止，形成栅极层；在所述栅极层的侧壁表面形成覆盖层；以所述覆盖层和掩膜层为掩膜，刻蚀所述栅介质薄膜，直至暴露出半导体衬底为止，形成栅介质层，所述栅介质层的宽度大于栅极层的宽度。
可选的，所述覆盖层的材料为氮化硅，厚度为1埃～100埃。
可选的，所述覆盖层的形成工艺为氮气处理，形成工艺为氮气处理，工艺参数为：压力2毫托～100毫托，等离子化功率100瓦～1500瓦，偏置电压0伏～50伏，气体包含氮气，气体总流量1标准毫升/分钟～1000标准毫升/分钟，反应时间5秒～200秒
可选的，还包括：在所述栅介质薄膜表面形成保护薄膜，所述保护薄膜表面形成栅极薄膜；在刻蚀所述栅介质薄膜之前，以所述覆盖层和掩膜层为掩膜刻蚀所述保护薄膜，形成保护层。
可选的，还包括：在形成保护层和栅介质层之后，自所述保护层和栅介质层的侧壁表面向内部减薄部分厚度。
可选的，所述自所述保护层和栅介质层的侧壁表面向内部减薄部分厚度的工艺为各向同性的湿法刻蚀工艺。
可选的，还包括：在形成保护层和栅介质层之后，自所述保护层的侧壁表面向内部减薄部分厚度。
可选的，所述自所述保护层的侧壁表面向内部减薄部分厚度的工艺为干法刻蚀工艺，所述干法刻蚀工艺为：刻蚀气体包括溴化氢、氮气和氩气，其中，所述溴化氢与氮气的体积比为0.8:1～1.2:1，所述氮气与氩气的体积比为0.8:1～1.2:1，所述氩气与溴化氢的体积比为0.8:1～1.2:1，所述溴化氢、氮气和氩气的总流量为100标准毫升/分钟～1000标准毫升/分钟，气压小于10毫托，等离子化功率为200瓦～600瓦，偏置电压为0伏～50伏。
可选的，所述保护层的材料为金属氮化物。
可选的，所述保护层的材料为氮化钽或氮化钛。
可选的，所述栅介质层的材料为高K介质材料，所述高K介质材料为铪的化合物、金属氧化物、或铪的化合物和金属氧化物组合。
可选的，所述掩膜层的形成工艺为：在所述栅极薄膜表面沉积掩膜薄膜；采用光刻工艺、纳米印刷工艺或分子自组装工艺在所述掩膜薄膜表面形成图形化层；以所述图形化层为掩膜，刻蚀所述掩膜薄膜直至暴露出栅极薄膜为止。
可选的，所述掩膜层为介质材料层和金属层的一层或多层组合，且当所述掩膜层为介质材料层和金属层的多层组合时，所述掩膜层内还包括多晶硅层。
可选的，还包括：在所述半导体衬底表面形成氧化薄膜，所述氧化薄膜表面形成栅介质薄膜。
可选的，所述栅极薄膜的材料为多晶硅。
可选的，还包括：在形成所述栅介质层之后，在所述栅介质层、栅极层和掩膜层两侧的半导体衬底表面形成侧墙；以所述侧墙和掩膜层为掩膜，对半导体衬底进行离子注入，在所述栅极层两侧的半导体衬底内形成源区和漏区；在形成源区和漏区之后，在所述半导体衬底表面形成介质层，所述介质层的表面与掩膜层的表面齐平；在形成介质层之后，去除所述掩膜层和栅极层，并形成开口；在所述开口内形成金属栅。
相应的，本发明还提供一种采用上述任一项方法所形成的半导体结构，包括：半导体衬底；位于半导体衬底表面的栅介质层；位于栅介质层表面的栅极层，所述栅介质层的宽度大于所述栅极层的宽度。
与现有技术相比，本发明的技术方案具有以下优点：
在刻蚀栅极薄膜以形成栅极层之后，在所述栅极层侧壁表面形成覆盖层，再以所述覆盖层、和位于栅极层顶部的掩膜层为掩膜，刻蚀栅介质薄膜；由于所述覆盖层具有一定厚度，沿所述覆盖层表面刻蚀栅介质薄膜后，能够使形成的栅介质层的宽度大于栅极层的宽度。栅介质层的宽度大于栅极层的宽度有利于提高栅介质层在栅极层和半导体衬底的电隔离能力；而且，栅介质层的宽度大于栅极层的宽度有利于减少后续形成的源区或漏区与栅极层之间的重叠电容。因此，以所述栅介质层和栅极层形成晶体管后，所述晶体管的漏电流能够减少、工作电流提高、工作效率提高、性能得到改善。
进一步的，所述栅极层的材料为多晶硅，所述覆盖层的材料为氮化硅，形成工艺为氮气处理，即以氮气与栅极层内的硅原子反应，在栅极层的侧壁表面生成氮化硅层；而且所述氮化硅层的厚度与氮气处理工艺的时间呈线性关系，氮气处理的时间越长，氮化硅层的厚度越厚；因此所述覆盖层的厚度能够通过工艺严格控制，以所述覆盖层为掩膜刻蚀形成的栅介质层的宽度也能够精确控制，使所形成的器件性能更可控精确。而且，形成所述较大宽度的栅介质层的方法简单易操作，无需对工艺进行精细操作既能够形成尺寸精确的栅介质层，有利于在生产中进一步推广。
进一步的，在栅介质薄膜和栅极薄膜之间形成保护层，并以所述覆盖层和掩膜层为掩膜，刻蚀所述保护薄膜和栅介质薄膜，以形成保护层和栅介质层；所述保护层和栅介质层的宽度大于栅极层的宽度，使所述保护层隔离栅极层和半导体衬底的能力更佳。此外，在形成保护层和栅介质层之后，自所述保护层的侧壁表面向内部减薄部分厚度，以使栅介质层的宽度大于保护层的宽度，保护层的宽度大于栅极层的宽度，则所述栅介质层在半导体衬底和保护层之间的隔离能力增强，避免了在后续工艺中由于栅介质层被减薄而造成保护层内的原子向半导体衬底迁移，进而产生漏电流，所形成的器件的性能更为稳定。
本实施例的半导体结构中，栅介质层的宽度大于栅极层的宽度，所述栅介质层隔离栅极层和半导体衬底的能力提高，且栅极层和源区或漏区之间的重叠电容减少；以所述半导体结构构成的晶体管，漏电流能够减少、工作电流提高、工作效率提高、性能得到改善。
附图说明
图1是现有技术的具有高K栅介质层和金属栅的晶体管的剖面结构示意图；
图2至图3是一种形成如图1所示晶体管的部分过程的剖面结构示意图；
图4至图10是本发明的实施例所述的半导体结构的形成方法的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有的具有高K栅介质层和金属栅的晶体管性能依旧不良。
经过本发明的发明人反复实验和研究发现，对于晶体管，尤其是具有高K栅介质层和金属栅的晶体管，以图1为例，当高K栅介质层101的宽度大于金属栅极层103的宽度时，栅介质层在栅极层和半导体衬底的电隔离能力增强，且源区106a或漏区106b与金属栅极层103之间的重叠电容减少，能够使晶体管的性能得到改善，例如晶体管的漏电流减少、工作电流提高、工作效率提高。然而，形成所述高K栅介质层101的宽度大于金属栅极层103宽度的晶体管难度较大，以下将进行具体说明。
图2至图3是一种形成如图1所示晶体管的部分过程的剖面结构示意图。
请参考图2，在半导体衬底200表面形成高K介质薄膜202；在所述高K介质薄膜202表面形成多晶硅薄膜203；在所述多晶硅薄膜203表面形成掩膜层204。其中，所述多晶硅薄膜203用于形成伪栅极层，所述伪栅极层为后续形成的金属栅占据空间位置。
请参考图3，以所述掩膜层204为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述多晶硅薄膜203和高K介质薄膜202，所述多晶硅薄膜203形成伪栅极层203a，所述高K介质薄膜202形成栅介质层202a。
如图3所示，栅介质层202a和伪栅极层203a通过各向异性的干法刻蚀工艺形成，若需要所形成的栅介质层202a的宽度大于所述伪栅极层203a的宽度，则需要具体控制所述刻蚀工艺以实现。具体的，通过降低刻蚀所述高K介质薄膜202工艺的速率，能够使刻蚀后的栅介质层202a宽度大于伪栅极层203a。然而，当刻蚀速率过低时，容易使高K介质薄膜202刻蚀不彻底，在半导体衬底200薄膜残留不必要的高K介质薄膜202，而且刻蚀形成的栅介质层202a的尺寸不易控制，从而造成晶体管的性能不良。若提高刻蚀高K介质薄膜202的速率，则所形成的栅介质层202a宽度与伪栅极层203a相同，无法满足技术需求。
经过本发明的发明人进一步研究，在刻蚀栅极薄膜并暴露出栅介质薄膜之后，在刻蚀形成的栅极层侧壁表面形成覆盖层，再以所述覆盖层和栅极层顶部的掩膜层为掩膜，刻蚀栅介质薄膜，能够使形成的栅介质层的宽度大于栅极层的宽度。栅介质层的宽度大于栅极层的宽度有利于提高栅介质层在栅极层和半导体衬底的电隔离能力，且有利于减少后续形成的源区或漏区与栅极层之间的重叠电容。以所述栅介质层和栅极层形成晶体管后，所述晶体管的漏电流能够减少、工作电流提高、性能得到改善。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
图4至图10是本发明的实施例所述的半导体结构的形成过程的剖面结构示意图。
请参考图4，提供半导体衬底300，所述半导体衬底300表面具有栅介质薄膜302，所述栅介质薄膜302表面具有栅极薄膜304，所述栅极薄膜304表面具有掩膜层305，所述掩膜层305覆盖部分栅极薄膜304表面。
所述半导体衬底300用于为后续工艺提供工作平台；所述半导体衬底300为硅衬底、硅锗衬底、碳化硅底、绝缘体上硅（SOI）衬底、绝缘体上锗（GOI）衬底、玻璃衬底或III-V族化合物衬底（例如氮化镓或砷化镓等）。
本实施例所形成的半导体结构用于形成具有高K栅介质层和金属栅极层的晶体管；所述栅介质薄膜302的材料为高K介质材料，所述高K介质材料为铪的化合物、金属氧化物、或铪的化合物和金属氧化物组合，所述栅极薄膜304的材料为多晶硅；所述栅介质薄膜302用于形成晶体管的栅介质层，所述栅极薄膜304用于形成晶体管的伪栅极层，所述伪栅极层为后续形成的金属栅占据空间和位置，最终形成具有高K栅介质层和金属栅极层的晶体管。
所述半导体衬底300表面形成有氧化薄膜301，在所述氧化薄膜301表面形成栅介质薄膜302；所述氧化薄膜301用于定义后续刻蚀栅介质薄膜302的停止位置，避免半导体衬底300在刻蚀工艺中受到损伤；其次，所述氧化薄膜301还能够用于键合栅介质层和半导体衬底300，减少漏电流的产生；再次，所述氧化薄膜301还能够在后续采用离子注入形成晶体管的源区和漏区时，保护半导体衬底300表面不受损伤。
所述栅介质薄膜302表面还形成有保护薄膜303，在所述保护薄膜303表面形成栅极薄膜304，所述保护薄膜303的材料为金属氮化物，较佳的是氮化钽或氮化钛。所述保护薄膜303用于形成保护层，所述保护层用于提高后续形成的栅介质层和金属栅之间的隔离效果，并防止的工艺过程中，杂质污染通过栅介质层扩散入金属栅中，进一步提高器件性能。
所述氧化薄膜301、栅介质薄膜302、保护薄膜303和栅极薄膜304的形成工艺为沉积工艺，较佳的是化学气相沉积工艺；所述氧化薄膜301、栅介质薄膜302、保护薄膜303和栅极薄膜304的厚度根据具体的工艺需求而定，不应过于限定。
所述掩膜层305用于定义后续形成的栅极层的形状和位置；所述掩膜层305为介质材料层和金属层的一层或多层组合；而且，当所述掩膜层305为介质材料层和金属层的多层组合时，所述掩膜层内还包括多晶硅层。所述掩膜层305的形成工艺为：采用沉积工艺在栅极薄膜304薄膜形成掩膜薄膜；在所述沉积工艺之后，采用光刻工艺、纳米印刷工艺或分子自组装工艺在所述掩膜薄膜表面形成图形化层；以所述图形化层为掩膜，刻蚀所述掩膜薄膜直至暴露出栅极薄膜为止。所述掩膜层305的厚度根据具体的工艺需求而定，不应过于限定。
在另一实施例中，所述栅介质薄膜为氧化硅，则在后续刻蚀栅极薄膜和栅介质薄膜，并形成侧墙、源区和漏区之后，即形成晶体管。
请参考图5，以所述掩膜层305为掩膜，刻蚀所述栅极薄膜304（如图4所示），直至暴露出保护薄膜303为止，形成栅极层304a。
所述刻蚀栅极薄膜304的工艺为各向异性的干法刻蚀工艺，刻蚀形成的栅极层304a的材料为多晶硅；所述各向异性的干法刻蚀的工艺参数能够根据具体的技术需求而定，且为本领域技术人员所熟知，在此不应过于限定。由于本实施例所需形成的晶体管为具有高K栅介质层和金属栅的晶体管，因此，所述栅极层304a能够用于作为伪栅极层，为后续所需形成的金属栅占据空间和位置。
所述刻蚀工艺停止于保护薄膜303表面，所述保护薄膜303在所述刻蚀工艺中能过作为刻蚀停止层，保证刻蚀形成的栅极层304a的形貌精确。
由于经过本发明的发明人实验发现，在具有高K栅介质层和金属栅的晶体管中，当栅介质层的宽度大于所述金属栅的宽度时，晶体管的性能得到改善；然而，若采用所述刻蚀栅极薄膜304的工艺参数继续刻蚀栅介质表面302，则难以使所形成的栅介质层的宽度大于栅极层的宽度，因此，后续需要在所述栅极层304a的侧壁表面再形成覆盖层，所述覆盖层和栅极层304a共同定义后续形成的栅介质层的宽度，从而能够使后续形成的栅介质层的宽度大于栅极层304a的宽度，以此改善晶体管的性能。
请参考图6，在所述栅极层304a的侧壁表面形成覆盖层306。
所述覆盖层306的材料为氮化硅，厚度为1埃～100埃，所述覆盖层306的厚度根据后续所需形成的栅介质层的宽度而定；所述覆盖层的形成工艺为氮气处理，工艺参数为：压力2毫托～100毫托，等离子化功率100瓦～1500瓦，偏置电压0伏～50伏，气体包含氮气，气体总流量1标准毫升/分钟～1000标准毫升/分钟，反应时间5秒～200秒。
由于所述栅极层304a的材料为多晶硅，在所述氮气处理工艺过程中，氮气能够与栅极层304a内的硅原子发生反应，在所述栅极层306的侧壁表面反应生成氮化硅，以此作为覆盖层306；而且，经过本发明的发明人反复实验得出，所述覆盖层306的厚度与氮气处理工艺的时间呈线性关系，即氮气处理的时间越长，氮化硅层的厚度越厚；因此所述覆盖层306的厚度能够通过所述氮气处理工艺严格控制；进而，后续以所述覆盖层306为掩膜刻蚀形成的栅介质层宽度也能够精确控制，所形成的器件的特征尺寸更为精确，性能更稳定。
请参考图7，以所述覆盖层306和掩膜层305为掩膜，刻蚀所述保护薄膜303（如图6所示）和栅介质薄膜302（如图6所示），直至暴露出氧化薄膜301为止，形成保护层303a和栅介质层302a，所述栅介质层302a的宽度大于栅极层304a的宽度。
所述刻蚀保护薄膜303和栅介质薄膜302的工艺为各向异性的干法刻蚀工艺；由于所述栅极层304a的侧壁表面具有覆盖层，因此在所述刻蚀工艺之后，所形成的栅介质层302a的宽度大于栅极层304a的宽度，则后续以金属栅替代所述栅极层304a后，所述金属栅的宽度也小于栅介质层302a的宽度；而且，由于所述覆盖层306的厚度能够通过工艺严格控制，使所述覆盖层306的厚度精确，则所形成的栅介质层302a大于栅极层304a的尺寸精确；从而，本实施例所形成的晶体管的特征尺寸更为精确易控，所形成的器件性能稳定。
本实施例中，所述刻蚀栅介质薄膜302的工艺停止于所述氧化薄膜301，所述氧化薄膜301作为刻蚀停止层，避免半导体衬底300表面因所述刻蚀工艺而受到损伤，减少漏电流。
请参考图8，在所述栅介质层302a、保护层303a、栅极层304a（如图7所示）和掩膜层305（如图7所示）两侧的半导体衬底300表面形成侧墙307；以所述侧墙307和掩膜层305为掩膜，对半导体衬底300进行离子注入，在所述栅极层304a两侧的半导体衬底300内形成源区和漏区308；在形成源区和漏区308之后，在所述半导体衬底300表面形成介质层309，所述介质层309的表面与掩膜层305的表面齐平；在形成介质层309之后，去除所述掩膜层305和栅极层304a，并形成开口（未示出）；在所述开口内形成金属栅310。
需要说明的是，在形成所述栅介质层302a之后，去除所述覆盖层302，去除所述覆盖层302的工艺为湿法刻蚀工艺，能够快速彻底的去除所述覆盖层、以及附着于器件表面的其他杂质。
所述侧墙307用于定义源区和漏区308的位置，并在后续工艺中保护栅极层304a或金属栅的侧壁；所述侧墙307的材料为氧化硅、氮化硅或氧化硅和氮化硅的组合；所述侧墙307的形成工艺为沉积工艺，并在所述沉积工艺之后采用回刻蚀工艺暴露出掩膜层305表面。
本实施例中，在形成栅极层304a时，所述氧化薄膜301被保留，因此在形成所述源区和漏区308时，所述氧化薄膜301还能够用于保护半导体衬底300免受离子注入工艺的损伤，保证了晶体管的性能稳定。
由于本实施例所需形成的晶体管为具有高K栅介质层和金属栅极层的晶体管，因此需要以金属栅310替代所述多晶硅为材料的栅极层304a。
所述介质层309的材料为氧化硅，所述介质层309的形成工艺为：在所述氧化薄膜301、侧墙307和掩膜层305表面沉积氧化硅薄膜；采用抛光工艺，较佳的是化学机械抛光工艺去除高于掩膜层305表面的氧化硅薄膜，形成介质层309；所述掩膜层305定义所述抛光工艺的停止位置。
所述去除掩膜层305和栅极层304a的工艺为刻蚀工艺，较佳的是湿法刻蚀工艺；所述金属栅310的材料为铜、钨、铝或银，所述金属栅310的形成工艺为沉积工艺，在所述沉积工艺之后进行抛光工艺，直至暴露出介质层309为止。本实施例中，在形成所述金属栅310之后，晶体管制作完成。
需要说明的是，在其他实施例中，在形成所述栅介质层302a之后，形成所述侧墙307之前，还能够自保护层303a的侧壁表面向内部减薄部分厚度。以下将以两个实例进行说明。
实例一
在图7的基础上，请继续参考图9，在形成保护层303a和栅介质层302a之后，自所述保护层303a和栅介质层302a的侧壁表面向内部减薄部分厚度。
当所形成的覆盖层306的厚度过大，使栅介质层302a的宽度大于所需尺寸时，能够在刻蚀形成所述保护层303a和栅介质层302a之后，缩小一定的保护层303a和栅介质层302a之后的宽度尺寸，以满足具体的技术需求，因此，需要自所述保护层303a和栅介质层302a的侧壁表面向内部减薄部分厚度，以使所述保护层303a和栅介质层302a的宽度相应减小。
所述自保护层303a和栅介质层302a的侧壁表面向内部减薄部分厚度的工艺为各向同性的湿法刻蚀工艺，在所述湿法刻蚀工艺能够控制刻蚀速率和刻蚀时间以控制减薄保护层303a和栅介质层302a的尺寸，因此，在所述湿法刻蚀工艺之后，所述保护层303a和栅介质层302a的尺寸能够精确。
在减薄部分厚度的所述保护层303a和栅介质层302a的侧壁之后，在所述栅介质层302a、保护层303a、栅极层304a（如图9所示）和掩膜层305两侧的半导体衬底300表面形成侧墙；以所述侧墙和掩膜层305为掩膜，对半导体衬底300进行离子注入，在所述栅极层304a两侧的半导体衬底300内形成源区和漏区；在形成源区和漏区之后，在所述半导体衬底300表面形成介质层，所述介质层的表面与掩膜层305的表面齐平；在形成介质层之后，去除所述掩膜层305和栅极层304a，并形成开口；在所述开口内形成金属栅。
所述侧墙、介质层、源区、漏区和金属栅的形成工艺与图8的侧墙307、介质层309、源区/漏区308和金属栅310形成工艺相同，在此不做赘述。
实例二
在图7的基础上，请继续参考图10，在形成保护层303a和栅介质层302a之后，自所述保护层303a的侧壁表面向内部减薄部分厚度。
所述自所述保护层303a的侧壁表面向内部减薄部分厚度的工艺为湿法刻蚀工艺，能够通过控制所述湿法刻蚀工艺的参数，精确控制保护层303a被减薄的厚度，使所述湿法刻蚀后的保护层303a的尺寸精确。
在晶体管构成的器件（尤其是作为测试键的晶体管）中，半导体衬底300内具有浅沟槽隔离结构（STI），用于隔离相邻的有源区；而晶体管中的栅极层除了位于半导体衬底300表面，还能够横跨所述浅沟槽隔离结构表面；其中，仅位于有源区表面的栅极层用于构成晶体管。
然而，在刻蚀形成栅介质层302a之后，需要在所述栅介质层302a和栅极层304a两侧形成侧墙；而形成所述侧墙时的回刻蚀工艺会损伤浅沟槽隔离结构表面，在位于侧墙和栅介质层302下方的所述浅沟槽隔离结构表面产生凹陷；所述凹陷会暴露出部分栅介质层302a；当回刻蚀工艺结束后需要采用酸洗工艺去除器件表面的杂质，所述酸洗工艺会同时去除部分被暴露出的栅介质层302a；而一旦所述栅介质层302a被去除，则会暴露出保护层303a，造成所述保护层303a内的原子向半导体衬底迁移；由于所述保护层303a的材料导电，所述保护层303a内的原子的迁移极易在器件内产生漏电流，使器件性能下降。
因此，需要在形成保护层303a和栅介质层302a之后，自所述保护层303a的侧壁表面向内部减薄部分厚度，使所述栅极层302a的宽度大于保护层303a的宽度，而所述保护层303a的宽度大于栅极层304a的宽度；由于所述栅介质层302a的宽度较大，提高了半导体衬底300和保护层303a之间的隔离能力；具体的，即使在形成侧墙时，在侧墙和栅介质层302a下方的浅沟槽隔离结构表面形成凹陷，且在酸洗过程中去除部分栅介质层302a，也不易暴露出保护层303a；因此，保护层303a内的原子不易流失，抑制了漏电流的产生，所形成的器件的性能更为稳定。
所述自所述保护层303a的侧壁表面向内部减薄部分厚度的工艺为干法刻蚀工艺，所述干法刻蚀工艺为：刻蚀气体包括溴化氢、氮气和氩气，其中，所述溴化氢与氮气的体积比为0.8:1～1.2:1，所述氮气与氩气的体积比为0.8:1～1.2:1，所述氩气与溴化氢的体积比为0.8:1～1.2:1，所述溴化氢、氮气和氩气的总流量为100标准毫升/分钟～1000标准毫升/分钟，气压小于10毫托，等离子化功率为200瓦～600瓦，偏置电压为0伏～50伏。
在减薄部分厚度的保护层303a之后，在所述栅介质层302a、保护层303a、栅极层304a（如图10所示）和掩膜层305两侧的半导体衬底300表面形成侧墙；以所述侧墙和掩膜层305为掩膜，对半导体衬底300进行离子注入，在所述栅极层304a两侧的半导体衬底300内形成源区和漏区；在形成源区和漏区之后，在所述半导体衬底300表面形成介质层，所述介质层的表面与掩膜层305的表面齐平；在形成介质层之后，去除所述掩膜层305和栅极层304a，并形成开口；在所述开口内形成金属栅。
所述侧墙、介质层、源区、漏区和金属栅的形成工艺与图8的侧墙307、介质层309、源区/漏区308和金属栅310形成工艺相同，在此不做赘述。
本实施例中，在刻蚀栅极薄膜之后，在所述栅极层侧壁表面形成覆盖层；以所述覆盖层和掩膜层为掩膜，刻蚀栅介质薄膜和保护薄膜，并形成栅介质层和保护层；由于所述覆盖层具有一定厚度，沿覆所述盖层表面刻蚀栅介质薄膜和保护薄膜之后，能够使所述栅介质层和保护层的宽度大于栅极层的宽度；当栅介质层的宽度大于栅极层的宽度时，有利于提高栅介质层在栅极层和半导体衬底的电隔离能力；而且，栅介质层的宽度大于栅极层的宽度有利于减少后续形成的源区或漏区与栅极层之间的重叠电容，所形成的晶体管或半导体器件的性能改善。因此，以所述栅介质层和栅极层形成晶体管或半导体器件之后，所述晶体管或半导体器件的漏电流能够减少、工作电流提高、器件性能得到改善。
相应的，本实施例还提供一种半导体结构，请继续参考图7，包括：半导体衬底300；位于半导体衬底300表面的氧化薄膜301；位于氧化薄膜301表面的栅介质层302a；位于栅介质层302a表面的保护层303a；位于保护层303a表面的栅极层304a，所述栅极层304a的宽度小于所述保护层303a和栅介质层302a的宽度。
在一实施例中，所述保护层303a的尺寸与栅介质层302a的尺寸相同。在另一实施例中，所述栅极层302a的尺寸大于保护层303a的尺寸，所述保护层303a的尺寸大于栅极层304a的尺寸。
本实施例的半导体结构中，保护层303a或栅介质层302a的宽度大于栅极层304a的宽度，所述栅介质层302a隔离栅极层304a和半导体衬底300的能力提高，且栅极层304a和源区或漏区之间的重叠电容减少。以所述半导体结构构成的晶体管性能改善，例如漏电流减少、工作电流提高、工作效率提高。
综上所述，在刻蚀栅极薄膜以形成栅极层之后，在所述栅极层侧壁表面形成覆盖层，再以所述覆盖层、和位于栅极层顶部的掩膜层为掩膜，刻蚀栅介质薄膜；由于所述覆盖层具有一定厚度，沿所述覆盖层表面刻蚀栅介质薄膜后，能够使形成的栅介质层的宽度大于栅极层的宽度。栅介质层的宽度大于栅极层的宽度有利于提高栅介质层在栅极层和半导体衬底的电隔离能力；而且，栅介质层的宽度大于栅极层的宽度有利于减少后续形成的源区或漏区与栅极层之间的重叠电容。因此，以所述栅介质层和栅极层形成晶体管后，所述晶体管的漏电流能够减少、工作电流提高、工作效率提高、性能得到改善。
进一步的，所述栅极层的材料为多晶硅，所述覆盖层的材料为氮化硅，形成工艺为氮气处理，即以氮气与栅极层内的硅原子反应，在栅极层的侧壁表面生成氮化硅层；而且所述氮化硅层的厚度与氮气处理工艺的时间呈线性关系，氮气处理的时间越长，氮化硅层的厚度越厚；因此所述覆盖层的厚度能够通过工艺严格控制，以所述覆盖层为掩膜刻蚀形成的栅介质层的宽度也能够精确控制，使所形成的器件性能更可控精确。而且，形成所述较大宽度的栅介质层的方法简单易操作，无需对工艺进行精细操作既能够形成尺寸精确的栅介质层，有利于在生产中进一步推广。
进一步的，在栅介质薄膜和栅极薄膜之间形成保护层，并以所述覆盖层和掩膜层为掩膜，刻蚀所述保护薄膜和栅介质薄膜，以形成保护层和栅介质层；所述保护层和栅介质层的宽度大于栅极层的宽度，使所述保护层隔离栅极层和半导体衬底的能力更佳。此外，在形成保护层和栅介质层之后，自所述保护层的侧壁表面向内部减薄部分厚度，以使栅介质层的宽度大于保护层的宽度，保护层的宽度大于栅极层的宽度，则所述栅介质层在半导体衬底和保护层之间的隔离能力增强，避免了在后续工艺中由于栅介质层被减薄而造成保护层内的原子向半导体衬底迁移，进而产生漏电流，所形成的器件的性能更为稳定。
本实施例的半导体结构中，栅介质层的宽度大于栅极层的宽度，所述栅介质层隔离栅极层和半导体衬底的能力提高，且栅极层和源区或漏区之间的重叠电容减少；以所述半导体结构构成的晶体管，漏电流能够减少、工作电流提高、工作效率提高、性能得到改善。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (15)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面具有栅介质薄膜，在所述栅介质薄膜表面形成保护薄膜，所述保护薄膜表面形成栅极薄膜，所述栅极薄膜表面具有掩膜层，所述掩膜层覆盖部分栅极薄膜表面；
以所述掩膜层为掩膜，刻蚀所述栅极薄膜，直至暴露出保护薄膜为止，形成栅极层；
在所述栅极层的侧壁表面形成覆盖层；
以所述覆盖层和掩膜层为掩膜，刻蚀所述保护薄膜和栅介质薄膜，直至暴露出半导体衬底为止，形成保护层和栅介质层，所述栅介质层的宽度大于栅极层的宽度；
在形成保护层和栅介质层之后，自所述保护层的侧壁表面向内部减薄部分厚度；
在减薄部分厚度的保护层之后，在所述栅介质层、保护层、栅极层和掩膜层两侧的半导体衬底表面形成侧墙。
2.如权利要求1所述半导体结构的形成方法，其特征在于，所述覆盖层的材料为氮化硅，厚度为1埃～100埃。
3.如权利要求2所述半导体结构的形成方法，其特征在于，所述覆盖层的形成工艺为氮气处理，工艺参数为：压力2毫托～100毫托，等离子化功率100瓦～1500瓦，偏置电压0伏～50伏，气体包含氮气，气体总流量1标准毫升/分钟～1000标准毫升/分钟，反应时间5秒～200秒。
4.如权利要求1所述半导体结构的形成方法，其特征在于，还包括：在形成保护层和栅介质层之后，自所述保护层和栅介质层的侧壁表面向内部减薄部分厚度。
5.如权利要求4所述半导体结构的形成方法，其特征在于，所述自所述保护层和栅介质层的侧壁表面向内部减薄部分厚度的工艺为各向同性的湿法刻蚀工艺。
6.如权利要求1所述半导体结构的形成方法，其特征在于，所述自所述保护层的侧壁表面向内部减薄部分厚度的工艺为干法刻蚀工艺，所述干法刻蚀工艺为：刻蚀气体包括溴化氢、氮气和氩气，其中，所述溴化氢与氮气的体积比为0.8:1～1.2:1，所述氮气与氩气的体积比为0.8:1～1.2:1，所述氩气与溴化氢的体积比为0.8:1～1.2:1，所述溴化氢、氮气和氩气的总流量为100标准毫升/分钟～1000标准毫升/分钟，气压小于10毫托，等离子化功率为200瓦～600瓦，偏置电压为0伏～50伏。
7.如权利要求1所述半导体结构的形成方法，其特征在于，所述保护层的材料为金属氮化物。
8.如权利要求7所述半导体结构的形成方法，其特征在于，所述保护层的材料为氮化钽或氮化钛。
9.如权利要求1所述半导体结构的形成方法，其特征在于，所述栅介质层的材料为高K介质材料，所述高K介质材料为铪的化合物。
10.如权利要求1所述半导体结构的形成方法，其特征在于，所述栅介质层的材料为高K介质材料，所述高K介质材料为金属氧化物。
11.如权利要求1所述半导体结构的形成方法，其特征在于，所述掩膜层的形成工艺为：在所述栅极薄膜表面沉积掩膜薄膜；采用光刻工艺、纳米印刷工艺或分子自组装工艺在所述掩膜薄膜表面形成图形化层；以所述图形化层为掩膜，刻蚀所述掩膜薄膜直至暴露出栅极薄膜为止。
12.如权利要求1所述半导体结构的形成方法，其特征在于，所述掩膜层为介质材料层和金属层的一层或多层组合，且当所述掩膜层为介质材料层和金属层的多层组合时，所述掩膜层内还包括多晶硅层。
13.如权利要求1所述半导体结构的形成方法，其特征在于，还包括：在所述半导体衬底表面形成氧化薄膜，所述氧化薄膜表面形成栅介质薄膜。
14.如权利要求1所述半导体结构的形成方法，其特征在于，所述栅极薄膜的材料为多晶硅。
15.如权利要求1所述半导体结构的形成方法，其特征在于，还包括：在形成所述栅介质层之后，在所述栅介质层、栅极层和掩膜层两侧的半导体衬底表面形成侧墙；以所述侧墙和掩膜层为掩膜，对半导体衬底进行离子注入，在所述栅极层两侧的半导体衬底内形成源区和漏区；在形成源区和漏区之后，在所述半导体衬底表面形成介质层，所述介质层的表面与掩膜层的表面齐平；在形成介质层之后，去除所述掩膜层和栅极层，并形成开口；在所述开口内形成金属栅。
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