CN103794506B - 晶体管的形成方法 - Google Patents

晶体管的形成方法 Download PDF

Info

Publication number
CN103794506B
CN103794506B CN201210425656.9A CN201210425656A CN103794506B CN 103794506 B CN103794506 B CN 103794506B CN 201210425656 A CN201210425656 A CN 201210425656A CN 103794506 B CN103794506 B CN 103794506B
Authority
CN
China
Prior art keywords
layer
dielectric layer
grid
forming method
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210425656.9A
Other languages
English (en)
Other versions
CN103794506A (zh
Inventor
洪中山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201210425656.9A priority Critical patent/CN103794506B/zh
Publication of CN103794506A publication Critical patent/CN103794506A/zh
Application granted granted Critical
Publication of CN103794506B publication Critical patent/CN103794506B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H01L29/4958—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo with a multiple layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有栅极结构，所述栅极结构包括栅介质层、栅介质层表面的栅极层，所述栅极层的材料为金属，所述半导体衬底表面还具有覆盖所述栅极结构侧壁的介质层；在所述介质层和栅极层表面形成牺牲层，所述牺牲层内含有金属原子，且所述牺牲层的金属原子与所述栅极层的金属材料不同；采用热退火工艺使牺牲层内的金属原子扩散入栅极层内，在所述栅极层表面形成覆盖层；去除覆盖层和介质层表面剩余的牺牲层。所形成的晶体管性能良好。

Description

晶体管的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种晶体管的形成方法。
背景技术
随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是MOS（Metal Oxide Semiconductor，金属-氧化物-半导体）器件的尺寸不断地缩小，以此满足集成电路发展的小型化和集成化的要求。在MOS晶体管器件的尺寸持续缩小的过程中，现有工艺以氧化硅或氮氧化硅作为栅介质层的工艺受到了挑战。以氧化硅或氮氧化硅作为栅介质层所形成的晶体管出现了一些问题，包括漏电流增加以及杂质的扩散，从而影响晶体管的阈值电压，进而影响半导体器件的性能。
为解决以上问题，含有高K介质层和金属栅极结构的晶体管被提出。所述含有高K介质层和金属栅极结构的晶体管采用高K（介电常数）材料代替常用的氧化硅或氮氧化硅栅介质材料，能够使晶体管尺寸缩小的同时，减小漏电流的产生，并提高晶体管的性能。
现有技术具有高K介质层和金属栅极结构的晶体管如图1所示，包括：位于半导体衬底100表面的介质层105和栅极结构（未标示），所述栅极结构的顶部表面不高于所述介质层105表面，所述栅极结构包括：位于半导体衬底100表面的高K栅介质层101，位于高K栅介质层101表面的金属栅极层102，位于高K栅介质层101和金属栅极层102两侧的半导体衬底100表面的侧墙103；位于所述栅极结构两侧的半导体衬底100内的源区和漏区104。
然而，现有技术的高K介质层和金属栅极结构的晶体管性能不佳。
更多含有高K介质层和金属栅极结构的晶体管的相关资料请参考公开号为US2009/0289334的美国专利文件。
发明内容
本发明解决的问题是提供一种晶体管的形成方法，能够形成性能优良的具有高K介质层和金属栅极结构的晶体管。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有栅极结构，所述栅极结构包括栅介质层、栅介质层表面的栅极层，所述栅极层的材料为金属，所述半导体衬底表面还具有覆盖所述栅极结构侧壁的介质层；在所述介质层和栅极层表面形成牺牲层，所述牺牲层内含有金属原子，且所述牺牲层的金属原子与所述栅极层的金属材料不同；采用热退火工艺使牺牲层内的金属原子扩散入栅极层内，在所述栅极层表面形成覆盖层；去除位于覆盖层和介质层表面的剩余牺牲层。
可选地，所述牺牲层内还包括硅原子。
可选地，所述牺牲层的材料包括钛、钴、锰、钽、镍、钌或铝硅。
可选地，所述热退火工艺的温度为400摄氏度-700摄氏度。
可选地，所述去除覆盖层表面深夜的牺牲层的工艺为湿法刻蚀工艺，刻蚀液包括盐酸和氢氟酸中的一种或两种。
可选地，所述刻蚀液还包括双氧水。
可选地，所述栅极层的材料为铜、铝、钨或银。
可选地，还包括：形成于所述栅介质层和栅极层之间的功函数层，所述功函数层的材料为氮化钽、钽、钛、氮化钛、钌、铜锰、钛铝碳、钛铝、钴或镧。
可选地，还包括：形成于栅介质层表面的保护层，所述保护层的材料为氮化钛或氮化钽。
可选地，还包括：形成与栅介质层和半导体衬底之间的氧化硅层。
可选地，所述栅介质层的材料为高K材料。
可选地，所述栅极结构的形成方法为：在半导体衬底表面形成伪栅极层；形成覆盖所述伪栅极层侧壁的介质层，所述介质层的顶部与所述伪栅极层的顶部齐平；去除所述伪栅极层，在所述介质层内形成开口；在所述开口内沉积栅介质层，并在所述栅介质层表面形成填充满所述开口的栅极层；采用化学机械抛光工艺去除高于所述介质层的栅介质层和栅极层。
可选地，在形成介质层之前，在所述伪栅极层两侧的半导体层表面形成侧墙，所述侧墙的材料为氧化硅、氮化硅和低K介质材料中的一种或多种组合。
可选地，所述介质层的形成方法为：在所述半导体衬底和伪栅极层表面形成介质薄膜；采用化学机械抛光工艺去除高于所述伪栅极层的介质薄膜。
可选地，在形成所述介质薄膜之前，在所述半导体衬底和伪栅极层表面形成抛光停止层。
可选地，所述介质层和抛光停止层的材料为氧化硅或低K介质材料，且所述介质层和抛光停止层的材料不同。
可选地，所述介质层的顶部表面等于或高于所述栅极层的顶部表面。
可选地，在去除覆盖层和介质层表面剩余的牺牲层之后，在所述覆盖层表面形成绝缘层，所述绝缘层的表面等于或高于所述介质层表面。
与现有技术相比，本发明的技术方案具有以下优点：
在介质层和栅极层表面形成含有金属原子的牺牲层，采用热退火工艺使牺牲层内的金属原子扩散入栅极层内，并在所述栅极层表面形成覆盖层；所述覆盖层的材料为牺牲层内的金属与栅极层的金属构成的合金，能够防止所形成的器件工作时，所述栅极层表面的金属发生电迁移，从而使所述器件的性能改善且稳定。
进一步的，去除覆盖层表面剩余的牺牲层的工艺为湿法刻蚀工艺，由于所述湿法刻蚀工艺具有较好的选择性，能够彻底去除热退火工艺之后剩余的牺牲层，同时不会破坏介质层表面，使所形成的器件性能稳定。
进一步的，所形成的栅极层的顶部表面低于介质层的顶部表面，于是所形成的覆盖层的顶部表面也低于所述介质层的顶部表面；当后续去除剩余的牺牲层，并在所述覆盖层表面形成绝缘层之后，由于所述绝缘层的表面不低于所述介质层的表面，因此所述绝缘层具有一定的厚度，隔离效果更佳，所形成的器件性能更好。
附图说明
图1是现有技术具有高K介质层和金属栅极结构的晶体管的剖面结构示意图；
图2至图6是本发明的实施例所述的晶体管的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有技术的高K介质层和金属栅极结构的晶体管性能不佳。
经过本发明的发明人研究发现，请继续参考图1，由于所述金属栅极层102的材料是金属，当所述晶体管工作时，现有技术会直接向所述金属栅极层102顶部表面施加工作电压；然而，直接向所述金属栅极层102顶部表面施加工作电压时，会导致所述金属栅极层102表面的金属在工作电场的作用下发生金属的电迁移现象，从而导致器件短路、短路或性能不稳定等问题。为了防止所述金属栅极层102顶部表面发生金属的电迁移，本发明的发明人经过研究发现，能够通过在金属层表面形成覆盖层以防止金属层在电场作用下发生电迁移；所述覆盖层的材料为抗电迁移的导电材料，例如钛钨、钛铜或铜铝等。
然而，由于现有技术的晶体管的特征尺寸（CD）持续减小，在金属栅极层102表面形成用于抗电迁移的覆盖层的工艺更难以控制；例如，若采用选择性化学镀（Electroless）形成覆盖层，容易在金属栅极层102表面形成覆盖层的同时，在介质层105表面附着覆盖层的材料，导致所形成的晶体管产生漏电或短路等问题；若采用沉积工艺和化学机械抛光工艺相结合，由于金属栅极层102的尺寸过小，会导致所述化学机械抛光工艺使介质层产生凹陷，同样使器件的性能变差。
因此，经过本发明的发明人进一步研究，提出了一种新的晶体管的形成方法，能够在金属栅极层表面形成抗电迁移的覆盖层，同时不会在介质层105表面附着所述覆盖层的材料，也不会对所述介质层的表面造成破坏，所形成的器件性能改善且稳定。具体的，在形成金属栅极层102之后，在所述介质层105和金属栅极层102表面形成牺牲层，所述牺牲层内含有高熔点的金属原子或硅原子；在形成牺牲层之后，采用热退火工艺使所述牺牲层内的金属原子或硅原子扩散入金属栅极层102内，并在所述金属栅极层102靠近顶部表面的部分形成覆盖层，所述覆盖层能够防止金属栅极层102内的金属原子发生电迁移；在热退火工艺之后，再去除剩余的牺牲层，较佳的采用湿法刻蚀工艺去除所述牺牲层，则所述湿法刻蚀工艺能够彻底地去除所述牺牲层的同时，不破坏所述介质层105表面；所形成的晶体管的金属栅极层102由覆盖层保护而不易发生电迁移，同时所述介质层105表面不会残留导电材料，且不会遭到破坏，所述晶体管的性能优良且稳定。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
如图2至图6是本发明实施例所述的晶体管的形成过程的剖面结构示意图。
请参考图2，提供半导体衬底200，所述半导体衬底200表面具有栅极结构201，所述栅极结构201包括：栅介质211、栅介质层211表面的栅极层214，所述栅极层214的材料为金属，所述半导体衬底200表面还具有覆盖所述栅极结构201侧壁的介质层202。
所述半导体衬底200用于为后续工艺提供工作平台；所述半导体衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI）衬底、绝缘体上锗（GOI）衬底、玻璃衬底或III-V族化合物衬底（例如氮化硅或砷化镓等）。
所述栅介质层211的材料为高K材料，包括：氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝；所述高K材料作为栅介质层211能够提高隔离电效果，减少漏电流，提高器件性能；所述栅极层214的材料包括铜、钨、铝或银。
在本实施例中，所述栅极层214形成于功函数层212表面，所述功函数层212用于调节所形成的晶体管的阈值电压；所述功函数层212的材料为氮化钽、钽、钛、氮化钛、钌、铜锰、钛铝碳、钛铝、钴或镧；当所形成的晶体管为PMOS管时，所述功函数层212的材料需具有较高的功函数，当所形成的晶体管为NMOS管时，所述功函数层212的材料需具有较低的功函数，以降低所形成的晶体管的阈值电压。
在本实施例中，所述栅极结构201两侧的半导体衬底200表面还形成有侧墙203，所述侧墙203的材料为氧化硅、氮化硅和低K介质材料中的一种或多种组合。
在一实施例中，由于当栅介质层211为高K材料时，所述栅介质层211与半导体层200之间的界面不匹配，因此需要在所述栅介质层211与半导体衬底200之间形成氧化硅层（未示出），以使栅介质层211与半导体衬底200键合，从而减少漏电流，使器件性能稳定。
此外，在一实施例中，所述栅介质层211的表面形成有保护层（未示出），而功函数层212形成于所述保护层表面，所述保护层的材料为氮化钛或氮化钽；所述保护层用于隔离所述栅介质层211和功函数层212，防止在晶体管的形成过程中，杂质或污染经过栅介质层211进入功函数层212和栅极层214内，或者防止在晶体管工作时提高隔离效果，防止在所述栅介质层211和栅极层214之间产生漏电流。
所述栅极结构201和侧墙203的形成工艺为：在半导体衬底200表面形成伪栅极层（未示出），所述伪栅极层定义了后续形成的栅极结构201的位置及形状；在所述伪栅极层两侧的半导体衬底200表面形成侧墙203；在所述半导体衬底200和侧墙203表面形成介质层202，所述介质层202的顶部与所述伪栅极层的顶部齐平；去除所述伪栅极层，在所述介质层内形成开口，并在所述开口内沉积栅介质薄膜、栅介质薄膜表面的功函数薄膜、和功函数薄膜表面的栅极薄膜；采用化学机械抛光工艺去除高于所述介质层202表面的栅介质薄膜、功函数薄膜和栅极薄膜，以形成栅介质层211、功函数层212和栅极层214。
需要说明的是，在沉积栅介质薄膜、功函数薄膜和栅极薄膜时，在半导体衬底和栅介质薄膜之间形成氧化硅薄膜，在栅介质薄膜和功函数薄膜之间沉积保护薄膜，从而在所述化学机械抛光工艺之后，在半导体衬底200和栅介质层211之间形成氧化硅层，在栅介质层211和功函数层212之间形成保护层。
此外，在形成伪栅极层和侧墙203之后，形成介质层202之前，在所述伪栅极层和侧墙203两侧的半导体衬底200内形成源区和漏区（未示出），所述源区和漏区在后续工艺中的热处理过程中被激活。
其中，所述介质层202的形成方法为：在所述半导体衬底200、侧墙203和伪栅极层表面形成介质薄膜；采用化学机械抛光工艺去除高于所述伪栅极层顶部表面的介质薄膜。在形成所述介质薄膜之前，在所述半导体衬底200、侧墙203和伪栅极层表面形成抛光停止层204，所述化学机械抛光工艺停止于所述抛光停止层204，并进行一定的过抛光，以暴露出伪栅极层表面；所述介质层202和抛光停止层的材料为氧化硅或低K介质材料，且所述介质层202和抛光停止层204的材料不同。
在本实施例中，所述介质层202的顶部表面高于所述栅极层214和功函数层212的顶部表面，形成工艺为：采用化学机械抛光工艺去除高于所述介质层202表面的栅介质薄膜、功函数薄膜和栅极薄膜之后，采用回刻蚀工艺，刻蚀所述栅极层214和功函数层；从而，在后续形成覆盖层后，能够在所述覆盖层表面形成绝缘层，且所形成的绝缘层的表面不低于所述介质层202的表面；所述绝缘层用于使栅极层214与其他导电器件电隔离，当所述栅极层214的表面低于所述介质层202时，所述绝缘层的厚度更大，绝缘效果更佳。
在其他实施例中，所述介质层202的顶部表面与所述栅极层214和功函数层212的顶部表面齐平，则无需采用回刻蚀工艺，节省工艺步骤。
请参考图3，在所述介质层202和栅极层214表面形成牺牲层205，所述牺牲层205内含有金属原子，且所述牺牲层205的金属原子与所述栅极层214的金属材料不同。
所述牺牲层205内的金属原子在后续的热退火工艺后进入所述栅极层214，并与栅极层214内的金属原子形成合金材料层，从而在所述栅极层214表面形成一层覆盖层，且所述覆盖层能够用于防止栅极层214内的金属在晶体管工作时发生电迁移；从而使所形成的晶体管的稳定性更强，且寿命更长。
所述牺牲层205内包括金属原子、或金属原子和硅原子，所述牺牲层205的材料包括钛、钴、锰、钽、镍、钌或铝硅；所述牺牲层205的形成工艺为沉积工艺，较佳的是化学气相沉积工艺，在介质层202、抛光停止层204、侧墙203、功函数层212和栅极层214表面形成牺牲层205；当后续的热退火的过程中，所述牺牲层205内的金属原子或硅原子受到热驱动而进入功函数层212和栅极层214，而不会进入以绝缘材料构成的介质层202、抛光停止层204或侧墙203内，从而能够选择性地在功函数层212和栅极层214表面形成覆盖层；此外，所述牺牲层205能够通过刻蚀工艺，尤其是湿法刻蚀工艺彻底去除，因此在后续形成覆盖层后，通过刻蚀工艺不会在介质层202、抛光停止层204或侧墙203表面残留牺牲层205，因此所形成的晶体管不易产生漏电或短路等现象，器件性能稳定优良。
请参考图4，采用热退火工艺使牺牲层205内的金属原子扩散入栅极层214内，在所述栅极层214表面形成覆盖层206。
所述热退火工艺的温度为400摄氏度-700摄氏度，时间为10分钟-100分钟；在所述热退火工艺过程中，所述牺牲层205内的金属原子或硅原子收到热驱动的影响而向所述功函数层212和栅极层214内扩散，并与所述功函数层212和栅极层214的金属材料混合而形成合金材料，从而在所述功函数层212和栅极层214的顶部表面形成覆盖层206。
例如，当所述牺牲层205的材料为钛，而栅极层214的材料为钨时，所述覆盖层206的材料为钛钨合金，所述栅极层214的材料为铝时，所述覆盖层206的材料为钛铝合金，所述栅极层214的材料为铜时，所述覆盖层206的材料为钛铜合金；而当所述栅极层214的材料为铜，而所述牺牲层205的材料为锰时，所述覆盖层206的材料为铜锰合金，所述牺牲层205的材料为铝硅时，所述覆盖层206的材料为铜铝硅。
而且，所述覆盖层206的厚度与所述热退火的温度以时间有关，当所述热退火的温度越高，或所述热退火的时间越长，所形成的覆盖层206的厚度越厚，较佳的，所述覆盖层206的厚度为20埃-300埃。
所述覆盖层206的合金材料在电场环境下的稳定性较高；当所形成的晶体管工作时，能够防止所述栅极层214和功函数层212内的金属原子发生电迁移，进而避免了在所述栅极层214和功函数层212的顶部表面因形成凹陷或凸起而发生断路或短路现象，从而使所形成的晶体管的性能稳定。
而且，所述覆盖层206的顶部表面与未经过热退火时的栅极层214（如图3所示）的顶部表面齐平，因此不会增大晶体管的尺寸；本实施例中，所述栅极层214（如图3所示）的表面低于所述介质层202的表面，所形成的覆盖层206的表面也低于所述介质层202表面，因此后续在所述覆盖层206表面形成的表面不低于介质层202的绝缘层厚度较大，电隔离的效果更佳。
请参考图5，去除位于覆盖层206和介质层202表面的剩余牺牲层205（如图4所示）。
所述去除覆盖层206和介质层202表面剩余的牺牲层205的工艺为湿法刻蚀工艺，刻蚀液包括盐酸和氢氟酸中的一种或两种，所述刻蚀液还包括双氧水，用于去除需要氧化性溶液去除的金属。
所述湿法刻蚀工艺能够彻底地去除所述介质层202、抛光停止层204、侧墙203、功函数层212和栅极层214表面剩余的牺牲层，而且不会在所述介质层202、抛光停止层204或侧墙203表面产生残留；避免在所述介质层202、抛光停止层204或侧墙203表面残留牺牲层205的材料，使所形成的晶体管性能稳定，避免造成短路问题。
请参考图6，在去除覆盖层206和介质层202表面剩余的牺牲层205（如图4所示）之后，在所述覆盖层206表面形成绝缘层207，所述绝缘层207的表面等于或高于所述介质层202表面。
所述绝缘层207用于使所述覆盖层206、功函数层212和栅极层214与后续形成的导电互联线电隔离，所述绝缘层207的材料为氧化硅、氮化硅或其他低K材料；在本实施例中，所述绝缘层207的表面与介质层202齐平，所述绝缘层207的形成工艺为：在所述介质层202、抛光停止层204、侧墙203和覆盖层表面沉积绝缘薄膜；采用化学机械抛光工艺去除高于介质层202表面的绝缘薄膜，形成绝缘层207。在其他实施例中，还能够根据具体需要决定所述绝缘层207的厚度。
需要说明的是，上述实施例中仅以平面结构的晶体管为例进行说明。在其他实施例中，所述晶体管结构还可以为三维结构，例如，鳍式场效应管（FinFET）。尤其是在三维结构的晶体管中，本发明实施例所述的晶体管的形成方法具有较好的效果，能够形成性能良好且稳定的三维结构晶体管。具体过程请参考前文的相关描述，在此不再赘述。
本实施例中，在介质层202、抛光停止层204、侧墙203、功函数层212和栅极层214表面形成牺牲层205，通过热退火工艺，所述牺牲层205内的金属原子或硅原子进入栅极层214和功函数层212内，在所述栅极层214和功函数层212表面形成覆盖层206；所述覆盖层能够防止所述栅极层214和功函数层212在晶体管工作时发生电迁移，从而使所形成的晶体管性能稳定；此外，热退火工艺之后，所述介质层202、抛光停止层204、侧墙203、功函数层212和栅极层214表面剩余的牺牲层205能够通过湿法刻蚀工艺被彻底去除，且不会在所述介质层202、抛光停止层204或侧墙203表面残留牺牲层205的材料，避免了器件内发生短路，使晶体管的性能稳定。
综上所述，在介质层和栅极层表面形成含有金属原子的牺牲层，采用热退火工艺使牺牲层内的金属原子扩散入栅极层内，并在所述栅极层表面形成覆盖层；所述覆盖层的材料为牺牲层内的金属与栅极层的金属构成的合金，能够防止所形成的器件工作时，所述栅极层表面的金属发生电迁移，从而使所述器件的性能改善且稳定。
进一步的，去除覆盖层表面剩余的牺牲层的工艺为湿法刻蚀工艺，由于所述湿法刻蚀工艺具有较好的选择性，能够彻底去除热退火工艺之后剩余的牺牲层，同时不会破坏介质层表面，使所形成的器件性能稳定。
进一步的，所形成的栅极层的顶部表面低于介质层的顶部表面，于是所形成的覆盖层的顶部表面也低于所述介质层的顶部表面；当后续去除剩余的牺牲层，并在所述覆盖层表面形成绝缘层之后，由于所述绝缘层的表面不低于所述介质层的表面，因此所述绝缘层具有一定的厚度，隔离效果更佳，所形成的器件性能更好。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (18)

1.一种晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面具有栅极结构，所述栅极结构包括栅介质层、栅介质层表面的栅极层，所述栅极层的材料为金属，所述半导体衬底表面还具有覆盖所述栅极结构侧壁的介质层；
在所述介质层和栅极层表面形成牺牲层，所述牺牲层内含有金属原子，且所述牺牲层的金属原子与所述栅极层的金属材料不同；
采用热退火工艺使牺牲层内的金属原子扩散入栅极层内，在所述栅极层表面形成覆盖层；
去除位于覆盖层和介质层表面的剩余牺牲层。
2.如权利要求1所述晶体管的形成方法，其特征在于，所述牺牲层内还包括硅原子。
3.如权利要求2所述晶体管的形成方法，其特征在于，所述牺牲层的材料包括钛、钴、锰、钽、镍、钌或铝。
4.如权利要求1所述晶体管的形成方法，其特征在于，所述热退火工艺的温度为400摄氏度-700摄氏度。
5.如权利要求1所述晶体管的形成方法，其特征在于，所述去除覆盖层表面剩余的牺牲层的工艺为湿法刻蚀工艺，刻蚀液包括盐酸和氢氟酸中的一种或两种。
6.如权利要求5所述晶体管的形成方法，其特征在于，所述刻蚀液还包括双氧水。
7.如权利要求1所述晶体管的形成方法，其特征在于，所述栅极层的材料为铜、铝、钨或银。
8.如权利要求1所述晶体管的形成方法，其特征在于，还包括：形成于所述栅介质层和栅极层之间的功函数层，所述功函数层的材料为氮化钽、钽、钛、氮化钛、钌、铜锰、钛铝碳、钛铝、钴或镧。
9.如权利要求1所述晶体管的形成方法，其特征在于，还包括：形成于栅介质层表面的保护层，所述保护层的材料为氮化钛或氮化钽。
10.如权利要求1所述晶体管的形成方法，其特征在于，还包括：形成于栅介质层和半导体衬底之间的氧化硅层。
11.如权利要求1所述晶体管的形成方法，其特征在于，所述栅介质层的材料为高K材料。
12.如权利要求1所述晶体管的形成方法，其特征在于，所述栅极结构的形成方法为：在半导体衬底表面形成伪栅极层；形成覆盖所述伪栅极层侧壁的介质层，所述介质层的顶部与所述伪栅极层的顶部齐平；去除所述伪栅极层，在所述介质层内形成开口；在所述开口内沉积栅介质层，并在所述栅介质层表面形成填充满所述开口的栅极层；采用化学机械抛光工艺去除高于所述介质层的栅介质层和栅极层。
13.如权利要求12所述晶体管的形成方法，其特征在于，在形成介质层之前，在所述伪栅极层两侧的半导体层表面形成侧墙，所述侧墙的材料为氧化硅、氮化硅和低K介质材料中的一种或多种组合。
14.如权利要求12所述晶体管的形成方法，其特征在于，所述介质层的形成方法为：在所述半导体衬底和伪栅极层表面形成介质薄膜；采用化学机械抛光工艺去除高于所述伪栅极层的介质薄膜。
15.如权利要求14所述晶体管的形成方法，其特征在于，在形成所述介质薄膜之前，在所述半导体衬底和伪栅极层表面形成抛光停止层。
16.如权利要求15所述晶体管的形成方法，其特征在于，所述介质层和抛光停止层的材料为氧化硅或低K介质材料，且所述介质层和抛光停止层的材料不同。
17.如权利要求1所述晶体管的形成方法，其特征在于，所述介质层的顶部表面等于或高于所述栅极层的顶部表面。
18.如权利要求17所述晶体管的形成方法，其特征在于，在去除覆盖层和介质层表面剩余的牺牲层之后，在所述覆盖层表面形成绝缘层，所述绝缘层的表面等于或高于所述介质层表面。
CN201210425656.9A 2012-10-30 2012-10-30 晶体管的形成方法 Active CN103794506B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210425656.9A CN103794506B (zh) 2012-10-30 2012-10-30 晶体管的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210425656.9A CN103794506B (zh) 2012-10-30 2012-10-30 晶体管的形成方法

Publications (2)

Publication Number Publication Date
CN103794506A CN103794506A (zh) 2014-05-14
CN103794506B true CN103794506B (zh) 2017-02-22

Family

ID=50670053

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210425656.9A Active CN103794506B (zh) 2012-10-30 2012-10-30 晶体管的形成方法

Country Status (1)

Country Link
CN (1) CN103794506B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107180793B (zh) * 2017-06-14 2020-04-07 中国科学院微电子研究所 一种调节高k金属栅cmos器件阈值的方法
CN109427653B (zh) * 2017-08-31 2020-10-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110875388B (zh) * 2018-08-29 2023-10-20 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101038879A (zh) * 2006-03-17 2007-09-19 株式会社东芝 半导体器件及其制造方法
CN102214687A (zh) * 2010-04-07 2011-10-12 中国科学院微电子研究所 一种栅堆叠结构、半导体器件及二者的制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3974507B2 (ja) * 2001-12-27 2007-09-12 株式会社東芝 半導体装置の製造方法
TW200802703A (en) * 2005-11-28 2008-01-01 Nxp Bv Method of forming a self aligned copper capping layer
US8405143B2 (en) * 2009-07-27 2013-03-26 United Microelectronics Corp. Semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101038879A (zh) * 2006-03-17 2007-09-19 株式会社东芝 半导体器件及其制造方法
CN102214687A (zh) * 2010-04-07 2011-10-12 中国科学院微电子研究所 一种栅堆叠结构、半导体器件及二者的制造方法

Also Published As

Publication number Publication date
CN103794506A (zh) 2014-05-14

Similar Documents

Publication Publication Date Title
JP5503517B2 (ja) 電界効果トランジスタの製造方法
US8294223B2 (en) Metal gate structure and method of manufacturing same
CN108074820A (zh) 半导体器件及其形成方法
WO2013071656A1 (zh) 一种半导体结构及其制造方法
CN109427653B (zh) 半导体结构及其形成方法
CN103794505B (zh) 晶体管的形成方法
CN106373924A (zh) 半导体结构的形成方法
JP5557632B2 (ja) 半導体装置およびその製造方法
US11705396B2 (en) Method to form air gap structure with dual dielectric layer
US9379198B2 (en) Integrated circuit structure having selectively formed metal cap
CN103839813B (zh) Mos晶体管及其形成方法
CN103794483B (zh) 具有金属栅极的半导体器件的制作方法
CN103794506B (zh) 晶体管的形成方法
CN106571333A (zh) 制造半导体装置的方法
US20200235246A1 (en) Thin-film transistors with low contact resistance
US20170148665A1 (en) Mechanism for forming metal gate structure
CN106449391B (zh) 晶体管及其形成方法
CN111211055B (zh) 半导体结构及其形成方法
CN111200019B (zh) 半导体结构及其形成方法
CN107369621A (zh) 鳍式场效应晶体管及其形成方法
CN104900662B (zh) 半导体器件及其形成方法
CN113745149A (zh) 半导体结构及其形成方法
CN103779198B (zh) 半导体器件及其形成方法
CN104037084B (zh) 半导体结构及其形成方法
US8507379B2 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant