JP2000174132A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2000174132A
JP2000174132A JP10348240A JP34824098A JP2000174132A JP 2000174132 A JP2000174132 A JP 2000174132A JP 10348240 A JP10348240 A JP 10348240A JP 34824098 A JP34824098 A JP 34824098A JP 2000174132 A JP2000174132 A JP 2000174132A
Authority
JP
Japan
Prior art keywords
film
region
forming
oxide film
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10348240A
Other languages
English (en)
Inventor
Yoshiyuki Shibata
義行 柴田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electronics Corp, Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electronics Corp
Priority to JP10348240A priority Critical patent/JP2000174132A/ja
Priority to US09/450,512 priority patent/US6461919B1/en
Publication of JP2000174132A publication Critical patent/JP2000174132A/ja
Priority to US09/985,881 priority patent/US6482690B2/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【課題】 熱処理工程及びマスク工程の増加を伴うこと
なく、異なる種類例えば、シリコン酸化膜及びタンタル
酸化膜の２種類のゲート絶縁膜を有するＭＯＳ型トラン
ジスタを形成できるようにする。 【解決手段】 シリコンからなる半導体基板１００に素
子分離領域１０１を形成した後、第１の領域にタンタル
酸化膜１０２を堆積する。半導体基板１００に対して酸
素を主成分として含む雰囲気中における熱処理を行なっ
て、第１の領域においてはタンタル酸化膜１０２を残存
させると共には、第２の領域においてはシリコン酸化膜
１０３を形成する。タンタル酸化膜１０２及びシリコン
酸化膜１０３の上に導電膜を堆積した後、該導電膜をパ
ターニングして、第１のゲート電極１０４及び第２のゲ
ート電極１０５を形成する。タンタル酸化膜１０２をパ
ターニングして第１のゲート絶縁膜１０６を形成すると
共に、シリコン酸化膜１０３をパターニングして第２の
ゲート絶縁膜１０７を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】 近年、半導体装置の微細
化及び半導体装置に要求される性能が多岐にわたってき
ているため、同一の半導体基板上に形成される複数のＭ
ＯＳ型トランジスタにおいては、異なる膜厚を有するゲ
ート絶縁膜を形成することが要望されている。すなわ
ち、トランジスタの信頼性を確保するために、高電圧動
作部のトランジスタのゲート絶縁膜では膜厚を厚くする
一方、低電圧動作部のトランジスタのゲート絶縁膜では
膜厚を薄くするという目的、又は、同一の電圧で動作す
るが、ゲート絶縁膜の膜厚を異ならせることによりトラ
ンジスタの閾値電圧を複数用意するという目的等のため
に、異なる膜厚を有するゲート絶縁膜を形成することが
要望されている。
【０００３】また、半導体装置の微細化に伴って、ゲー
ト絶縁膜の膜厚についても薄膜化が要求されており、そ
のため、ゲート絶縁膜として、従来から用いているシリ
コン酸化膜に代えて、シリコン酸化膜よりも高い比誘電
率を持つタンタル酸化膜を用いることにより、ゲート絶
縁膜の薄膜化を図る試みが提案されている。タンタル酸
化膜の比誘電率は２５程度であって、従来のシリコン酸
化膜は３．９であるため、約６倍の絶縁性を有してい
る。
【０００４】ところが、タンタル酸化膜はリーク電流特
性の点から例えば１．５Ｖ以上の高電圧を印加する場合
には、ゲート絶縁膜としての使用は困難である。従っ
て、同一の半導体基板上に、タンタル酸化膜をゲート絶
縁膜とするトランジスタと、シリコン酸化膜をゲート絶
縁膜とするトランジスタとからなる２種類のトランジス
タを形成する必要がある。
【０００５】以下、第１の従来例として、同一の半導体
基板上に、ゲート絶縁膜として、シリコン酸化膜を有す
るトランジスタとタンタル酸化膜を有するトランジスタ
とを備えた半導体装置の製造方法について、図１１
（ａ）〜（ｅ）を参照しながら説明する。尚、図１１
（ａ）〜（ｅ）においては、左側の第１の領域にタンタ
ル酸化膜からなるゲート絶縁膜を形成すると共に、右側
の第２の領域にシリコン酸化膜からなるゲート絶縁膜を
形成する場合について示している。
【０００６】まず、図１１（ａ）に示すように、シリコ
ンからなる半導体基板１０の表面部に素子分離領域１１
を形成した後、半導体基板１０の上の第１の領域及び第
２の領域にタンタル酸化膜１２を例えば１０ｎｍの膜厚
に堆積する。
【０００７】次に、図１１（ｂ）に示すように、半導体
基板１０の第１の領域に、例えばシリコン酸化膜又はレ
ジスト膜等からなるマスク１３を形成した後、該マスク
１３を用いてタンタル酸化膜１２に対してエッチングを
行なって、第１の領域のタンタル酸化膜１２を除去す
る。
【０００８】次に、図１１（ｃ）に示すように、半導体
基板１０の第２の領域にシリコン酸化膜１４を例えば５
ｎｍの膜厚に形成する。
【０００９】次に、タンタル膜１２及びシリコン酸化膜
１４の上に導電膜を堆積した後、該導電膜をゲート電極
の形状にパターニングすることにより、図１１（ｄ）に
示すように、タンタル酸化膜１２の上に第１のゲート電
極１５を形成すると共にシリコン酸化膜１４の上に第２
のゲート電極１６を形成する。その後、第１のゲート電
極１５をマスクとしてタンタル酸化膜１２に対してエッ
チングを行なってタンタル酸化膜１２からなる第１のゲ
ート絶縁膜１７を形成すると共に、第２のゲート電極１
６をマスクとしてシリコン酸化膜１４に対してエッチン
グを行なってシリコン酸化膜１４からなる第２のゲート
絶縁膜１８を形成する。
【００１０】ところで、タンタル酸化膜１２をゲート絶
縁膜として用いる場合、後に行なう熱処理工程で、タン
タル酸化膜１２とシリコンからなる半導体基板１０との
界面においてタンタル酸化膜１２よりも比誘電率の低い
シリコン酸化膜が形成されてしまい、ゲート絶縁膜とし
てトータルの比誘電率が低下するという問題が発生す
る。
【００１１】そこで、前記の問題を回避するために提案
されている第２の従来例に係る半導体装置の製造方法に
ついて図１２を参照しながら説明する。すなわち、図１
２に示すように、タンタル酸化膜１２を堆積する前に、
下地となる半導体基板１０の表面を高速昇降温炉内にお
いて例えば９００℃の温度下で６０秒程度の窒化処理を
行なって、半導体基板１０の表面に予め窒素を含むシリ
コン層１９を形成しておく。
【００１２】また、タンタル酸化膜１２を堆積した直後
においては、タンタル酸化膜１２は非晶質状態であるこ
と及びタンタル酸化膜１２中に炭素が多く含まれている
こと等の理由によって、タンタル酸化膜１２の堆積後
に、酸化熱処理又は結晶化熱処理が必要になる。また、
ゲート絶縁膜としてタンタル酸化膜１２を用いる場合、
ゲート電極材料としては例えばＴｉ、Ｗ、ＴｉＳｉx 等
の金属を使用するため、ゲート絶縁膜とゲート電極との
界面にはバリアメタルとして、ＴｉＮ、ＷＮ又はＴａＮ
膜を堆積することが有効である。
【００１３】また、シリコン酸化膜についても、近年、
ゲート絶縁膜の微細化に対応するため、シリコンと酸素
とからのみ構成するのではなく、シリコン酸化膜中に窒
素が導入されたシリコン酸窒化膜が用いられるようにな
ってきている。シリコン酸窒化膜を形成する方法として
は、(1) シリコン酸化膜を形成した後、アンモニア雰囲
気中又は酸化窒素雰囲気中で熱処理を行なう方法、(2)
シリコン窒化膜を形成した後、酸素雰囲気中で熱処理す
る方法、(3) 窒素又はアンモニアと酸素とが混合された
雰囲気中で熱処理する方法、(4) 表面に何も堆積されて
いないシリコンからなる半導体基板の表面を直接に酸化
窒素雰囲気中で熱処理する方法等が知られている。
【００１４】また、例えばＤＲＡＭのような半導体記憶
装置における記憶容量部では、ＯＮＯ膜（シリコン酸化
膜とシリコン窒化膜との積層膜）が用いられてきた。
【００１５】ところが、近時、容量素子の微細化に対応
するため、容量絶縁膜の新たな材料としてタンタル酸化
膜が着目されている。タンタル酸化膜を記憶容量部の絶
縁膜として用いる場合には、ゲート絶縁膜の場合と同
様、堆積の前後に窒化処理又は酸化／結晶化処理が必要
になる。
【００１６】また、半導体記憶装置においては、近年、
複数の異なる電荷量をもつ領域を用意することにより、
複数の情報を扱うことが要望されている。
【００１７】
【発明が解決しようとする課題】ところで、前述したよ
うに、同一の半導体基板上に、シリコン酸化膜からなる
ゲート絶縁膜を有するＭＯＳ型トランジスタと、タンタ
ル酸化膜からなるゲート絶縁膜を有するＭＯＳ型トラン
ジスタとを形成する場合には、マスク工程の回数が増大
するという工程上の問題、半導体基板に対して、タンタ
ル酸化膜を形成するための熱処理とシリコン酸化膜を形
成するための熱処理とが別々に行なわれるため、半導体
基板中に導入された不純物が拡散し、トランジスタの基
本的電気特性が変化してしまうので、微細なＭＯＳ型ト
ランジスタの形成が不可能になってしまうという性能面
での問題が発生する。
【００１８】また、前記の問題は、同一の半導体基板上
に、シリコン酸化膜又はタンタル酸化膜からなるゲート
絶縁膜を有するＭＯＳ型トランジスタと、シリコン酸窒
化膜からなるゲート絶縁膜を有するＭＯＳ型トランジス
タとを形成する場合にも発生するように、同一の半導体
基板上に、異なる種類のゲート絶縁膜を有するＭＯＳ型
トランジスタを形成する場合に多く発生する。
【００１９】さらに、半導体記憶装置についても、記憶
容量部の保持電荷を複数用意するべく、タンタル酸化膜
とシリコン酸化膜との２種類を容量絶縁膜を用いる場合
には、やはり、マスク回数及び工程数が増加するという
問題、並びに熱処理回数の増加に起因するデバイス全般
の電気特性の劣化が発生してするという問題が発生す
る。
【００２０】前記に鑑み、本発明は、熱処理工程及びマ
スク工程の増加を伴うことなく、異なる種類のゲート絶
縁膜を有するＭＯＳ型トランジスタを形成できるように
することを第１の目的とし、熱処理工程及びマスク工程
の増加を伴うことなく、異なる種類の容量絶縁膜を有す
る容量素子を形成できるようにすることを第２の目的と
する。
【００２１】
【課題を解決するための手段】前記の第１の目的を達成
するため、本発明に係る第１の半導体装置の製造方法
は、シリコンからなる半導体基板の表面部に素子分離領
域を形成して、半導体基板上に素子分離領域により互い
に分離された第１の領域及び第２の領域を形成する工程
と、半導体基板上の第１の領域にタンタル酸化膜を形成
する工程と、半導体基板に対して酸素を主成分として含
む雰囲気中において熱処理を行なうことにより、半導体
基板上の第２の領域にシリコン酸化膜を形成する工程
と、タンタル酸化膜の上に第１のゲート電極を形成する
と共に、シリコン酸化膜の上に第２のゲート電極を形成
する工程と、タンタル酸化膜に対して第１のゲート電極
をマスクにしてエッチングを行なって第１のゲート絶縁
膜を形成すると共に、シリコン酸化膜に対して第２のゲ
ート電極をマスクにしてエッチングを行なって第２のゲ
ート絶縁膜を形成する工程とを備えている。
【００２２】第１の半導体装置の製造方法によると、半
導体基板上の第１の領域にタンタル酸化膜が形成されて
いる状態で、半導体基板に対して酸素を主成分として含
む雰囲気中において熱処理を行なうため、第１の領域に
おいてはタンタル酸化膜が残存すると共に、第２の領域
においてはシリコン酸化膜が新たに形成される。
【００２３】前記の第１の目的を達成するため、本発明
に係る第２の半導体装置の製造方法は、シリコンからな
る半導体基板の表面部に複数の素子分離領域を形成し
て、半導体基板上に複数の素子分離領域により互いに分
離された第１の領域、第２の領域及び第３の領域を形成
する工程と、半導体基板上の第１の領域にタンタル酸化
膜を形成すると共に、半導体基板上の第２の領域にシリ
コン酸化膜を形成する工程と、半導体基板に対して酸素
を主成分として含む雰囲気中において熱処理を行なうこ
とにより、半導体基板上の第２の領域に相対的に厚い膜
厚を有する厚いシリコン酸化膜を形成すると共に、半導
体基板上の第３の領域に相対的に薄い膜厚を有する薄い
シリコン酸化膜を形成する工程と、タンタル酸化膜の上
に第１のゲート電極を形成し、厚いシリコン酸化膜の上
に第２のゲート電極を形成するとと共に、薄いシリコン
酸化膜の上に第３のゲート電極を形成する工程と、タン
タル酸化膜に対して第１のゲート電極をマスクにしてエ
ッチングを行なって第１のゲート絶縁膜を形成し、厚い
シリコン酸化膜に対して第２のゲート電極をマスクにし
てエッチングを行なって第２のゲート絶縁膜を形成する
と共に、薄いシリコン酸化膜に対して第３のゲート電極
をマスクにしてエッチングを行なって第３のゲート電極
を形成する工程とを備えている。
【００２４】第２の半導体装置の製造方法によると、半
導体基板上の第１の領域にタンタル酸化膜が形成されて
いると共に半導体基板上の第２の領域にシリコン酸化膜
が形成されている状態で、半導体基板に対して酸素を主
成分として含む雰囲気中において熱処理を行なうため、
第１の領域においてはタンタル酸化膜が残存し、第２の
領域においてはシリコン酸化膜が成長して厚いシリコン
酸化膜が形成され、第３の領域においては薄いシリコン
酸化膜が新たに形成される。
【００２５】前記の第２の目的を達成するため、本発明
に係る第３の半導体装置の製造方法は、シリコンからな
る半導体基板の表面部に素子分離領域を形成して、半導
体基板上に素子分離領域により互いに分離された第１の
領域及び第２の領域を形成する工程と、半導体基板上の
第１の領域及び第２の領域に容量下部電極をそれぞれ形
成する工程と、第１の領域及び第２の領域の容量下部電
極の上にシリコン窒化膜をそれぞれ形成する工程と、第
１の領域のシリコン窒化膜の上にタンタル酸化膜を形成
することにより、シリコン窒化膜とタンタル酸化膜との
積層膜からなる第１の容量絶縁膜を形成する工程と、半
導体基板に対して酸素を主成分として含む雰囲気中にお
いて熱処理を行なうことにより、第２の領域のシリコン
窒化膜の表面部にシリコン酸化膜を形成して、シリコン
窒化膜とシリコン酸化膜との積層膜からなる第２の容量
絶縁膜を形成する工程と、第１の容量絶縁膜及び第２の
容量絶縁膜の上に容量上部電極をそれぞれ形成する工程
とを備えている。
【００２６】第３の半導体装置の製造方法によると、半
導体基板の第１の領域の容量下部電極の上にシリコン窒
化膜とタンタル酸化膜との積層膜からなる第１の容量絶
縁膜が形成されていると共に半導体基板の第２の領域の
容量下部電極の上にシリコン窒化膜が形成されている状
態で、半導体基板に対して酸素を主成分として含む雰囲
気中において熱処理を行なうため、第１の領域において
はシリコン窒化膜とタンタル酸化膜との積層膜からなる
第１の容量絶縁膜が残存すると共に第２の領域において
はシリコン窒化膜とシリコン酸化膜との積層膜からなる
第２の容量絶縁膜が形成される。
【００２７】前記の第１の目的を達成するため、本発明
に係る第４の半導体装置の製造方法は、シリコンからな
る半導体基板の表面部に素子分離領域を形成して、半導
体基板上に素子分離領域により互いに分離された第１の
領域及び第２の領域を形成する工程と、半導体基板上の
第１の領域にタンタル酸化膜を形成すると共に、半導体
基板上の第２の領域にシリコン酸化膜を形成する工程
と、半導体基板に対して窒素を主成分として含む雰囲気
中において熱処理を行なうことにより、タンタル酸化膜
の表面部にタンタル窒化膜を形成すると共に、シリコン
窒化膜をシリコン酸窒化膜に変化させる工程と、タンタ
ル酸化膜とタンタル窒化膜との積層膜の上に第１のゲー
ト電極を形成すると共に、シリコン酸窒化膜の上に第２
のゲート電極を形成する工程と、タンタル酸化膜とタン
タル窒化膜との積層膜に対して第１のゲート電極をマス
クにしてエッチングを行なって第１のゲート絶縁膜を形
成すると共に、シリコン酸窒化膜に対して第２のゲート
電極をマスクにしてエッチングを行なって第２のゲート
絶縁膜を形成する工程とを備えている。
【００２８】第４の半導体装置の製造方法によると、半
導体基板上の第１の領域にタンタル酸化膜が形成されて
いると共に半導体基板上の第２の領域にシリコン酸化膜
が形成されている状態で、半導体基板に対して窒素を主
成分として含む雰囲気中で熱処理を行なうため、第１の
領域においてはタンタル酸化膜の上にタンタル窒化膜が
形成されると共に、第２の領域においてはシリコン酸化
膜がシリコン酸窒化膜に変化する。
【００２９】前記の第１の目的を達成するため、本発明
に係る第５の半導体装置の製造方法は、シリコンからな
る半導体基板の表面部に素子分離領域を形成して、半導
体基板上に素子分離領域により互いに分離された第１の
領域及び第２の領域を形成する工程と、半導体基板上の
第１の領域にタンタル酸化膜を形成する工程と、半導体
基板に対して酸素及び窒素を主成分として含む雰囲気中
において熱処理を行なうことにより、タンタル酸化膜の
表面部にタンタル窒化膜を形成すると共に、半導体基板
の第２の領域にシリコン酸窒化膜を形成する工程と、タ
ンタル酸化膜とタンタル窒化膜との積層膜の上に第１の
ゲート電極を形成すると共に、シリコン酸窒化膜の上に
第２のゲート電極を形成する工程と、タンタル酸化膜と
タンタル窒化膜との積層膜に対して第１のゲート電極を
マスクにしてエッチングを行なって第１のゲート絶縁膜
を形成すると共に、シリコン酸窒化膜に対して第２のゲ
ート電極をマスクにしてエッチングを行なって第２のゲ
ート絶縁膜を形成する工程とを備えている。
【００３０】第５の半導体装置の製造方法によると、半
導体基板上の第１の領域にタンタル酸化膜が形成されて
いる状態で、半導体基板に対して酸素及び窒素を主成分
として含む雰囲気中において熱処理を行なうため、第１
の領域においてはタンタル酸化膜の上にタンタル窒化膜
が形成されると共に、第２の領域においてはシリコン酸
窒化膜が形成される。
【００３１】前記の第１の目的を達成するため、本発明
に係る第６の半導体装置の製造方法は、シリコンからな
る半導体基板の表面部に素子分離領域を形成して、半導
体基板上に素子分離領域により互いに分離された第１の
領域及び第２の領域を形成する工程と、半導体基板上の
第１の領域及び第２の領域にシリコン窒化膜を形成する
工程と、第１の領域のシリコン窒化膜の上にタンタル酸
化膜を形成する工程と、半導体基板に対して酸素を主成
分として含む雰囲気中において熱処理を行なうことによ
り、第２の領域のシリコン窒化膜を、シリコン窒化膜と
シリコン酸化膜との積層膜又はシリコン酸窒化膜に変化
させる工程と、シリコン窒化膜とタンタル酸化膜との積
層膜の上に第１のゲート電極を形成すると共に、シリコ
ン窒化膜とシリコン酸化膜との積層膜又はシリコン酸窒
化膜の上に第２のゲート電極を形成する工程と、シリコ
ン窒化膜とタンタル酸化膜との積層膜に対して第１のゲ
ート電極をマスクにしてエッチングを行なって第１のゲ
ート絶縁膜を形成すると共に、シリコン窒化膜とシリコ
ン酸化膜との積層膜又はシリコン酸窒化膜に対して第２
のゲート電極をマスクにしてエッチングを行なって第２
のゲート絶縁膜を形成する工程とを備えている。
【００３２】第６の半導体装置の製造方法によると、半
導体基板上の第１の領域にシリコン窒化膜とタンタル酸
化膜とからなる積層膜が形成されていると共に半導体基
板上の第２の領域にシリコン窒化膜が形成されている状
態で、半導体基板に対して酸素を主成分として含む雰囲
気中において熱処理を行なうため、第１の領域において
はシリコン窒化膜とタンタル酸化膜とからなる積層膜が
残存すると共に第２の領域においてはシリコン窒化膜が
シリコン窒化膜とシリコン酸化膜との積層膜又はシリコ
ン酸窒化膜に変化する。
【００３３】前記の第１の目的を達成するため、本発明
に係る第７の半導体装置の製造方法は、シリコンからな
る半導体基板の表面部に素子分離領域を形成して、半導
体基板上に素子分離領域により互いに分離された第１の
領域及び第２の領域を形成する工程と、半導体基板上の
第２の領域にシリコン酸化膜を形成する工程と、半導体
基板に対して窒素を主成分として含む雰囲気中において
熱処理を行なうことにより、半導体基板上の第１の領域
にシリコン窒化膜を形成すると共に、シリコン酸化膜を
シリコン酸窒化膜に変化させる工程と、シリコン窒化膜
の上にタンタル酸化膜を形成する工程と、シリコン窒化
膜とタンタル酸化膜との積層膜の上に第１のゲート電極
を形成すると共に、シリコン酸窒化膜の上に第２のゲー
ト電極を形成する工程と、シリコン窒化膜とタンタル酸
化膜との積層膜に対して第１のゲート電極をマスクにし
てエッチングを行なって第１のゲート絶縁膜を形成する
と共に、シリコン酸窒化膜に対して第２のゲート電極を
マスクにしてエッチングを行なって第２のゲート絶縁膜
を形成する工程とを備えている。
【００３４】第７の半導体装置の製造方法によると、半
導体基板上の第２の領域にシリコン酸化膜が形成されて
いる状態で、半導体基板に対して窒素を主成分として含
む雰囲気中において熱処理を行なうため、第１の領域に
おいてはシリコン窒化膜が形成されると共に、第２の領
域においてはシリコン酸化膜がシリコン酸窒化膜に変化
する。その後、シリコン窒化膜の上にタンタル酸化膜を
形成するため、第１の領域においてはシリコン窒化膜と
タンタル酸化膜との積層膜が形成される。
【００３５】
【発明の実施の形態】（第１の実施形態）以下、第１の
実施形態に係る半導体装置の製造方法について、図１
（ａ）〜（ｃ）を参照しながら説明する。第１の実施形
態は、半導体基板の所定の位置にＭＯＳ型トランジスタ
を形成する工程において、マスク回数を増加させないと
共に熱処理回数を増加させることなく、タンタル酸化膜
及びシリコン酸化膜からなる２種類のゲート絶縁膜を形
成できる方法である。尚、図１（ａ）〜（ｃ）において
は、左側の第１の領域にタンタル酸化膜からなるゲート
絶縁膜を形成すると共に、右側の第２の領域にシリコン
酸化膜からなるゲート絶縁膜を形成する場合について示
している。
【００３６】まず、図１（ａ）に示すように、シリコン
からなる半導体基板１００の表面部に素子分離領域１０
１を形成した後、例えばＣＶＤ法により、第１の領域に
例えば１０ｎｍの膜厚を有するタンタル酸化膜１０２を
堆積する。
【００３７】次に、半導体基板１００に対して、酸素を
主成分として含む雰囲気中における例えば９００℃の温
度下で３０分間の熱処理を行なう。このようにすると、
第１の領域においては、タンタル酸化膜１０２は、非晶
質であると共に膜中に特性を劣化させる炭素が存在する
状態から、結晶化が図られると共に膜中の炭素が除去さ
れた状態に変化する。また、第２の領域においては、図
１（ｂ）に示すように、シリコンからなる半導体基板１
００の表面部が酸化されるので、シリコン酸化膜１０３
が形成される。
【００３８】次に、タンタル酸化膜１０２及びシリコン
酸化膜１０３の上に導電膜を堆積した後、該導電膜をゲ
ート電極の形状にパターニングすることにより、図１
（ｃ）に示すように、タンタル酸化膜１０２の上に第１
のゲート電極１０４を形成すると共にシリコン酸化膜１
０３の上に第２のゲート電極１０５を形成する。その
後、第１のゲート電極１０４をマスクとしてタンタル酸
化膜１０２に対してエッチングを行なって第１のゲート
絶縁膜１０６を形成すると共に、第２のゲート電極１０
５をマスクとしてシリコン酸化膜１０３に対してエッチ
ングを行なって第２のゲート絶縁膜１０７を形成する。
【００３９】以上説明したように、第１の実施形態によ
ると、半導体基板１００の第１の領域にタンタル酸化膜
１０２が堆積されている状態で、半導体基板１００に対
して酸素を主成分として含む雰囲気中において熱処理を
行なって、第１の領域においてはタンタル酸化膜１０２
を結晶化し且つ膜中の炭素を除去すると共に、第２の領
域においてはシリコン酸化膜１０３を形成するので、同
一の半導体基板１００上に異なる種類のゲート絶縁膜を
有する２種類のＭＯＳ型トランジスタを熱処理工程及び
マスク工程の増加を伴うことなく形成することができ
る。
【００４０】尚、半導体基板１００に対する熱処理とし
ては、９００℃の温度下で３０分間の熱処理に代えて、
高速昇降温炉を用いて、例えば９００℃の温度下で６０
秒程度の熱処理を行なっても同様の効果が得られる。
【００４１】（第２の実施形態）以下、第２の実施形態
に係る半導体装置の製造方法について、図２〜図４を参
照しながら説明する。第２の実施形態は、半導体基板の
所定の領域にＭＯＳ型トランジスタを形成する工程にお
いて、マスク回数を増加させないと共に熱処理回数を増
加させることなく、タンタル酸化膜、厚いシリコン酸化
膜及び薄いシリコン酸化膜からなる３種類のゲート絶縁
膜を形成できる方法である。尚、図２〜図４において
は、左側の第１の領域にタンタル酸化膜からなるゲート
絶縁膜を形成し、中央の第２の領域に厚いシリコン酸化
膜からなるゲート絶縁膜を形成し、右側の第３の領域に
薄いシリコン酸化膜からなるゲート絶縁膜を形成する場
合について示している。
【００４２】まず、図２に示すように、シリコンからな
る半導体基板２００の表面部に素子分離領域２０１を形
成した後、例えばＣＶＤ法により第１の領域に例えば１
０ｎｍの膜厚を有するタンタル酸化膜２０２を堆積する
と共に、熱酸化法又はＣＶＤ法により第２の領域に例え
ば５ｎｍの膜厚を有するシリコン酸化膜２０３を形成す
る。
【００４３】次に、半導体基板２００に対して、酸素を
主成分として含む雰囲気中における例えば９００℃の温
度下で３０分間の熱処理を行なう。このようにすると、
第１の領域においては、タンタル酸化膜２０２が、非晶
質であると共に膜中に特性を劣化させる炭素が存在する
状態から、結晶化が図られると共に膜中の炭素が除去さ
れた状態に変化する。また、図３に示すように、第２の
領域においては、シリコン酸化膜２０３が１５ｎｍ程度
の膜厚に成長するので、厚いシリコン酸化膜２０４が形
成されると共に、第３の領域においては、シリコンから
なる半導体基板２００の表面部が酸化されるので、１０
ｎｍ程度の膜厚を有する薄いシリコン酸化膜２０５が形
成される。
【００４４】次に、タンタル膜２０２、厚いシリコン酸
化膜２０４及び薄いシリコン酸化膜２０５の上を含む全
面に亘って導電膜を堆積した後、該導電膜をゲート電極
の形状にパターニングすることにより、図４に示すよう
に、タンタル酸化膜２０２の上に第１のゲート電極２０
６を形成し、厚いシリコン酸化膜２０４の上に第２のゲ
ート電極２０７を形成すると共に、薄いシリコン酸化膜
２０５の上に第３のゲート電極２０８を形成する。その
後、第１のゲート電極２０６をマスクとしてタンタル酸
化膜２０２に対してエッチングを行なって第１のゲート
絶縁膜２０９を形成し、第２のゲート電極２０７をマス
クとして厚いシリコン酸化膜２０４に対してエッチング
を行なって第２のゲート絶縁膜２１０を形成し、また、
第３のゲート電極２０８をマスクとして薄いシリコン酸
化膜２０５に対してエッチングを行なって第３のゲート
絶縁膜２１１を形成する。
【００４５】以上説明したように、第２の実施形態によ
ると、半導体基板２００の第１の領域にタンタル酸化膜
２０２が形成されていると共に第２の領域にシリコン酸
化膜２０３が形成されている状態で、半導体基板２００
に対して酸素を主成分として含む雰囲気中において熱処
理を行なって、第１の領域においてはタンタル酸化膜２
０２を結晶化し且つ膜中の炭素を除去し、第２の領域に
おいてはシリコン酸化膜２０３を成長させて厚いシリコ
ン酸化膜２０４を形成し、第３の領域においては薄いシ
リコン酸化膜２０５を形成するので、同一の半導体基板
２００上に種類又は膜厚が異なるゲート絶縁膜を有する
３種類のＭＯＳ型トランジスタを熱処理工程及びマスク
工程の増加を伴うことなく形成することができる。
【００４６】尚、半導体基板２００に対する熱処理とし
ては、９００℃の温度下で３０分間の熱処理に代えて、
高速昇降温炉を用いて、例えば９００℃の温度下で６０
秒程度の熱処理を行なっても同様の効果が得られる。
【００４７】また、厚いシリコン酸化膜２０４及び薄い
シリコン酸化膜２０５を形成する方法としては、半導体
基板２００の第３の領域にマスクを形成した後、半導体
基板２００に対して酸素を主成分として含む雰囲気中で
熱処理を行なって第２の領域にシリコン酸化膜２０３を
形成し、その後、マスクを除去して半導体基板２００に
対して酸素を主成分として含む雰囲気中で熱処理を行な
って、第２の領域に厚いシリコン酸化膜２０４を形成す
ると共に第３の領域に薄いシリコン酸化膜２０５を形成
してもよい。
【００４８】（第３の実施形態）以下、第３の実施形態
に係る半導体装置の製造方法について、図５（ａ）〜
（ｃ）及び図６（ａ）、（ｂ）を参照しながら説明す
る。第３の実施形態は、半導体基板の所定の領域に半導
体記憶装置の記憶容量部を形成する工程において、マス
ク回数を増加させないと共に熱処理回数を増加させるこ
となく、タンタル酸化膜、及びシリコン酸化膜とシリコ
ン窒化膜との積層膜からなる２種類の容量絶縁膜を形成
できる方法である。尚、図５（ａ）〜（ｃ）及び図６
（ａ）、（ｂ）においては、左側の第１の領域にシリコ
ン窒化膜とタンタル酸化膜との積層膜からなる容量絶縁
膜を形成すると共に、右側の第２の領域にシリコン窒化
膜とシリコン酸化膜との積層膜からなる容量絶縁膜を形
成する場合について示している。
【００４９】まず、図５（ａ）に示すように、シリコン
からなる半導体基板３００の表面部に素子分離領域３０
１を形成した後、全面に亘って層間絶縁膜３０２を堆積
し、その後、層間絶縁膜３０２にコンタクトホール３０
３を形成する。次に、層間絶縁膜３０２の上に全面に亘
って例えば５００ｎｍの膜厚を有する導電性のポリシリ
コン膜を堆積した後、該ポリシリコン膜をパターニング
することにより、容量下部電極３０４を形成する。
【００５０】次に、容量下部電極３０４の表面部に対し
て窒化処理を行なうか又はＣＶＤ法によりシリコン窒化
膜を堆積することにより、図５（ｂ）に示すように、容
量下部電極３０４の表面に例えば６ｎｍの膜厚を有する
シリコン窒化膜３０５を形成する。
【００５１】次に、図５（ｃ）に示すように、第１の領
域に形成されているシリコン窒化膜３０５の上に選択的
に例えば１０ｎｍの膜厚を有するタンタル酸化膜３０６
を堆積して、シリコン窒化膜３０５とタンタル酸化膜３
０６との積層膜からなる容量絶縁膜を形成する。
【００５２】次に、半導体基板３００に対して、酸素を
主成分として含む雰囲気中における例えば９００℃の温
度下で３０分間の熱処理を行なう。このようにすると、
第１の領域においては、タンタル酸化膜３０６が、非晶
質であると共に膜中に特性を劣化させる炭素が存在する
状態から、結晶化が図られると共に膜中の炭素が除去さ
れた状態に変化する。また、第２の領域においては、図
６（ａ）に示すように、シリコン窒化膜３０５の表面部
が酸化されるため、容量下部電極３０４の上に、シリコ
ン窒化膜３０５とシリコン酸化膜３０７との積層膜から
なる容量絶縁膜が形成される。
【００５３】次に、半導体基板３００の上に全面に亘っ
て導電性のポリシリコン膜を堆積した後、該ポリシリコ
ン膜をパターニングすることにより、図６（ｂ）に示す
ように、容量上部電極３０８を形成する。
【００５４】以上説明したように、第３の実施形態によ
ると、第１の領域にタンタル酸化膜３０６が形成されて
いると共に第２の領域にシリコン窒化膜３０５が形成さ
れている状態で、半導体基板３００に対して酸素を主成
分として含む雰囲気中において熱処理を行なって、第１
の領域においてはタンタル酸化膜３０６を結晶化し且つ
膜中の炭素を除去すると共に、第２の領域においてはシ
リコン窒化膜３０５とシリコン酸化膜３０７との積層膜
を形成するので、同一の半導体基板３００上に種類が異
なる容量絶縁膜を有する２種類の半導体記憶装置を熱処
理工程及びマスク工程の増加を伴うことなく形成するこ
とができる。
【００５５】尚、半導体基板３００に対する熱処理とし
ては、９００℃の温度下で３０分間の熱処理に代えて、
高速昇降温炉を用いて、例えば９００℃の温度下で６０
秒程度の熱処理を行なっても同様の効果が得られる。
【００５６】（第４の実施形態）以下、第４の実施形態
に係る半導体装置の製造方法について、図７（ａ）〜
（ｃ）を参照しながら説明する。第４の実施形態は、半
導体基板の所定の位置にＭＯＳ型トランジスタを形成す
る工程において、マスク回数を増加させないと共に熱処
理回数を増加させることなく、タンタル窒化膜とタンタ
ル酸化膜との積層膜及びシリコン酸窒化膜からなる２種
類のゲート絶縁膜を形成できる方法である。尚、図７
（ａ）〜（ｃ）においては、左側の第１の領域にタンタ
ル窒化膜とタンタル酸化膜との積層膜からなり良好なバ
リア性を有するゲート絶縁膜を形成すると共に、右側の
第２の領域にシリコン酸窒化膜からなるゲート絶縁膜を
形成する場合について示している。
【００５７】まず、図７（ａ）に示すように、シリコン
からなる半導体基板４００の表面部に素子分離領域４０
１を形成した後、例えばＣＶＤ法により、第１の領域に
例えば１０ｎｍの膜厚を有するタンタル酸化膜４０２を
堆積すると共に、第２の領域に例えば３ｎｍの膜厚を有
するシリコン酸化膜４０３を堆積する。
【００５８】次に、半導体基板４００に対して、窒素を
主成分として含む雰囲気中例えばアンモニアを含む雰囲
気中における例えば９００℃の温度下で１０分間の熱処
理を行なって、図７（ｂ）に示すように、第１の領域に
おいては、タンタル酸化膜４０２の表面にタンタル窒化
膜４０４を形成すると共に、第２の領域においては、シ
リコン酸化膜４０３をシリコン酸窒化膜４０５に変化さ
せる。尚、この場合、熱処理によって、第１の領域にお
いては、タンタル酸化膜４０２は、非晶質であると共に
膜中に炭素が存在する状態から、結晶化が図られると共
に膜中の炭素が除去された状態に変化する。
【００５９】次に、タンタル酸化膜４０２とタンタル窒
化膜４０４からなる積層膜及びシリコン窒化膜４０５の
上に導電膜を堆積した後、該導電膜をゲート電極の形状
にパターニングすることにより、図７（ｃ）に示すよう
に、タンタル酸化膜４０２とタンタル窒化膜４０４から
なる積層膜の上に第１のゲート電極４０６を形成すると
共にシリコン酸窒化膜４０５の上に第２のゲート電極４
０７を形成する。その後、第１のゲート電極４０６をマ
スクとしてタンタル酸化膜４０２とタンタル窒化膜４０
４からなる積層膜に対してエッチングを行なって第１の
ゲート絶縁膜４０８を形成すると共に、第２のゲート電
極４０７をマスクとしてシリコン酸窒化膜４０５に対し
てエッチングを行なって第２のゲート絶縁膜４０９を形
成する。
【００６０】以上説明したように、第４の実施形態によ
ると、第１の領域にタンタル酸化膜４０２が形成されて
いると共に第２の領域にシリコン酸化膜４０３が形成さ
れている状態で、半導体基板４００に対して窒素を主成
分として含む雰囲気中例えばアンモニア雰囲気中で熱処
理を行なって、第１の領域においては、タンタル酸化膜
４０２を結晶化し且つ膜中の炭素を除去すると共にタン
タル酸化膜４０２の上にタンタル窒化膜４０４を形成
し、また、第２の領域においては、シリコン酸化膜４０
３をシリコン酸窒化膜４０５に変化させるので、同一の
半導体基板４００上に異なる種類のゲート絶縁膜を有す
る２種類のＭＯＳ型トランジスタを熱処理工程及びマス
ク工程の増加を伴うことなく形成することができる。
【００６１】尚、半導体基板４００に対する熱処理とし
ては、アンモニア雰囲気に代えて、窒素ガスを含む雰囲
気中において行なっても、同様の効果が得られる。
【００６２】また、図７（ａ）に示したタンタル酸化膜
４０２及びシリコン酸化膜４０３の形成方法としては、
第１の実施形態に係る方法を用いてもよい。
【００６３】（第５の実施形態）以下、第５の実施形態
に係る半導体装置の製造方法について、図８（ａ）、
（ｂ）を参照しながら説明する。第５の実施形態は、半
導体基板の所定の位置にＭＯＳ型トランジスタを形成す
る工程において、マスク回数を増加させないと共に熱処
理回数を増加させることなく、タンタル酸化膜とタンタ
ル窒化膜とからなる積層膜及びシリコン酸窒化膜からな
る２種類のゲート絶縁膜を形成できる方法である。尚、
図８（ａ）、（ｂ）においては、左側の第１の領域にタ
ンタル酸化膜とタンタル窒化膜との積層膜からなり良好
なバリア性を有するゲート絶縁膜を形成すると共に、右
側の第２の領域にシリコン酸窒化膜からなるゲート絶縁
膜を形成する場合について示している。
【００６４】まず、図８（ａ）に示すように、シリコン
からなる半導体基板５００の表面部に素子分離領域５０
１を形成した後、例えばＣＶＤ法により、第１の領域に
例えば１０ｎｍの膜厚を有するタンタル酸化膜５０２を
堆積する。
【００６５】次に、半導体基板５００に対して、酸素及
び窒素を主成分として含む雰囲気中例えば一酸化窒素ガ
スを含む雰囲気中における例えば９００℃の温度下で１
０分間の熱処理を行なう。このようにすると、図８
（ｂ）に示すように、第１の領域においては、タンタル
酸化膜５０２の表面にバリア性を有するタンタル窒化膜
５０３を形成されると共に、タンタル酸化膜５０２は、
非晶質であると共に膜中に炭素が存在する状態から、結
晶化が図られると共に膜中の炭素が除去された状態に変
化する。また、第２の領域においては、半導体基板５０
０の表面部が酸窒化されることにより１５ｎｍの膜厚を
有するシリコン酸窒化膜５０４が形成される。
【００６６】次に、図示は省略しているが、第４の実施
形態と同様に、第１のゲート電極、第２のゲート電極、
第１のゲート絶縁膜及び第２のゲート絶縁膜を形成す
る。
【００６７】以上説明したように、第５の実施形態によ
ると、第１の領域にタンタル酸化膜５０２が形成されて
いる状態で、半導体基板５００に対して酸素及び窒素を
主成分として含む雰囲気中例えば一酸化炭素雰囲気中で
熱処理を行なって、第１の領域においては、タンタル酸
化膜５０２を結晶化し且つ膜中の炭素を除去すると共に
タンタル酸化膜５０２の上にタンタル窒化膜５０３を形
成し、また、第２の領域においてはシリコン酸窒化膜５
０４を形成するので、同一の半導体基板５００上に異な
る種類のゲート絶縁膜を有する２種類のＭＯＳ型トラン
ジスタを熱処理工程及びマスク工程の増加を伴うことな
く形成することができる。
【００６８】尚、半導体基板５００に対する熱処理とし
ては、９００℃の温度下で１０分間の熱処理に代えて、
高速昇降温炉を用いて、例えば９００℃の温度下で３０
秒程度の熱処理を行なっても同様の効果が得られる。ま
た、半導体基板５００に対する熱処理としては、一酸化
窒素雰囲気に代えて、二酸化窒素ガスを含む雰囲気中に
おいて行なっても同様の効果が得られる。
【００６９】（第６の実施形態）以下、第６の実施形態
に係る半導体装置の製造方法について、図９（ａ）〜
（ｃ）を参照しながら説明する。第６の実施形態は、半
導体基板の所定の位置にＭＯＳ型トランジスタを形成す
る工程において、マスク回数を増加させないと共に熱処
理回数を増加させることなく、タンタル酸化膜とシリコ
ン窒化膜との積層膜及びシリコン酸窒化膜からなる２種
類のゲート絶縁膜を形成できる方法である。尚、図９
（ａ）〜（ｃ）においては、左側の第１の領域にタンタ
ル酸化膜とシリコン窒化膜との積層膜からなり良好なバ
リア性を有するゲート絶縁膜を形成すると共に、右側の
第２の領域にシリコン酸窒化膜からなるゲート絶縁膜を
形成する場合について示している。
【００７０】まず、図９（ａ）に示すように、シリコン
からなる半導体基板６００の表面部に素子分離領域６０
１を形成した後、半導体基板６００を窒素を主成分とし
て含む雰囲気中例えばアンモニア雰囲気中における例え
ば９００℃の温度下で１０分間の熱処理を行なって、第
１の領域にシリコン窒化膜６０２を形成する。
【００７１】次に、図９（ｂ）に示すように、例えばＣ
ＶＤ法により、第１の領域において、シリコン窒化膜６
０２の上に例えば１０ｎｍの膜厚を有するタンタル酸化
膜６０３を選択的に堆積した後、半導体基板６００に対
して、酸素を主成分として含む雰囲気中において例えば
９００℃の温度下で３０分間の熱処理を行なう。このよ
うにすると、第１の領域においては、タンタル酸化膜６
０３が、非晶質であると共に膜中に炭素が存在する状態
から、結晶化が図られると共に膜中の炭素が除去された
状態に変化すると共に、第２の領域においては、シリコ
ン酸化膜６０２は、シリコン酸窒化膜６０４に変化する
か又はシリコン窒化膜とシリコン酸化膜との積層膜に変
化する。
【００７２】次に、シリコン酸化膜６０２とタンタル酸
化膜６０３とからなる積層膜及びシリコン酸窒化膜６０
４の上に導電膜を堆積した後、該導電膜をゲート電極の
形状にパターニングすることにより、図９（ｃ）に示す
ように、シリコン酸化膜６０２とタンタル酸化膜６０３
とからなる積層膜の上に第１のゲート電極６０５を形成
すると共にシリコン酸窒化膜６０４の上に第２のゲート
電極６０６を形成する。その後、第１のゲート電極６０
５をマスクとしてシリコン酸化膜６０２とタンタル酸化
膜６０３とからなる積層膜に対してエッチングを行なっ
て第１のゲート絶縁膜６０７を形成すると共に、第２の
ゲート電極６０６をマスクとしてシリコン酸窒化膜６０
４に対してエッチングを行なって第２のゲート絶縁膜６
０８を形成する。
【００７３】以上説明したように、第６の実施形態によ
ると、第１の領域にシリコン窒化膜６０２とタンタル酸
化膜６０３とからなる積層膜が形成されている状態で、
半導体基板６００に対して酸素を主成分として含む雰囲
気中で熱処理を行なって、第１の領域においては、タン
タル酸化膜６０３を結晶化し且つ膜中の炭素を除去する
と共に、第２の領域においては、シリコン窒化膜６０２
をシリコン酸窒化膜６０４に変化させるので、同一の半
導体基板６００上に異なる種類のゲート絶縁膜を有する
２種類のＭＯＳ型トランジスタを熱処理工程及びマスク
工程の増加を伴うことなく形成することができる。
【００７４】尚、半導体基板６００に対する熱処理とし
ては、９００℃の温度下で１０分間の熱処理に代えて、
高速昇降温炉を用いて、例えば９００℃の温度下で３０
秒程度の熱処理を行なっても同様の効果が得られる。ま
た、半導体基板６００に対する熱処理としては、アンモ
ニアを含む雰囲気に代えて、窒素ガス又は酸化窒素ガス
を含む雰囲気中において行なっても同様の効果が得られ
る。
【００７５】（第７の実施形態）以下、第７の実施形態
に係る半導体装置の製造方法について、図１０（ａ）、
（ｂ）を参照しながら説明する。第７の実施形態は、半
導体基板の所定の位置にＭＯＳ型トランジスタを形成す
る工程において、マスク回数を増加させないと共に熱処
理回数を増加させることなく、タンタル酸化膜とシリコ
ン窒化膜との積層膜及びシリコン酸窒化膜からなる２種
類のゲート絶縁膜を形成できる方法である。尚、図１０
（ａ）、（ｂ）においては、左側の第１の領域にタンタ
ル酸化膜とシリコン窒化膜との積層膜からなり良好なバ
リア性を有するゲート絶縁膜を形成すると共に、右側の
第２の領域にシリコン酸窒化膜からなるゲート絶縁膜を
形成する場合について示している。
【００７６】まず、図１０（ａ）に示すように、シリコ
ンからなる半導体基板７００の表面部に素子分離領域７
０１を形成した後、第２の領域に例えば３ｎｍの膜厚を
有するシリコン酸化膜７０２を形成する。
【００７７】次に、半導体基板７００を窒素を主成分と
して含む雰囲気中例えばアンモニア雰囲気中における例
えば９００℃の温度下で１０分間の熱処理を行なう。こ
のようにすると、第１の領域においては、半導体基板７
００の表面部が窒化されてシリコン窒化膜７０３が形成
されると共に、第２の領域においては、シリコン酸化膜
７０２が窒化されてシリコン酸窒化膜７０４に変化す
る。その後、例えばＣＶＤ法により、第１の領域におい
て、シリコン窒化膜７０３の上にタンタル酸化膜７０５
を堆積する。
【００７８】次に、図示は省略しているが、第６の実施
形態と同様に、第１のゲート電極、第２のゲート電極、
第１のゲート絶縁膜及び第２のゲート絶縁膜を形成す
る。
【００７９】以上説明したように、第７の実施形態によ
ると、第２の領域にシリコン酸化膜７０２が形成されて
いる状態で、窒素を主成分として含む雰囲気中例えばア
ンモニア雰囲気中において熱処理を行なうので、第１の
領域においては、半導体基板７００の表面部が窒化され
てシリコン窒化膜７０３が形成されると共に、第２の領
域においては、シリコン酸化膜７０２がシリコン酸窒化
膜７０４に変化し、その後、第１の領域において、シリ
コン窒化膜７０３の上にタンタル酸化膜７０５を堆積す
るので、同一の半導体基板７００上に異なる種類のゲー
ト絶縁膜を有する２種類のＭＯＳ型トランジスタを熱処
理工程及びマスク工程の増加を伴うことなく形成するこ
とができる。
【００８０】尚、半導体基板７００に対する熱処理とし
ては、９００℃の温度下で１０分間の熱処理に代えて、
高速昇降温炉を用いて、例えば９００℃の温度下で３０
秒程度の熱処理を行なっても同様の効果が得られる。ま
た、半導体基板７００に対する熱処理としては、アンモ
ニア雰囲気に代えて、窒素ガス又は酸化窒素ガスを含む
雰囲気中において行なっても同様の効果が得られる。
【００８１】
【発明の効果】第１の半導体装置の製造方法によると、
半導体基板上の第１の領域にタンタル酸化膜が形成され
ている状態で、半導体基板に対して酸素を主成分として
含む雰囲気中において熱処理を行なうため、第１の領域
においてはタンタル酸化膜が残存する一方、第２の領域
においてはシリコン酸化膜が形成され、その後、タンタ
ル酸化膜に対して第１のゲート電極をマスクにしてエッ
チングを行なって第１のゲート絶縁膜を形成すると共
に、シリコン酸化膜に対して第２のゲート電極をマスク
にしてエッチングを行なって第２のゲート絶縁膜を形成
するので、同一の半導体基板上に、タンタル酸化膜から
なる第１のゲート絶縁膜及びシリコン酸化膜からなる第
２のゲート絶縁膜を熱処理工程及びマスク工程の増加を
伴うことなく形成することができる。
【００８２】第２の半導体装置の製造方法によると、半
導体基板上の第１の領域にタンタル酸化膜が形成されて
いると共に半導体基板上の第２の領域にシリコン酸化膜
が形成されている状態で、半導体基板に対して酸素を主
成分として含む雰囲気中において熱処理を行なうため、
第１の領域においてはタンタル酸化膜が残存し、第２の
領域においてはシリコン酸化膜が成長して厚いシリコン
酸化膜が形成され、第３の領域においては薄いシリコン
酸化膜が形成され、その後、タンタル酸化膜に対して第
１のゲート電極をマスクにしてエッチングを行なって第
１のゲート絶縁膜を形成し、厚いシリコン酸化膜に対し
て第２のゲート電極をマスクにしてエッチングを行なっ
て第２のゲート絶縁膜を形成すると共に、薄いシリコン
酸化膜に対して第３のゲート電極をマスクにしてエッチ
ングを行なって第３のゲート絶縁膜を形成するので、同
一の半導体基板上に、タンタル酸化膜からなる第１のゲ
ート絶縁膜、厚いシリコン酸化膜からなる第２のゲート
絶縁膜及び薄いシリコン酸化膜からなる第３のゲート絶
縁膜を熱処理工程及びマスク工程の増加を伴うことなく
形成することができる。
【００８３】第３の半導体装置の製造方法によると、半
導体基板上の第１の領域の容量下部電極の上にシリコン
窒化膜とタンタル酸化膜との積層膜からなる第１の容量
絶縁膜が形成されていると共に半導体基板上の第２の領
域の容量下部電極の上にシリコン窒化膜が形成されてい
る状態で、半導体基板に対して酸素を主成分として含む
雰囲気中において熱処理を行なうため、第１の領域にお
いてはシリコン窒化膜とタンタル酸化膜との積層膜から
なる第１の容量絶縁膜が残存すると共に第２の領域にお
いてはシリコン窒化膜とシリコン酸化膜との積層膜から
なる第２の容量絶縁膜が形成されるので、同一の半導体
基板上に、シリコン窒化膜とタンタル酸化膜との積層膜
からなる第１の容量絶縁膜及びシリコン窒化膜とシリコ
ン酸化膜との積層膜からなる第２の容量絶縁膜を熱処理
工程及びマスク工程の増加を伴うことなく形成すること
ができる。
【００８４】第４の半導体装置の製造方法によると、半
導体基板上の第１の領域にタンタル酸化膜が形成されて
いると共に半導体基板上の第２の領域にシリコン酸化膜
が形成されている状態で、半導体基板に対して窒素を主
成分として含む雰囲気中で熱処理を行なうため、第１の
領域においてはタンタル酸化膜とタンタル窒化膜とから
なる積層膜が形成されると共に第２の領域においてはシ
リコン酸窒化膜が形成され、その後、タンタル酸化膜と
タンタル窒化膜とからなる積層膜に対して第１のゲート
電極をマスクにしてエッチングを行なって第１のゲート
絶縁膜を形成すると共に、シリコン酸窒化膜に対して第
２のゲート電極をマスクにしてエッチングを行なって第
２のゲート絶縁膜を形成するので、同一の半導体基板上
に、タンタル酸化膜とタンタル窒化膜とからなる積層膜
からなる第１のゲート絶縁膜及びシリコン酸窒化膜から
なる第２のゲート絶縁膜を熱処理工程及びマスク工程の
増加を伴うことなく形成することができる。
【００８５】第５の半導体装置の製造方法によると、半
導体基板上の第１の領域にタンタル酸化膜が形成されて
いる状態で、半導体基板に対して酸素及び窒素を主成分
として含む雰囲気中において熱処理を行なうため、第１
の領域においてはタンタル酸化膜の上にタンタル窒化膜
が形成されると共に第２の領域においてはシリコン酸窒
化膜が形成され、その後、タンタル酸化膜とタンタル窒
化膜との積層膜に対して第１のゲート電極をマスクにし
てエッチングを行なって第１のゲート絶縁膜を形成する
と共に、シリコン酸窒化膜に対して第２のゲート電極を
マスクにしてエッチングを行なって第２のゲート絶縁膜
を形成するので、同一の半導体基板上に、タンタル酸化
膜とタンタル窒化膜とからなる積層膜からなる第１のゲ
ート絶縁膜及びシリコン酸窒化膜からなる第２のゲート
絶縁膜を熱処理工程及びマスク工程の増加を伴うことな
く形成することができる。
【００８６】第６の半導体装置の製造方法によると、半
導体基板上の第１の領域にシリコン窒化膜とタンタル酸
化膜とからなる積層膜が形成されていると共に半導体基
板上の第２の領域にシリコン窒化膜が形成されている状
態で、半導体基板に対して酸素を主成分として含む雰囲
気中において熱処理を行なうため、第１の領域において
はシリコン窒化膜とタンタル酸化膜とからなる積層膜が
形成されていると共に第２の領域においてはシリコン窒
化膜とシリコン酸化膜との積層膜又はシリコン酸窒化膜
が形成され、その後、シリコン窒化膜とタンタル酸化膜
とからなる積層膜に対して第１のゲート電極をマスクに
してエッチングを行なって第１のゲート絶縁膜を形成す
ると共に、シリコン窒化膜とシリコン酸化膜との積層膜
又はシリコン酸窒化膜に対して第２のゲート電極をマス
クにしてエッチングを行なって第２のゲート絶縁膜を形
成するので、同一の半導体基板上に、シリコン窒化膜と
タンタル酸化膜とからなる積層膜からなる第１のゲート
絶縁膜及びシリコン窒化膜とシリコン酸化膜との積層膜
又はシリコン酸窒化膜からなる第２のゲート絶縁膜を熱
処理工程及びマスク工程の増加を伴うことなく形成する
ことができる。
【００８７】第７の半導体装置の製造方法によると、半
導体基板上の第２の領域にシリコン酸化膜が形成されて
いる状態で、半導体基板に対して窒素を主成分として含
む雰囲気中において熱処理を行なうため、第１の領域に
おいてはシリコン窒化膜が形成されると共に第２の領域
においてはシリコン酸窒化膜が形成され、その後、シリ
コン窒化膜の上にタンタル酸化膜を形成してシリコン窒
化膜とタンタル酸化膜との積層膜を形成した後、シリコ
ン窒化膜とタンタル酸化膜との積層膜に対して第１のゲ
ート電極をマスクにしてエッチングを行なって第１のゲ
ート絶縁膜を形成すると共に、シリコン酸窒化膜に対し
て第２のゲート電極をマスクにしてエッチングを行なっ
て第２のゲート絶縁膜を形成するので、同一の半導体基
板上に、シリコン窒化膜とタンタル酸化膜との積層膜か
らなる第１のゲート絶縁膜及びシリコン酸窒化膜からな
る第２のゲート絶縁膜を熱処理工程及びマスク工程の増
加を伴うことなく形成することができる。
【００８８】従って、第１〜第７の半導体装置の製造方
法によると、熱処理工程及びマスク工程の増加を伴うこ
となく、異なる種類のゲート絶縁膜を有するＭＯＳ型ト
ランジスタ又は異なる種類の容量絶縁膜を有する容量素
子を備え、熱処理工程の増加に起因する性能の劣化を招
かない半導体装置を確実に製造することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
【図２】本発明の第２の実施形態に係る半導体装置の製
造方法の各工程を示す断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の製
造方法の各工程を示す断面図である。
【図４】本発明の第２の実施形態に係る半導体装置の製
造方法の各工程を示す断面図である。
【図５】（ａ）〜（ｃ）は本発明の第３の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
【図６】（ａ）、（ｂ）は本発明の第３の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
【図７】（ａ）〜（ｃ）は本発明の第４の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
【図８】（ａ）、（ｂ）は本発明の第５の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
【図９】（ａ）〜（ｃ）は本発明の第６の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
【図１０】（ａ）、（ｂ）は本発明の第７の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。
【図１１】（ａ）〜（ｄ）は、第１の従来例に係る半導
体装置の製造方法の各工程を示す断面図である。
【図１２】第２の従来例に係る半導体装置の製造方法の
工程を示す断面図である。
【符号の説明】
１００ 半導体基板 １０１ 素子分離領域 １０２ タンタル酸化膜 １０３ シリコン酸化膜 １０４ 第１のゲート電極 １０５ 第２のゲート電極 １０６ 第１のゲート絶縁膜 １０７ 第２のゲート絶縁膜 ２００ 半導体基板 ２０１ 素子分離領域 ２０２ タンタル酸化膜 ２０３ シリコン酸化膜 ２０４ 厚いシリコン酸化膜 ２０５ 薄いシリコン酸化膜 ２０６ 第１のゲート電極 ２０７ 第２のゲート電極 ２０８ 第３のゲート電極 ２０９ 第１のゲート絶縁膜 ２１０ 第２のゲート絶縁膜 ２１１ 第３のゲート絶縁膜 ３００ 半導体基板 ３０１ 素子分離領域 ３０２ 層間絶縁膜 ３０３ コンタクトホール ３０４ 容量下部電極 ３０５ シリコン窒化膜 ３０６ タンタル酸化膜 ３０７ シリコン酸化膜 ３０８ 容量上部電極 ４００ 半導体基板 ４０１ 素子分離領域 ４０２ タンタル酸化膜 ４０３ シリコン酸化膜 ４０４ タンタル窒化膜 ４０５ シリコン酸窒化膜 ４０６ 第１のゲート電極 ４０７ 第２のゲート電極 ４０８ 第１のゲート絶縁膜 ４０９ 第２のゲート絶縁膜 ５００ 半導体基板 ５０１ 素子分離領域 ５０２ タンタル酸化膜 ５０３ タンタル窒化膜 ５０４ シリコン酸窒化膜 ６００ 半導体基板 ６０１ 素子分離領域 ６０２ シリコン窒化膜 ６０３ タンタル酸化膜 ６０４ シリコン酸窒化膜 ６０５ 第１のゲート電極 ６０６ 第２のゲート電極 ６０７ 第１のゲート絶縁膜 ６０８ 第２のゲート絶縁膜 ７００ 半導体基板 ７０１ 素子分離領域 ７０２ シリコン酸化膜 ７０３ シリコン窒化膜 ７０４ シリコン酸窒化膜 ７０５ タンタル酸化膜

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 シリコンからなる半導体基板の表面部に
    素子分離領域を形成して、前記半導体基板上に前記素子
    分離領域により互いに分離された第１の領域及び第２の
    領域を形成する工程と、 前記半導体基板上の第１の領域にタンタル酸化膜を形成
    する工程と、 前記半導体基板に対して酸素を主成分として含む雰囲気
    中において熱処理を行なうことにより、前記半導体基板
    上の第２の領域にシリコン酸化膜を形成する工程と、 前記タンタル酸化膜の上に第１のゲート電極を形成する
    と共に、前記シリコン酸化膜の上に第２のゲート電極を
    形成する工程と、 前記タンタル酸化膜に対して前記第１のゲート電極をマ
    スクにしてエッチングを行なって第１のゲート絶縁膜を
    形成すると共に、前記シリコン酸化膜に対して前記第２
    のゲート電極をマスクにしてエッチングを行なって第２
    のゲート絶縁膜を形成する工程とを備えていることを特
    徴とする半導体装置の製造方法。
  2. 【請求項２】 シリコンからなる半導体基板の表面部に
    複数の素子分離領域を形成して、前記半導体基板上に前
    記複数の素子分離領域により互いに分離された第１の領
    域、第２の領域及び第３の領域を形成する工程と、 前記半導体基板上の第１の領域にタンタル酸化膜を形成
    すると共に、前記半導体基板上の第２の領域にシリコン
    酸化膜を形成する工程と、 前記半導体基板に対して酸素を主成分として含む雰囲気
    中において熱処理を行なうことにより、前記半導体基板
    上の第２の領域に相対的に厚い膜厚を有する厚いシリコ
    ン酸化膜を形成すると共に、前記半導体基板上の第３の
    領域に相対的に薄い膜厚を有する薄いシリコン酸化膜を
    形成する工程と、 前記タンタル酸化膜の上に第１のゲート電極を形成し、
    前記厚いシリコン酸化膜の上に第２のゲート電極を形成
    するとと共に、前記薄いシリコン酸化膜の上に第３のゲ
    ート電極を形成する工程と、 前記タンタル酸化膜に対して前記第１のゲート電極をマ
    スクにしてエッチングを行なって第１のゲート絶縁膜を
    形成し、前記厚いシリコン酸化膜に対して前記第２のゲ
    ート電極をマスクにしてエッチングを行なって第２のゲ
    ート絶縁膜を形成すると共に、前記薄いシリコン酸化膜
    に対して前記第３のゲート電極をマスクにしてエッチン
    グを行なって第３のゲート電極を形成する工程とを備え
    ていることを特徴とする半導体装置の製造方法。
  3. 【請求項３】 シリコンからなる半導体基板の表面部に
    素子分離領域を形成して、前記半導体基板上に前記素子
    分離領域により互いに分離された第１の領域及び第２の
    領域を形成する工程と、 前記半導体基板上の第１の領域及び第２の領域に容量下
    部電極をそれぞれ形成する工程と、 前記第１の領域及び第２の領域の前記容量下部電極の上
    にシリコン窒化膜をそれぞれ形成する工程と、 前記第１の領域のシリコン窒化膜の上にタンタル酸化膜
    を形成することにより、前記シリコン窒化膜と前記タン
    タル酸化膜との積層膜からなる第１の容量絶縁膜を形成
    する工程と、 前記半導体基板に対して酸素を主成分として含む雰囲気
    中において熱処理を行なうことにより、前記第２の領域
    のシリコン窒化膜の表面部にシリコン酸化膜を形成し
    て、前記シリコン窒化膜と前記シリコン酸化膜との積層
    膜からなる第２の容量絶縁膜を形成する工程と、 前記第１の容量絶縁膜及び第２の容量絶縁膜の上に容量
    上部電極をそれぞれ形成する工程とを備えていることを
    特徴とする半導体装置の製造方法。
  4. 【請求項４】 シリコンからなる半導体基板の表面部に
    素子分離領域を形成して、前記半導体基板上に前記素子
    分離領域により互いに分離された第１の領域及び第２の
    領域を形成する工程と、 前記半導体基板上の第１の領域にタンタル酸化膜を形成
    すると共に、前記半導体基板上の第２の領域にシリコン
    酸化膜を形成する工程と、 前記半導体基板に対して窒素を主成分として含む雰囲気
    中において熱処理を行なうことにより、前記タンタル酸
    化膜の表面部にタンタル窒化膜を形成すると共に、前記
    シリコン窒化膜をシリコン酸窒化膜に変化させる工程
    と、 前記タンタル酸化膜と前記タンタル窒化膜との積層膜の
    上に第１のゲート電極を形成すると共に、前記シリコン
    酸窒化膜の上に第２のゲート電極を形成する工程と、 前記タンタル酸化膜と前記タンタル窒化膜との積層膜に
    対して前記第１のゲート電極をマスクにしてエッチング
    を行なって第１のゲート絶縁膜を形成すると共に、前記
    シリコン酸窒化膜に対して前記第２のゲート電極をマス
    クにしてエッチングを行なって第２のゲート絶縁膜を形
    成する工程とを備えていることを特徴とする半導体装置
    の製造方法。
  5. 【請求項５】 シリコンからなる半導体基板の表面部に
    素子分離領域を形成して、前記半導体基板上に前記素子
    分離領域により互いに分離された第１の領域及び第２の
    領域を形成する工程と、 前記半導体基板上の第１の領域にタンタル酸化膜を形成
    する工程と、 前記半導体基板に対して酸素及び窒素を主成分として含
    む雰囲気中において熱処理を行なうことにより、前記タ
    ンタル酸化膜の表面部にタンタル窒化膜を形成すると共
    に、前記半導体基板の第２の領域にシリコン酸窒化膜を
    形成する工程と、 前記タンタル酸化膜と前記タンタル窒化膜との積層膜の
    上に第１のゲート電極を形成すると共に、前記シリコン
    酸窒化膜の上に第２のゲート電極を形成する工程と、 前記タンタル酸化膜と前記タンタル窒化膜との積層膜に
    対して前記第１のゲート電極をマスクにしてエッチング
    を行なって第１のゲート絶縁膜を形成すると共に、前記
    シリコン酸窒化膜に対して前記第２のゲート電極をマス
    クにしてエッチングを行なって第２のゲート絶縁膜を形
    成する工程とを備えていることを特徴とする半導体装置
    の製造方法。
  6. 【請求項６】 シリコンからなる半導体基板の表面部に
    素子分離領域を形成して、前記半導体基板上に前記素子
    分離領域により互いに分離された第１の領域及び第２の
    領域を形成する工程と、 前記半導体基板上の第１の領域及び第２の領域にシリコ
    ン窒化膜を形成する工程と、 前記第１の領域のシリコン窒化膜の上にタンタル酸化膜
    を形成する工程と、 前記半導体基板に対して酸素を主成分として含む雰囲気
    中において熱処理を行なうことにより、前記第２の領域
    のシリコン窒化膜を、シリコン窒化膜とシリコン酸化膜
    との積層膜又はシリコン酸窒化膜に変化させる工程と、 前記シリコン窒化膜と前記タンタル酸化膜との積層膜の
    上に第１のゲート電極を形成すると共に、前記シリコン
    窒化膜とシリコン酸化膜との積層膜又はシリコン酸窒化
    膜の上に第２のゲート電極を形成する工程と、 前記シリコン窒化膜と前記タンタル酸化膜との積層膜に
    対して前記第１のゲート電極をマスクにしてエッチング
    を行なって第１のゲート絶縁膜を形成すると共に、前記
    シリコン窒化膜とシリコン酸化膜との積層膜又はシリコ
    ン酸窒化膜に対して前記第２のゲート電極をマスクにし
    てエッチングを行なって第２のゲート絶縁膜を形成する
    工程とを備えていることを特徴とする半導体装置の製造
    方法。
  7. 【請求項７】 シリコンからなる半導体基板の表面部に
    素子分離領域を形成して、前記半導体基板上に前記素子
    分離領域により互いに分離された第１の領域及び第２の
    領域を形成する工程と、 前記半導体基板上の第２の領域にシリコン酸化膜を形成
    する工程と、 前記半導体基板に対して窒素を主成分として含む雰囲気
    中において熱処理を行なうことにより、前記半導体基板
    上の第１の領域にシリコン窒化膜を形成すると共に、前
    記シリコン酸化膜をシリコン酸窒化膜に変化させる工程
    と、 前記シリコン窒化膜の上にタンタル酸化膜を形成する工
    程と、 前記シリコン窒化膜と前記タンタル酸化膜との積層膜の
    上に第１のゲート電極を形成すると共に、前記シリコン
    酸窒化膜の上に第２のゲート電極を形成する工程と、 前記シリコン窒化膜と前記タンタル酸化膜との積層膜に
    対して前記第１のゲート電極をマスクにしてエッチング
    を行なって第１のゲート絶縁膜を形成すると共に、前記
    シリコン酸窒化膜に対して前記第２のゲート電極をマス
    クにしてエッチングを行なって第２のゲート絶縁膜を形
    成する工程とを備えていることを特徴とする半導体装置
    の製造方法。
JP10348240A 1998-12-08 1998-12-08 半導体装置の製造方法 Pending JP2000174132A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP10348240A JP2000174132A (ja) 1998-12-08 1998-12-08 半導体装置の製造方法
US09/450,512 US6461919B1 (en) 1998-12-08 1999-11-30 Method for fabricating semiconductor device with different gate oxide compositions
US09/985,881 US6482690B2 (en) 1998-12-08 2001-11-06 Method for fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10348240A JP2000174132A (ja) 1998-12-08 1998-12-08 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2000174132A true JP2000174132A (ja) 2000-06-23

Family

ID=18395695

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10348240A Pending JP2000174132A (ja) 1998-12-08 1998-12-08 半導体装置の製造方法

Country Status (2)

Country Link
US (2) US6461919B1 (ja)
JP (1) JP2000174132A (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6649543B1 (en) 2000-06-22 2003-11-18 Micron Technology, Inc. Methods of forming silicon nitride, methods of forming transistor devices, and transistor devices
US6686298B1 (en) 2000-06-22 2004-02-03 Micron Technology, Inc. Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates
US6833329B1 (en) 2000-06-22 2004-12-21 Micron Technology, Inc. Methods of forming oxide regions over semiconductor substrates
US6660657B1 (en) 2000-08-07 2003-12-09 Micron Technology, Inc. Methods of incorporating nitrogen into silicon-oxide-containing layers
US6617210B1 (en) * 2002-05-31 2003-09-09 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
JP4128396B2 (ja) * 2002-06-07 2008-07-30 株式会社ルネサステクノロジ 半導体装置の製造方法
CN1299362C (zh) * 2002-09-02 2007-02-07 先进微装置公司 包含场效应晶体管以及减少漏电流与提高单位面积电容量的被动电容器的半导体装置
DE10240423B4 (de) * 2002-09-02 2007-02-22 Advanced Micro Devices, Inc., Sunnyvale Halbleiterelement mit einem Feldeffekttransistor und einem passiven Kondensator mit reduziertem Leckstrom und einer verbesserten Kapazität pro Einheitsfläche und Verfahren zu dessen Herstellung
US6713358B1 (en) * 2002-11-05 2004-03-30 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
JP4872395B2 (ja) * 2006-03-15 2012-02-08 ヤマハ株式会社 シリコン酸化膜形成法、容量素子の製法及び半導体装置の製法
DE202006007122U1 (de) * 2006-05-03 2006-09-07 Retzlaff, Udo, Dr. Mobiler, transportabler, elektrostatischer Substrathalter aus Halbleitermaterial
US7521330B2 (en) * 2007-06-04 2009-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for forming capacitor structures
JP2011009636A (ja) * 2009-06-29 2011-01-13 Oki Semiconductor Co Ltd ビアホールの形成方法
KR102270823B1 (ko) * 2013-10-22 2021-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4466177A (en) * 1983-06-30 1984-08-21 International Business Machines Corporation Storage capacitor optimization for one device FET dynamic RAM cell
US5162884A (en) * 1991-03-27 1992-11-10 Sgs-Thomson Microelectronics, Inc. Insulated gate field-effect transistor with gate-drain overlap and method of making the same
JP2914293B2 (ja) * 1996-04-25 1999-06-28 日本電気株式会社 半導体装置の製造方法
US5731239A (en) * 1997-01-22 1998-03-24 Chartered Semiconductor Manufacturing Pte Ltd. Method of making self-aligned silicide narrow gate electrodes for field effect transistors having low sheet resistance
US5989948A (en) * 1997-09-22 1999-11-23 Vlsi Technology, Inc. Methods of forming pairs of transistors, and methods of forming pairs of transistors having different voltage tolerances
US6225168B1 (en) * 1998-06-04 2001-05-01 Advanced Micro Devices, Inc. Semiconductor device having metal gate electrode and titanium or tantalum nitride gate dielectric barrier layer and process of fabrication thereof

Also Published As

Publication number Publication date
US6461919B1 (en) 2002-10-08
US6482690B2 (en) 2002-11-19
US20020048885A1 (en) 2002-04-25

Similar Documents

Publication Publication Date Title
US6906398B2 (en) Semiconductor chip with gate dielectrics for high-performance and low-leakage applications
US6368923B1 (en) Method of fabricating a dual metal gate having two different gate dielectric layers
JP4002868B2 (ja) デュアルゲート構造およびデュアルゲート構造を有する集積回路の製造方法
US7851276B2 (en) Methods and structures for planar and multiple-gate transistors formed on SOI
JP3529732B2 (ja) Ｍｏｓｆｅｔデバイスを形成する方法
JP4767946B2 (ja) 異なるゲート誘電体を用いたｎｍｏｓ及びｐｍｏｓトランジスタを具備する相補型金属酸化物半導体集積回路
KR20000026155A (ko) 고유전 다층막을 이용한 셀 캐패시터 및 그 제조 방법
JP2000252371A (ja) トランジスタ作製方法
JP2000174132A (ja) 半導体装置の製造方法
KR100871920B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
KR20050002041A (ko) 하드마스크를 이용한 반도체 소자의 게이트전극 제조 방법
JP2000077618A (ja) 半導体装置およびその製造方法
JP3770250B2 (ja) 半導体装置の製造方法
JP2011054901A (ja) 半導体装置及びその製造方法
KR100616500B1 (ko) 반도체소자의 게이트 전극 및 그 제조 방법
JPH11186548A (ja) 半導体装置及びその製造方法
TW201005809A (en) Semiconductor device and method of manufacturing the same
JPH07176606A (ja) 半導体装置およびその製造方法
JP3799166B2 (ja) Ｍｏｓ型半導体装置の製造方法
JPH04155967A (ja) 半導体装置の製造方法
JP2002289844A (ja) 電界効果トランジスタ
JP2003133432A (ja) 半導体装置及び半導体装置の製造方法
KR20010105885A (ko) 하부전극과 스토리지 노드 콘택간의 오정렬 및확산방지막의 산화를 방지할 수 있는 반도체 장치 제조 방법
KR20050010673A (ko) 게이트 전극 상의 하드마스크로부터 기인되는 소자의열화를 방지할 수 있는 반도체 장치 및 그 제조 방법
KR0141166B1 (ko) 폴리사이드 게이트를 사용하는 반도체장치의 제조방법