KR100552839B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 게이트 산화막의 성장 방법을 이용하여 게이트 산화막의 열화를 방지할 수 있는 반도체 소자 및 이의 제조 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판 상부에 두께가 얇은 영역과 두꺼운 영역으로 이루어진 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상부에 게이트 폴리를 형성하는 단계; 및 상기 두께가 얇은 영역과 두꺼운 영역의 경계를 포함하도록 상기 게이트 폴리와 게이트 산화막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하며, 상기 게이트 산화막을 형성하는 단계는, 상기 반도체 기판 상부에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴을 제외한 영역의 상기 반도체 기판에 제1 게이트 산화막을 형성하는 단계; 상기 게이트 패턴을 제거하는 단계; 및 상기 제거된 게이트 패턴 영역의 반도체 기판 상부에 제2 게이트 산화막을 형성하는 단계를 포함한다. 본 발명에 따르면, 드레인 부근의 게이트 산화막의 두께를 증가시킴에 따라 해당 부근의 문턱 전압을 높임으로써, 다수 캐리어의 농도를 감소시키고, 소수 캐리어의 속도를 조절하여 상기 핀치오프 포인트를 없애며, 소수 캐리어의 게이트 산화막 내로의 침투를 최소화시킬 수 있다.
게이트, 산화막, 질화막, 열전자, 핀치오프

Description

반도체 소자 및 이의 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THEREOF}
도 1은 종래 기술에 따른 모스 트랜지스터의 구조를 간략하게 나타내는 도면이다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성 공정을 나타내는 도면들이다.
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 구체적으로, 게이트 산화막의 성장 방법을 이용하여 게이트 산화막의 열화를 방지할 수 있는 반도체 소자 및 이의 제조 방법에 관한 것이다.
도 1은 종래 기술에 따른 모스 트랜지스터의 주요부 구조를 간략하게 나타내는 도면으로서, 통상적으로 모스 트랜지스터는 반도체 기판(11) 상에 형성된 소스(12), 드레인(13) 및 게이트(15)로 이루어진다.
이때 게이트(15)는 게이트 산화막(14) 상부에 형성되며, 이후 상기 소스(12), 드레인(13) 및 게이트(15)에는 각각 전극이 형성되고, 소정의 전압이 인 가되어 트랜지스터로 동작하게 된다. 또한, 종래에는 사진 공정과 식각 공정을 이용하여 상기 게이트 산화막(14) 상부에 폴리실리콘을 증착하여 게이트 폴리를 형성하고, 원하는 배선폭을 바로 정의하였다.
구체적으로, 상기 게이트 산화막(14)의 두께가 일정한 기존의 구조에서는 채널이 형성된 이후, 드레인 전압이 가해지면, 전위차에 의해 드레인 부분의 공핍층이 소스(12) 부근의 공핍층보다 두껍게 형성된다.
이로 인해 소스(12)로부터 방출된 전자는 드레인(13)을 향해 이동하게 되는데, 상기 전자가 드레인(13)의 공핍층 부근에 도달하게 되면, 전자의 속도가 빨라져서 마치 전자가 순간적으로 사라지는 듯 보이게 되며, 이 지점을 핀치오프 포인트(pinch-off point)(A)라고 한다. 이러한 핀치오프 포인트(A) 부근에서 전자의 속도와 게이트 전압 등의 영향으로 전자가 게이트 산화막(14)으로 침투하게 된다.
이때의 전자는 게이트 산화막(14)과 실리콘 계면과의 잦은 충돌과 전계에 의한 빠른 속도로 인하여 열을 발생하게 되며, 이러한 이유로 상기 전자를 열전자라고 한다. 결국, 이러한 현상들로 인해 게이트 산화막(14)의 열화가 발생하고, 그에 따른 트랜지스터의 열화가 발생된다는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 게이트 산화막의 성장 방법을 이용하여 열전자나 열정공 등에 의한 게이트 산화막의 열화를 방지할 수 있는 반도체 소자 및 이의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 반도체 소자의 제조 방법은,
반도체 기판 상부에 두께가 얇은 영역과 두꺼운 영역으로 이루어진 게이트 산화막을 형성하는 단계;
상기 게이트 산화막 상부에 게이트 폴리를 형성하는 단계; 및
상기 두께가 얇은 영역과 두꺼운 영역의 경계를 포함하도록 상기 게이트 폴리와 게이트 산화막을 패터닝하여 게이트 전극을 형성하는 단계
를 포함한다.
여기에서, 상기 게이트 산화막을 형성하는 단계는, 상기 반도체 기판 상부에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴을 제외한 영역의 상기 반도체 기판에 제1 게이트 산화막을 형성하는 단계; 상기 게이트 패턴을 제거하는 단계; 및 상기 제거된 게이트 패턴 영역의 반도체 기판 상부에 제2 게이트 산화막을 형성하는 단계를 포함하며, 상기 액티브 영역은 두께가 얇은 영역과 두꺼운 영역에 걸쳐 형성한다,
그리고, 상기 두께가 얇은 영역쪽의 반도체 기판에는 소스를 형성하고, 두께가 두꺼운 영역쪽의 반도체 기판에는 드레인을 형성하며, 상기 두께가 얇은 영역은 게이트의 구동 전압과 드레인 전압이 클수록 작게 형성한다.
그리고, 상기 게이트 패턴은 열처리 공정 또는 플라즈마 화학기상증착(PECVD) 공정으로 형성되는 실리콘 질화막으로 이루어지며, 실리콘 질화막은 500Å 정도의 두께로 형성한다.
한편, 상기 목적을 달성하기 위한 다른 수단으로서, 본 발명에 따른 반도체 소자는,
반도체 기판;
상기 반도체 기판의 액티브 영역 상에 형성되며, 두께가 얇은 영역과 두꺼운 영역으로 이루어지는 게이트 산화막; 및
상기 게이트 산화막 상에 형성된 게이트 폴리를 구비하는 트랜지스터;
를 포함하며, 상기 두께가 얇은 영역쪽에는 소스가 형성되고, 두께가 두꺼운 영역쪽에는 드레인이 형성된다.
그리고, 상기 두께가 얇은 영역과 두꺼운 영역의 경계는 드레인 전압과 게이트 전압이 클수록 상기 소스에 가깝게 형성된다.
본 발명에 따르면, 드레인 부근의 게이트 산화막의 두께를 증가시킴에 따라 해당 부근의 문턱 전압(threshold voltage)을 높임으로써, 다수 캐리어의 농도를 감소시키고, 소수 캐리어의 속도를 조절하여 상기 핀치오프 포인트를 없애며, 결국 소수 캐리어의 게이트 산화막 내로의 침투를 최소화할 수 있게 된다. 따라서 본 발명에서는 하나의 게이트 내에서 게이트 산화막이 두꺼운 영역과 얇은 역역의 문턱전압을 서로 다르게 형성할 수 있고, 이로 인해 채널 내에서 소수 캐리어의 이동 속도를 일정 부분 조절할 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명의 실시예를 상세히 설명한다.
본 발명은 모스 트랜지스터의 드레인 부근의 게이트 산화막의 두께를 증가시킴에 따라 해당 부근의 문턱 전압을 높임으로써 다수 캐리어의 농도를 감소시키고, 소수 캐리어의 속도를 조절하여 전술한 핀치오프 포인트를 없애고, 결국 소수 캐리어의 게이트 산화막 내로의 침투를 최소화하기 위한 것이다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타내는 공정도를 도시한 것이다.
먼저, 게이트 산화막의 증착 이전 단계까지의 공정을 진행한 반도체 기판 또는 실리콘 웨이퍼(21) 상부에 실리콘 질화막(22)을 약 500Å 정도 증착한다(도 2a 참조). 상기 실리콘 질화막(22)은 열처리 공정 또는 플라즈마 화학기상증착(PECVD) 공정으로 형성될 수 있다. 이후, 상기 증착된 실리콘 질화막을 사진 공정과 식각 공정을 이용하여 게이트 패턴(22')을 형성한다(도 2b 참조).
다음으로, 열처리 공정을 이용하여 게이트 산화막(23)을 1차로 성장시킨다(도 2c 참조). 이때, 상기 게이트 패턴(22')이 위치하고 있던 부분에는 상기 게이트 산화막(23)이 성장되지 않지만, 상기 게이트 패턴(22')을 형성하는 실리콘 질화막(22")의 최단 모서리 부분은 산소가 침투하여 실리콘 산화막을 형성함으로써, 버즈 빅(Bird's beak) 현상이 발생하게 된다.
다음으로, 잔류하고 있던 실리콘 질화막(22")을 습식 식각 공정을 이용하여 제거한다(도 2d 참조). 이때, 상기 실리콘 질화막(22")이 위치하고 있던 부분의 실리콘 기판(21)이 드러나게 된다.
다음으로, 상기 노출된 실리콘 기판(21) 상부에 제2 게이트 산화막(24)을 성장시킨다(도 2e 참조). 이때, 상기 제2 게이트 산화막(24)은 제1 게이트 산화막(23)의 상부에도 형성할 수 있으며, 또한 도시한 바와 같이 노출된 실리콘 기판(21) 상부에만 형성할 수도 있다.
따라서, 게이트 패턴이 제거된 영역의 제2 게이트 산화막(24)은 주변의 제1 게이트 산화막(23)보다 얇게 형성된다.
다음으로, 상기 제1 및 제2 게이트 산화막(23, 24) 상부에 폴리실리콘(25)을 증착하고(도 2f 참조), 이후, 사진 공정과 식각 공정을 이용하여 게이트 폴리(25')를 형성한다(도 2g 참조).
이때, 상기 게이트 폴리(25')가 형성되는 액티브 영역은 게이트 패턴 영역으로부터 일정한 간격만큼 오프셋(offset)된 지점에 형성하는데, 이는 드레인 부근의 게이트 산화막 두께가 소스 부근의 게이트 산화막 두께보다 두껍게 형성되도록 하기 위한 것이다.
따라서, 상기 드레인 부근의 게이트 산화막(23)의 두께를 증가시켜 줌에 따라 해당 부근의 문턱 전압을 높임으로써, 다수 캐리어의 농도를 감소시키고, 소수 캐리어의 속도를 조절하여 상기 핀치오프 포인트를 없애며, 결국 소수 캐리어의 게이트 산화막 내로의 침투를 최소화할 수 있게 된다.
따라서 본 발명에서는 하나의 게이트 내에 형성되는 게이트 산화막이 두께가 얇은 영역(23)과 두꺼운 영역(24)으로 이루어지므로, 문턱전압을 서로 다르게 형성할 수 있고, 이로 인해 채널 내에서 소수 캐리어의 이동 속도를 일정 부분 조절할 수 있다.
또한, 본 발명에서는, 소수 캐리어가 게이트 산화막(24) 내로 침투하던 것을 방지하여, 게이트 산화막의 열화를 방지할 수 있게 된다.
한편, 상기 제1 및 제2 게이트 산화막(23, 24)의 경계 부분은 게이트 구동 전압과 드레인 전압이 클수록 소스 쪽에 가깝께 위치시키는 것이 바람직하다. 즉, 게이트 구동 전압과 드레인 전압이 클수록 상기 두께가 얇은 영역의 크기를 축소하는 것이 바람직하다.
이상에서는 본 발명의 바람직한 실시예를 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사항을 벗어남이 없어 상기 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다.
본 발명에 따르면, 한 개의 게이트 산화막이 두께가 얇은 영역과 두꺼운 영역으로 이루어지므로, 문턱전압을 서로 다르게 형성할 수 있고, 채널 내에서 소수 캐리어의 이동 속도를 일정 부분 조절할 수 있다.
또한, 본 발명에 따르면, 소수 캐리어가 게이트 산화막 내로 침투하던 것을 방지하여, 게이트 산화막의 열화를 방지할 수 있고, 이에 따라 트랜지스터의 수명을 연장시킬 수 있다.

Claims (9)

  1. 반도체 기판 상부에 두께가 얇은 영역과 두꺼운 영역으로 이루어진 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상부에 게이트 폴리를 형성하는 단계; 및
    상기 두께가 얇은 영역과 두꺼운 영역의 경계를 포함하도록 상기 게이트 폴리와 게이트 산화막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하며,
    상기 게이트 산화막을 형성하는 단계는,
    상기 반도체 기판 상부에 제1 게이트 패턴을 형성하는 단계;
    상기 제1 게이트 패턴을 제외한 영역의 상기 반도체 기판에 제1 게이트 산화막을 형성하는 단계;
    상기 제1 게이트 패턴을 제거하는 단계; 및
    상기 제거된 제1 게이트 패턴 영역의 반도체 기판 상부에 제2 게이트 산화막을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 두께가 얇은 영역쪽의 반도체 기판에는 소스를 형성하고, 두께가 두꺼운 영역쪽의 반도체 기판에는 드레인을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  4. 제 3항에 있어서,
    상기 두께가 얇은 영역과 두꺼운 영역의 경계는 게이트의 구동 전압과 드레인 전압이 클수록 상기 소스 측에 가까워지도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 제1 게이트 패턴은 열처리 공정 또는 플라즈마 화학기상증착(PECVD) 공정으로 형성되는 실리콘 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5항에 있어서,
    상기 실리콘 질화막은 500Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 삭제
  8. 삭제
  9. 삭제
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