KR100241540B1 - 반도체 소자의 트랜지스터 형성방법 - Google Patents
반도체 소자의 트랜지스터 형성방법 Download PDFInfo
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Abstract
본 발명은 반도체 소자의 트랜지스터를 형성하는 방법에 관한 것으로, 게이트 전극의 산화막을 한쪽만 경사지게 하여 비대칭 구조의 트랜지스터를 구성하므로써 전류 구동능력 및 열 캐리어(hot carrier)의 열화특성을 향상시킬 수 있도록 한 반도체 소자의 트랜지스터를 형성하는 방법에 관해 기술된다.
Description
제1(a)도 내지 제1(h)도는 본 발명에 의한 반도체 소자의 트랜지스터를 형성하는 단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 소자분리막
3 : P-웰 4 : 게이트 산화막
5 : 폴리실리콘 5A : 게이트 전극
6 : 제1 감광막 7 : n-소오스/드레인 영역
8 : 질화막 9 : 제2 감광막
10 : 산화막 10A : 버즈 비크
11 : 산화막 11A : 산화막 스페이서
12 : n+소오스/드레인 영역
본 발명은 반도체 소자의 트랜지스터를 형성하는 방법에 관한 것으로, 특히 게이트 전극의 산화막을 한쪽만 경사지게 하여 비대칭 구조의 트랜지스터를 구성하므로써 전류 구동능력 및 열 캐리어(hot carrier)의 열화 특성을 향상시킬 수 있도록 한 반도체 소자의 트랜지스터를 형성하는 방법에 관한 것이다.
종래의 트랜지스터는 n-소오스/드레인 불순물 주입공정전에 산화 공정으로 산화막을 형성한다. 이 산화막은 불순물 주입공정의 장벽층(barrier layer)역할을 할 뿐만 아니라 GIDL(Gate Induced Leakage)전류를 줄여주고, 열 캐리어 효과에 의한 트랜지스터의 노쇠현상을 막아준다.
그러나, 이러한 산화막의 두께가 증가함에 따라 트랜지스터 동작에 중요한 역할을 하는 문턱전압(threshold voltage)을 증가시키며, 전류구동능력을 감소시키는 현상을 동반한다.
따라서, 본 발명은 트랜지스터 동작시 큰 전압이 걸리게 되는 드레인 영역위의 게이트 전극 가장자리에만 산화공정으로 게이트 산화막의 두께를 증가시켜, 기존의 역할들을 마찬가지로 수행하면서도 문턱전압 증가를 최소화하고, 또한 전류 구동능력을 향상시킬 수 있는 트랜지스터를 형성하는 방법을 제공함에 그 목적이 있다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제1(a)도 내지 제1(h)도는 본 발명에 의한 반도체 소자의 트랜지스터를 형성하는 단계를 도시한 것으로, 제1(a)도는 소정의 실리콘 기판(1)에 소자분리 마스크를 이용하여 활성영역과 필드영역을 정의하는 소자분리막(2)을 형성하고, P-웰(3)을 형성한 상태에서, 전체구조 상부에 산화공정으로 게이트 산화막(4)을 성장시키고, 그 상부에 게이트 전극용 폴리실리콘(5)을 증착시킨 상태를 도시한 것으로, 상기 폴리실리콘(5)은 도핑(doping) 공정을 통해서 n형으로 된다.
제1(b)도는 상기 폴리실리콘(5) 상부에 제1감광막(6)을 도포한 후, 게이트 마스크를 사용한 식각공정으로 제1감광막(6)을 패턴화하고, 상기 패턴화된 제1감광막(6)을 사용한 식각공정으로 게이트 전극(5A)을 형성한 상태를 도시한 것이다.
제1(c)도는 상기 패턴화된 제1감광막(6)을 제거한 후, 불순물 주입공정으로 n-소오스/드레인 영역(7)을 형성한 상태를 도시한 것이다.
제1(d)도는 상기 전체구조 상부에 질화막(8)을 증착한 상태를 도시한 것이고, 제1(e)도는 상기질화막(8) 상부에 제2감광막(9)을 도포한 후 마스크 공정과 식각공정을 통해 게이트 전극(5A)의 일측면이 노출되도록 패턴화하고, 상기 패턴화된 제2감광막(9)를 사용한 식각공정으로 상기 질화막(8)의 노출부위를 식각하여 게이트 전극(5A)의 일측면을 노출시킨 상태를 도시한 것이다.
제1(f)도는 상기 구조하에서 산화공정을 실시하여 산화막(10)을 형성한 상태를 도시한 것이다.
여기서, 주목해야 할 점은 상기 산화막(10)이 형성되면서 게이트 전극(5A)과 게이트 산화막(4) 사이에 버즈 비크(bird’s beak)(10A)가 생겨 게이트 전극(5A)이 비대칭으로 된다는 점이다. 상기 버즈 비크(10A)는 게이트 산화막으로 작용하여 기존의 트랜지스터를 구동시 문제점인 문턱전압의 증가를 최소화하고 전류구동능력을 향상시킨다.
제1(g)도는 건식식각 방법으로 상기 산화막(10)과 질화막(8)을 제거한 후 다시 증착공정으로 산화막(11)을 두껍게 증착시킨 상태를 도시한 것이다.
제1(h)도는 상기 증착된 산화막(11)을 스페이서 식각방법으로 게이트 전극(5A) 측벽에 산화막 스페이서(11A)을 형성한 후, 불순물 주입공정으로 n+소오스/드레인 영역(12)을 형성하여 본 발명의 트랜지스터를 구성한 상태를 도시한 것이다.
본 발명에 의하면, 기존의 트랜지스터 역할을 수행하면서 문턱전압의 증가를 최소화하고 전류 구동능력을 향상시키기 위해, 게이트 전극(5A) 일측(드레인 영역쪽)의 게이트 산화막(4) 부분에 버즈 비크(10A)를 형성시키며, 이때 게이트 전극(5A) 다른측(소오스 영역쪽)에는 버즈비크의 발생을 방지하기 위해 질화막(8)을 형성한다.
상술한 바와 같이, 본 발명은 게이트 전극일측의 게이트 산화막 부분에 산화공정으로 버즈 비크를 형성하여 비대칭 구조의 트랜지스터를 구성하므로써, 문턱전압의 증가를 최소화하고, 전류 구동능력 및 열 캐리어의 열화특성을 향상시킬 수 있어 소자의 신뢰성을 확보할 수 있다.
Claims (4)
- 트랜지스터의 특성을 향상시키기 위한 반도체 소자의 트랜지스터 형성방법에 있어서, 소자분리막(2)과 P-웰(3)이 형성된 실리콘 기판(1)의 활성영역에 게이트 산화막(4) 및 게이트 전극(5A)을 형성한 후, 불순물 주입공정으로 n-소오스/드레인 영역(7)을 형성하는 단계와, 상기 단계로부터 전체구조 상부에 질화막(8)을 증착한 후 마스크 공정 및 식각공정으로 게이트 전극(5A)의 일측면만 노출되도록 상기 질화막(8)을 식각하는 단계와, 상기 단계로부터 전체구조 상부에 산화공정으로 산화막(10)을 형성하는 단계와, 상기 단계로부터 건식식각 방법으로 상기 산화막(10) 및 질화막(8)을 제거한 후, 증착공정으로 산화막(11)을 두껍게 증착하는 단계와, 상기 단계로부터 상기 산화막(11)을 스페이서 식각방법으로 게이트 전극(5A) 측벽에 산화막 스페이서(11A)를 형성한 후, 불순물 주입공정으로 n+소오스/드레인 영역(12)을 형성하여 트랜지스터를 구성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제1항에 있어서, 상기 질화막(8)에 의해 게이트 전극(5A)의 일측면만 노출된 상태에서 산화공정으로 산화막(10)을 형성할 때 노출된 부분에서 게이트 전극(5A)과 게이트 산화막(4) 사이에 버즈 비크(10A)가 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제2항에 있어서, 상기 버즈 비크(10A)는 게이트 산화막(4)과 함께 트랜지스터의 게이트 산화막으로 작용하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제2항 또는 제3항에 있어서, 상기 버즈 비크(10A)는 드레인 영역쪽에 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법
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| KR950021248A (ko) | 1995-07-26 |
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