KR100557532B1 - 플래쉬 메모리 셀 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 3중 게이트 절연막을 사용하여 pMOS와 nMOS의 다른 일함수 차이를 pMOS 게이트 절연막에 트랩된 전자밀도를 이용하여 보상하는 플래쉬 메모리 셀 트랜지스터 및 그 제조 방법에 관한 것이다.
본 발명에 따른 플래쉬 메모리 셀 트랜지스터는, 실리콘 기판의 상부에 격리 산화막 영역으로 구분된 p웰 영역과 n웰 영역; 상기 p웰 영역의 상부에는 nMOS 채널 이온주입 영역이 형성되고, 그 상부에 제 2 게이트 산화막이 형성되며, 그 상부에 제 1 n+ 다결정 실리콘 게이트전극이 형성된 nMOS 영역; 및 상기 n웰 영역의 상부에는 pMOS 채널 이온주입 영역이 형성되고, 그 상부에 제 1 게이트 산화막, 전자 트랩을 갖는 절연막 및 상기 제 2 게이트 산화막이 순차적으로 형성되고, 그 상부에 제 2 n+ 다결정 실리콘 게이트 전극이 형성된 pMOS 영역을 구비함을 특징으로 한다.

Description

플래쉬 메모리 셀 트랜지스터 및 그 제조 방법{Flash memory cell Transistor and method for fabrication the same}
도 1은 종래의 플래쉬 메모리 셀 트랜지스터의 단면도
도 2a 및 도 2b는 도 1의 nMOS 영역과 pMOS 영역의 동작을 설명하는 도면
도 3은 종래의 다른 플래쉬 메모리 셀 트랜지스터의 단면도
도 4a 및 도 4b는 도 1의 nMOS 영역과 pMOS 영역의 동작을 설명하는 도면
도 5는 본 발명에 따른 플래쉬 메모리 셀 트랜지스터의 단면도
도 6a 내지 도 6e는 본 발명에 따른 플래쉬 메모리 셀 트랜지스터의 공정도
본 발명은 플래쉬 메모리 셀 트랜지스터에 관한 것으로서, 보다 상세하게는 3중 게이트 절연막을 사용하여 pMOS와 nMOS의 다른 일함수 차이를 pMOS 게이트 절연막에 트랩된 전자밀도를 이용하여 보상하는 플래쉬 메모리 셀 트랜지스터 및 그 제조 방법에 관한 것이다.
도 1을 참조하면, 실리콘 기판(1) 위에 n웰(4)과 p웰(3)이 형성되고, n웰(4)과 p웰(3) 사이에 격리산화막(2)이 형성된다. 그리고, 도 1은 CMOS 트랜지스터의 구조를 가지며, nMOS 영역에는 nMOS 이온주입 영역(5)과 그 상부에 형성된 게이트 산화막(7) 및 그 상부의 n+ 단결정실리콘 게이트 전극(8)이 형성되고, pMOS 영역에는 pMOS 이온주입 영역(6)과 그 상부에 형성된 게이트 산화막(7) 및 그 상부의 n+ 단결정실리콘 게이트 전극(8)이 형성된다.
도 1의 CMOS 트랜지스터는 nMOS 및 pMOS의 게이트 전극으로 n+ 다결정 실리콘을 사용하며, 게이트 전극의 형성 공정이 간단한 장점이 있다.
그러나, nMOS 영역의 에너지 레벨을 표시하는 도 2a 및 pMOS 영역의 에너지 레벨을 표시하는 도 2b를 참조하여 알 수 있듯이, 도 1의 기술은 nMOS 영역인 p웰 영역과 pMOS 영역인 n웰 영역이 서로 다른 페르미 준위(EF)를 갖게, 게이트 전극인 n+ 다결정 실리콘의 일함수는 모두 동일하다.
따라서, p웰 및 n웰이 각각 1.0e17/㎤의 p형 및 n형 불순물로 도핑되어 있다고 가정하면, 게이트 전극과 반도체 영역 사이의 일함수차(φMS=φM-φSi)가 nMOS인 경우 -0.98V, pMOS인 경우 -0.15V로 차이나게 된다.
따라서 도 1과 같은 종래 기술은 일함수차를 감소하기 위하여, nMOS 채널 이온주입 영역(5)에는 p웰과 동일한 p형의불순물을 이온주입하는 반면, pMOS 이온주입 영역(6)에는 n웰과 반대인 p형의 불순물을 이온주입한다.
반도체 기술이 발달함에 따라 nMOS 및 pMOS 트랜지스터의 채널 길이는 더욱 짧아지고, 게이트 산화막의 두께도 얇아진다. 그러므로, 문턱전압의 절대값의 크기도 더 감소된다. 그러므로, 웰의 농도 및 채널 이온주입 농도도 더 증가하여 문턱 전압의 크기를 유지하여야 한다.
그러나, 도 1의 종래기술의 경우, pMOS의 경우 웰의 이온주입 불순물은 n형인 반면, 채널 영역의 이온주입 불순물은 p형으로 서로 반대이다. 그러므로 웰의 농도가 증가할 수록 채널 영역의 농도도 함께 증가하여하 한다. 따라서, 0.15㎛ 이하의 채널 길이를 갖는 pMOS 틀내지스터에는 쇼트 채널 효과가 크게 되므로, 도 1의 종래 기술로 pMOS 트랜지스터의 제작이 극히 어려운 문제점이 있다.
한편, 도 1의 종래 기술에 의하여 pMOS의 n웰과 반대형인 p형으로 이온주입된 채널 영역을 사용함으로 생기는 단점을 개선하기 위하여 도 3와 같이 nMOS의 게이트 전극으로 n+ 다결정 실리콘을 그리고 pMOS의 게이트 전극으로 P+ 다결정 실리콘을 사용하는 기술이 개시될 수 있다.
도 3의 트랜지스터는 실리콘 기판(1) 위에 n웰(4)과 p웰(3)이 형성되고, n웰(4)과 p웰(3) 사이에 격리산화막(2)이 형성된다. 그리고, 도 3의 트랜지스터는 CMOS 트랜지스터의 구조를 가지며, nMOS 영역에는 p웰 영역의 실리콘 표면 부분에 이온주입된 nMOS 채널 이온주입 영역(5)과 그 상부에 형성된 게이트 산화막(7) 및 그 상부의 n+ 다결정실리콘 게이트 전극(8)이 형성되고, pMOS 영역에는 n웰 영역의 실리콘 표면 부분에 이온주입된 pMOS 채널 이온주입 영역(6)과 그 상부에 형성된 게이트 산화막(7) 및 그 상부의 p+ ek결정실리콘 게이트 전극(9)이 형성된다.
그러나, nMOS 영역의 에너지 레벨을 표시하는 도 4a 및 pMOS 영역의 에너지 레벨을 표시하는 도 4b를 참조하여 알 수 있듯이, 도 3의 기술은 nMOS 영역인 n+ 다결정 실리콘의 일함수는 4.05eV인 반면, pMOS의 p+ 다결정 실리콘 일함수는 5.17eV이다.
따라서, p웰 및 n웰이 각각 1.0ㄷ17/㎤의 p형 및 n형 불순물로 도핑되었다고 가정하면, 게이트 전극과 반도체 영역 사이의 일함수차(φMS=φM-φSi)가 nMOS인 경우 -0.97V, pMOS인 경우 +0.97V로 부호는 다르지만 크기는 동일하다. 이는 nMOS의 문턱전압이 양의 값이고, pMOS의 문턱전압 값이 음의 값인 점을 고려하면 정확히 대칭되는 구조를 갖는다.
도 3의 구조를 갖는 종래 기술은 nMOS의 게이트 전극으로 n+ 다결정 실리콘을 그리고 pMOS 게이트 전극으로 p+ 다결정 실리콘을 사용한다. 그리고 nMOS 채널 이온주입 영역(5)에는 p웰과 동일하 p형의 불순물을 이온주입하고, pMOS 채널 이온주입 영역(6)에는 n웰과 동일한 n형의 불순물을 이온주입한다. 그러므로, nMOS와 pMOS의 쇼트채널 효과가 도 1에 대비하여 감소될 수 있다.
그러나, 반도체 기룰이 발달함에 따라 게이트 산화막의 두께가 얇아짐에 따라 p+ 다결정 실리콘에 도핑된 p- 형 불순물이 후속 열공정 처리시 p+ 다결정실리콘으로부터 게이트 산화막으로 확산되고, 또한 pMOS 채널 영역으로 확산된다.
따라서, 게이트 산화막으로 확산된 p형 불순물은 게이트 산화막의 신뢰성을 감소시키고, 또한 게이트산화막을 통하여 pMOS 채널 영역으로 확산한 p형 불순물은 pMOS 트랜지스터의 문턱 전압값을 변화시킨다.
또한, nMOS 및 pMOS에 대해서 각각 n+ 및 p+ 다결정 실리콘 게이트를 갖는 공정은 도 1의 기술과 비교하여 공정이 추가되면서 n+ 다결정 실리콘과 p+ 다결정 실리콘 사이에서 불순물이 상호 확산하는 문제점을 방지하여야한다.
또한, p+ 다결정 실리콘의 사용시 p+ 다결정 실리콘 게이트 밑면과 게이트 산화막 사이의 충분치 못한 p형 불순물 도핑으로 인하여 게이트 산화막이 얇아지고, 따라서 폴리 이플리션(Poly depletion)이 증가하여 동작 영역에서의 유효 게이트 산화막의 두께가 증가하고, 전류 구동력이 감소되는 문제점이 있다.
본 발명의 목적은 플래쉬 메모리 셀 트랜지스터를 구현함에 있어서, nMOS와 pMOS에 대하여 동일한 n+ 다결정 실리콘을 사용하면서, nMOS에ㅓ는 게이트 산화막만을 사용하고, pMOS에서는 제 1 게이트 산화막 위에 형성된 전자 트랩을 갖는 절연막 위에 형성된 제 2 게이트 산화막을 갖는 3중 게이트 절연막을 사용함으로써 pMOS와 nMOS의 다른 일함수 차이를 pMOS의 게이트 절연막에 트랩된 전자 밀도를 이용하여 보상함에 있다.
본 발명에 따른 플래쉬 메모리 셀 트랜지스터는, 실리콘 기판의 상부에 격리 산화막 영역으로 구분된 p웰 영역과 n웰 영역; 상기 p웰 영역의 상부에는 nMOS 채널 이온주입 영역이 형성되고, 그 상부에 제 2 게이트 산화막이 형성되며, 그 상부에 제 1 n+ 다결정 실리콘 게이트전극이 형성된 nMOS 영역; 및 상기 n웰 영역의 상부에는 pMOS 채널 이온주입 영역이 형성되고, 그 상부에 제 1 게이트 산화막, 전자 트랩을 갖는 절연막 및 상기 제 2 게이트 산화막이 순차적으로 형성되고, 그 상부에 제 2 n+ 다결정 실리콘 게이트 전극이 형성된 pMOS 영역을 구비함을 특징으로 한다.
그리고, 본 발명에 따른 플래시 메모리 셀 트랜지스트 제조 방법은, 실리콘 기판 상에 아이솔레이션 공정 및 n웰 영역(4) 및 p웰 영역(3)을 형성하는 제 1 단계; nMOS 채널 이온주입을 p웰과 동일한 p형 이온으로 실시하고, pMOS 채널 이온주입을 n웰과 동일한 n형 이온으로 실시한 후, 노출된 p웰 및 n웰 영역 위에 제 1 게이트 산화막, 전자트랩을 갖는 절연막 및 버퍼 산화막을 순차적으로 증착하는 제 2 단계; 감광막을 도포하고 pMOS 산화막 마스크를 사용하여 패터닝 후, 노출된 nMOS 영역의 버퍼 산화막을 마스크로 하여 nMOS 영역의 전자 트랩을 갖는 절연막을 식각하며, 노출된 nMOS 영역의 제 1 게이트 산화막 및 버퍼 산화막을 동시에 식각하는 제 3 단계; 제 3 단계에서 노출된 nMOS 영역의 p웰 영역 표면 및 pMOS 영역의 전자트랩을 갖는 절연막 표면에 제 2 게이트 산화막을 형성하는 제 4 단계; 제 2 게이트 산화막 상부에 n+ 다결정 실리콘 게이트 전극이 증착되는 제 5 단계; 및 감광막을 도포한 후, 게이트 마스크를 사용하여 상기 n+ 다결정 실리콘 게이트 전극을 패터닝하고, 그 후 노출된 영역의 n+ 다결정 실리콘을 식각하고, 남아있는 감광막을 제거하는 제 6 단계를 구비함을 특징으로 한다.
이하, 본 발명에 따른 플래쉬 메모리 셀 트랜지스터 및 그 제조 방법의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
본 발명은 도 5와 같이 실리콘 기판(1)의 상부에 격리 산화막 영역(2)으로 구분된 p웰 영역(3)과 n웰 영역(4)이 형성된다. 그리고 p웰 영역(3)의 상부에는 nMOS 채널 이온주입 영역(5)이 형성되고, 그 상부에 제 2 게이트 산화막(9)이 형성 되며, 그 상부에 n+ 다결정 실리콘 게이트전극이 형성된다. 또한 n웰 영역(4)의 상부에는 pMOS 채널 이온주입 영역(6)이 형성되고, 그 상부에 제 1 게이트 산화막(7), 전자 트랩을 갖는 절연막(8) 및 제 2 게이트 산화막(9)이 순차적으로 형성되고, 그 상부에 n+ 다결정 실리콘 게이트 전극(10)이 형성된다.
도 5와 같은 구조를 갖는 본 발명에 따른 실시예는 nMOS와 pMOS에 대하여 동일한 n+ 다결정 실리콘을 사용하면서(도 1의 기술) nMOS에서는 게이트 산화막만을 사용하고, pMOS에서는 제 1 게이트 산화막(7) 위에 형성된 전자트랩을 갖는 절연막(8) 위에 형성된 제 2 게이트 산화막을 갖는 3 중 게이트 절연막이 사용된다.
그러므로, pMOS와 nMOS의 다른 일함수 차이를 pMOS의 게이트 절연막에 트랩된 전자 밀도를 이용하여 보상한다.
그리고, 본 발명에 따른 도 5의 실시예는 도 1과 같이 pMOS에서의 n웰과 반대형인 p형으로 이온주입된 채널 영역을 사용함으로써 쇼트 채널 효과가 증가하는 단점을 개선하고, 동시에 도 3과 같이 p+ 다결정 실리콘을 사용함으로서 발생하는 p+ 다결정 실리콘에 도핑된 불순물이 후속 열처리 공정시 게이트 산화막과 pMOS 채널 영역으로 확산하는 단점이 개선된다.
평탄 대역 전압 VFB는 하기 <식 1>과 같이 정의될 수 있다.
Figure 112004016241002-pat00001
여기에서, Qf는 실리콘 기판과 게이트 산화막 사이의 고정된 차지이며, COX는 게이트 절연막의 정전용량, TOX는 게이트 절연막의 유효 산화막 두께, x는 실리콘 기판 표면으로부터의 거리, ρ(x)는 거리 x에서 게이트 절연막 내에 트랩된 전자 밀도이다.
Qf는 공정에 따라 고정된 양이므로, pMOS에서 제 1 게이트 산화막 위에 형성된 전자트랩을 갖는 절연막 위에 형성된 제 2 게이트 산화막을 갖는 3중 게이트 절연막을 사용함으로서, n+ 다결정 실리콘 게이트를 갖는 pMOS에서의 게이트와 n웰 사이의 일함수 차이를 보상할 수 있다.
즉, 채널 영역에 n웰과 동일한 n형의 이온주입을 하면서도 pMOS에서 n+ 다결정 실리콘을 사용한다.
상술한 바와 같이 구성된 본 발명에 따른 실시예는 도 6a 내지 도 6e와 같이 제조될 수 있다.
즉, 도 6a와 같이 실리콘 기판(1) 상에 아이솔레이션 공정 및 n웰 영역(4) 및 p웰 영역(3) 형성 공정을 완료하고, nMOS 채널 이온주입을 p웰과 동일한 p형 이온으로 실시한다. 그리고 pMOS 채널 이온주입을 n웰과 동일한 n형 이온으로 실시 한다. 그리고, 노출된 p웰 및 n웰 영역 위에 제 1 게이트 산화막(7)을 성장시키고, N2O 절연막, 질화막(Si3N4) 또는 알루미나(Al2O3), 하프늄산화막(HfO2)과 같은 전자트랩을 갖는 절연막(8)을 증착한 후, 버퍼 산화막(9)을 형성한다.
그 후, 도 6b와 같이, 감광막(미도시)을 도포하고 pMOS 산화막 마스크를 사용하여 패터닝 후 노출된 nMOS 영역의 버퍼 산화막(9)을 마스크로 하여, nMOS 영역의 전자 트랩을 갖는 절연막(8)을 식각한다. 그 후 노출된 nMOS 영역의 제 1 게이트 산화막(7) 및 버퍼 산화막(9)을 동시에 식각한다.
이때 pMOS 영역의 버퍼 산화막(9)이 완전히 식각되는 경우와 일부분만 식각되어 버퍼산화막(9)의 두께가 감소되는 경우로 분할되어 실시예가 구성될 수 있다.
그 후, 도 6c와 같이 노출된 nMOS 영역의 p웰 영역 표면 및 pMOS 영역의 전자트랩을 갖는 절연막 표면에 제 2 게이트 산화막(10)을 형성한다.
이때 nMOS 영역의 p웰 표면에 성장되는 제 2게이트 산화막(10)의 두께는 pMOS 영역의 전자트랩을 갖는 절연막의 표면에 형성되는 제 2 게이트 산화막(10)의 두께보다 두껍게 된다. 그러므로, nMMOS 영역의 제 2 게이트 산화막(10)의 두께와 pMOS 영역의 제 1 게이트 산화막(7), 전자트랩을 갖는 절연막(8) 및 제 2 게이트 산화막(10)으로 이루어진 3 중 절연막의 등가 산화막의 두께가 동일할 수 있도록 조절되어야 한다. 이를 위해서 제 1 게이트 산화막(7)의 두께와 전자트랩을 갖는 절연막(8)의 두께는 적정히 조절되어야 한다.
그 후 도 6d와 같이 제 2 게이트 산화막(10) 상부에 n+ 다결정 실리콘 게이트 전극(10)이 증착된다.
마지막으로, 도 6e와 같이 감광막(도시되지 않음)을 도포한 후, 게이트 마스크를 사용하여 패터닝하고, 그 후 노출된 영역의 n+ 다결정 실리콘을 식각하고, 남아있는 감광막을 제거한다.
상기한 도 6e의 공정 이후 LDD 영역 형성, 게이트 측벽 절연막의 형성, 소스 드레인 영역 형성 및 금속 컨택 및 배선 공정이 순차적으로 진행되어 트래지스터가 형성된다.
따라서, 본 발명에 의하면,플래쉬 메모리 셀 트랜지스터를 구현함에 있어서, nMOS와 pMOS에 대하여 동일한 n+ 다결정 실리콘을 사용하면서, nMOS에ㅓ는 게이트 산화막만을 사용하고, pMOS에서는 제 1 게이트 산화막 위에 형성된 전자 트랩을 갖는 절연막 위에 형성된 제 2 게이트 산화막을 갖는 3중 게이트 절연막을 사용함으로써 pMOS와 nMOS의 다른 일함수 차이를 pMOS의 게이트 절연막에 트랩된 전자 밀도를 이용하여 보상되는 효과가 있다.

Claims (5)

  1. 실리콘 기판의 상부에 격리 산화막 영역으로 구분된 p웰 영역과 n웰 영역;
    상기 p웰 영역의 상부에는 nMOS 채널 이온주입 영역이 형성되고, 그 상부에 제 2 게이트 산화막이 형성되며, 그 상부에 제 1 n+ 다결정 실리콘 게이트전극이 형성된 nMOS 영역; 및
    상기 n웰 영역의 상부에는 pMOS 채널 이온주입 영역이 형성되고, 그 상부에 제 1 게이트 산화막, 전자 트랩을 갖는 절연막 및 상기 제 2 게이트 산화막이 순차적으로 형성되고, 그 상부에 제 2 n+ 다결정 실리콘 게이트 전극이 형성된 pMOS 영역을 구비함을 특징으로 하는 플래시 메모리 셀 트랜지스터.
  2. 제 1 항에 있어서,
    상기 전자트랩을 갖는 절연막은 N2O 절연막, 질화막, 알루미나 또는 하프늄산화막 중 어느 하나를 재질로 형성됨을 특징으로 하는 플래시 메모리 셀 트랜지스터.
  3. 실리콘 기판 상에 아이솔레이션 공정 및 n웰 영역(4) 및 p웰 영역(3)을 형성하는 제 1 단계;
    nMOS 채널 이온주입을 p웰과 동일한 p형 이온으로 실시하고, pMOS 채널 이온주입을 n웰과 동일한 n형 이온으로 실시한 후, 노출된 p웰 및 n웰 영역 위에 제 1 게이트 산화막, 전자트랩을 갖는 절연막 및 버퍼 산화막을 순차적으로 증착하는 제 2 단계;
    감광막을 도포하고 pMOS 산화막 마스크를 사용하여 패터닝 후, 노출된 nMOS 영역의 버퍼 산화막을 마스크로 하여 nMOS 영역의 전자 트랩을 갖는 절연막을 식각하며, 노출된 nMOS 영역의 제 1 게이트 산화막 및 버퍼 산화막을 동시에 식각하는 제 3 단계;
    제 3 단계에서 노출된 nMOS 영역의 p웰 영역 표면 및 pMOS 영역의 전자트랩을 갖는 절연막 표면에 제 2 게이트 산화막을 형성하는 제 4 단계;
    제 2 게이트 산화막 상부에 n+ 다결정 실리콘 게이트 전극이 증착되는 제 5 단계; 및
    감광막을 도포한 후, 게이트 마스크를 사용하여 상기 n+ 다결정 실리콘 게이트 전극을 패터닝하고, 그 후 노출된 영역의 n+ 다결정 실리콘을 식각하고, 남아있는 감광막을 제거하는 제 6 단계;를 구비함을 특징으로 하는 플래시 메모리 셀 트랜지스터 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 3 단계에서,pMOS 영역의 버퍼 산화막(9)이 완전히 식각됨을 특징으로 하는 플래시 메모리 셀 트랜지스터 제조 방법.
  5. 제 3 항에 있어서,
    상기 제 3 단계에서 되는 pMOS 영역의 버퍼 산화막 일부 식각되어 두께가 감소됨을 특징으로 하는 플래시 메모리 셀 트랜지스터 제조 방법.
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