JP2004214662A - ドーパントを用いる高誘電率ゲート誘電体欠陥のゲッタリング - Google Patents

ドーパントを用いる高誘電率ゲート誘電体欠陥のゲッタリング Download PDF

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Abstract

【課題】高誘電率ゲート誘電体欠陥をゲッタリングする方法を提供すること。
【解決手段】本発明の１つ又は複数の態様は、高誘電率誘電体材料層（４０４）の頂部（４０６）の電気的活性欠陥（４０８）をパッシベーション処理する、トランジスタ（４００）の形成に関する。高誘電率誘電体材料層は、トランジスタ中に高誘電率のゲート誘電体を形成するために用いられる。ゲート電極層（４１４）が高誘電率誘電体材料層の上に形成され、パターン形成されて、ゲート電極及び高誘電率のゲート誘電体を含むゲート構造が形成される。電気的活性欠陥は、欠陥に誘引され中和するドーパントを含有する材料を用いてパッシベーション処理される。パッシベーション処理された欠陥は、したがって、他のトランジスタのドーピングプロセス（例えば、ソース及びドレイン領域の形成）を妨害せず、得られる半導体デバイスの性能、信頼性、及び収率に悪影響を及ぼさない。
【選択図】図３

Description

本発明は、全般的に半導体加工に関し、より詳細には、高誘電率ゲート誘電体材料中の電気的活性欠陥をゲッタリング（ｇｅｔｔｅｒ）するためのドーパントの使用に関する。
半導体産業では、より多くの層及び高いデバイス密度を有する集積回路（ＩＣ）の製造に向かう傾向が続いている。これらの高密度を達成するために、層の厚さを薄くし、層の均一性を向上させ、デバイスの厚さを薄くし、半導体ウェーハ上のデバイスの寸法を縮小する（例えばサブミクロンレベルで）努力がなされ、また、続けられている。そのより高密度のデバイス集積密度を達成するためには、より薄い層、より均一な層、より小さなフィーチャーサイズ、及びフィーチャー間のより小さな分離が必要とされる。これは、ゲート酸化物材料（例えばＳｉＯ２）の厚さ、相互接続配線の幅と間隔、コンタクト孔の間隔と直径、及び種々のフィーチャーの角及び端部表面の幾何形状を含む。集積回路の寸法の縮小は、より速い回路性能を容易にし、またダイ当たりにより多くの回路及び／又は半導体ウェーハ当たりにより多くのダイを提供することによって、ＩＣ製造におけるより高い生産効率をもたらすことができる。それらの利点は、絶え間なくＩＣ寸法を縮小する推進力である。
集積回路の製造方法は、一般に百以上のステップからなり、その間に数百の集積回路の複製を単一のウェーハ上に形成することができる。一般に、この方法は、最終的に集積回路の完成品を形成する基板の上又は中にいくつかの層を形成することを含む。この層形成方法は、半導体ウェーハ表面及び表面上に電気的に活性な領域を作り出すことができる。金属酸化物半導体（ＭＯＳ）トランジスタでは、例えば、ゲート構造が作製され、これに電圧を加えて半導体のチャネル内に電界を作ることができ、これによってトランジスタ内のソース領域とドレイン領域間に電流を流すことができる。ソース及びドレイン領域は、多量のｐ又はｎ型材料を含有することによって、この導電性を促進する。これらの領域は、一般に半導体基板のチャネル領域のいずれかの側の領域を目標にしてドーパントを添加することによって形成される。ゲート構造はゲート誘電体及びコンタクト又はゲート電極を含む。ゲートコンタクトは一般に金属又はドープしたポリシリコンを含み、それ自体チャネル領域上に形成されたゲート誘電体の上に形成される。ゲート誘電体は絶縁材料であって、ゲートコンタクトに電圧が印加されたとき、印加ゲート電圧によってチャネル領域内に電界を制御可能なように作りながら、ゲート電極からチャネルに大電流が流れることを防止する。
トランジスタは一般に多くの場合非常に小さく、それによってそれらのデバイスを多数単結晶シリコン基板（半導体ウェーハベース及び任意のエピタキシ層、又はその上に形成した、又はそれを組み込んだ他の型の半導体層を含むことができる）上に形成することができ、また集積回路中に相互接続することができる。いずれにしても、トランジスタ及び他の素子のサイズは、デバイスの密度を高めるために縮小し続けている。しかし、トランジスタを形成するために使用される材料のある種の特性は、縮小することのできるトランジスタのサイズを制限する。例として、トランジスタのゲート誘電体を含む層を形成するために通常用いられる二酸化ケイ素（ＳｉＯ２）の特性は、薄くすることのできるゲート誘電体の厚さの程度を制限し得る。例えば、極めて薄いＳｉＯ２の層は、電荷キャリアが酸化物を通って直接通り抜ける（ｔｕｎｎｅｌ）ために、かなり大きなゲート漏洩電流を招く。したがって、ゲート誘電体の厚さの小さな変動によって動作パラメータが劇的に変化することが見出された。
さらに、薄いゲート誘電体層は、不純物に対する拡散障壁として不十分であることが知られている。したがって、例えば、極めて薄いＳｉＯ２ゲート誘電体層は、ソース／ドレイン領域をドーピングする間に、下地のチャネル領域中へ多量のボロンの浸透を受ける。結果として、デバイスのスケーリングに対する努力は、二酸化ケイ素層よりも厚く形成することができ、且つ同じ電界効果の性能を作ることのできる代替の誘電体材料に向けられている。これらの材料は、誘電率がＳｉＯ２よりも大きいので、しばしば高誘電率材料と呼ばれる。それらの高誘電率材料の相互的な性能は、代替材料層が厚くてもＳｉＯ２のもっと薄い層と同等の電気的効果を与えることがあるので、しばしば等価酸化膜厚（ＥＯＴ）で表される。したがって、高誘電率誘電体材料はゲート誘電体を形成するために用いることができ、高誘電率材料は、望むデバイスの安定した性能を維持しながら、デバイス寸法の縮小を容易にする。
本発明の目的は、高誘電率ゲート誘電体欠陥をゲッタリングする方法を提供することである。
本発明のいくつかの態様を基本的に理解するために、本発明の簡略化した概要を以下に示す。この概要は本発明の完璧な全体像ではない。本発明の要所又は重要な要素を明らかにすることも、また本発明の範囲を明確化することも意図しない。むしろ、その目的は、後に示すさらに詳細な説明の序章として、単に本発明の１つ又は複数の概念を簡略化した形で示すことである。
本発明の１つの態様によれば、トランジスタを形成する方法は、トランジスタ内にゲート誘電体を形成するために用いられる高誘電率誘電体層の最表面の、電気的活性欠陥をパッシベーション処理することを含む。電気的活性欠陥は、加工に多くの追加ステップ、マスクなどを必要とせず、したがってコスト的に有効で効率が良くなるように、容易に入手可能な材料を用いてパッシベーション処理される。材料は、高誘電率誘電体層に用いたときに欠陥を中和するドーパントを含有する。未処理のままにすると、欠陥はゲート電極と高誘電率ゲート誘電体の間の界面に残り、得られる半導体デバイスの性能、信頼性、及び収率を悪くする。
本発明の他の態様によれば、トランジスタを形成する方法は、半導体基板の上に高誘電率誘電体層を形成し、高誘電率誘電体層の最表面の、電気的活性欠陥をパッシベーション処理することを含む。次いでゲート電極層を高誘電率誘電体層の上に形成し、パターン形成して、ゲート電極構造を形成する。次いでソース及びドレイン領域をゲート電極構造の反対側に半導体基板に形成する。ソース及びドレイン領域が基板に形成されると、チャネル領域が画定される。
さらに本発明の他の態様によれば、ＰＭＯＳデバイスを製造する方法は、ｎ型ドーパントを含む固体材料を、約２５０℃〜１０００℃で約１秒〜１時間加熱することを含む。固体材料が高誘電率誘電体材料層の上に形成され、ｎ型ドーパントの少なくとも一部が、加熱によって固体材料から高誘電率誘電体材料の少なくとも一部に追い込まれ、高誘電率誘電体材料の電気的活性欠陥の少なくとも一部を中和する。次いで固体材料を除去して高誘電率誘電体材料を露出し、高誘電率誘電体材料の上にゲート電極層を形成する。次いでゲート電極層をパターン形成し、ｐ型ドーパントでドープする。ソース及びドレイン領域もｐ型ドーパントで作られる。
本発明のさらに他の態様によれば、ＮＭＯＳデバイスを製造する方法は、ｐ型ドーパントを含む固体材料を、約２５０℃〜１０００℃で約１秒〜１時間加熱することを含む。固体材料が高誘電率誘電体材料層の上に形成され、ｐ型ドーパントの少なくとも一部が、加熱によって固体材料から高誘電率誘電体材料の少なくとも一部に追い込まれ、高誘電率誘電体材料の電気的活性欠陥の少なくとも一部を中和する。次いで固体材料を除去して高誘電率誘電体材料を露出し、高誘電率誘電体材料の上にゲート電極層を形成する。次いでゲート電極層をパターン形成し、ｎ型ドーパントでドープする。ｎ型ドーパントでのドーピングにより、トランジスタ内のソース及びドレイン領域が作られる。
さらに本発明の他の態様によれば、ＭＯＳトランジスタ内の高誘電率誘電体材料とポリシリコンゲート電極間の界面の電気的活性欠陥をパッシベーション処理することが、ポリシリコンゲート電極にｐ型ドーパント又はｎ型ドーパントを注入し、ドーパントの少なくとも一部が電気的活性欠陥の少なくとも一部に誘引されるようにトランジスタをアニールすることを含む。
さらに本発明の他の態様によれば、トランジスタを形成する方法が、半導体基板の上に高誘電率誘電体層を形成し、その最表面の電気的活性欠陥をパッシベーション処理することを含む。パッシベーション処理は、高誘電率誘電体の最表面を気相のドーパントに曝すことを含む。次いでゲート層を高誘電率誘電体上に形成し、パターン形成してゲート電極を形成する。次いで基板を注入にかけてソース／ドレイン領域を形成し、ゲート電極をドープする。
前述及び関連する目的を達成するために、以下の説明及び添付の図面によって、本発明のいくつかの例示的態様及び実施形態を詳細に述べる。これらは示唆的ではあるが、様々な方法のいくつかであるに過ぎず、本発明の１つ又は複数の態様を用いることができる。本発明の他の態様、利点及び新規な特徴は、添付の図面と共に考究すれば、以下の本発明の詳細な説明から明らかとなろう。
本発明の１つ又は複数の態様を図面を参照して説明するが、全体的に同じ参照数字は同じ要素を指すために全体を通して使用され、様々な構造は必ずしも正確な縮尺で描かれていない。説明のための以下の記載において、本発明の１つ又は複数の態様の完全な理解を提供するために、多くの特定の詳細を示す。しかし、当業者には、本発明の１つ又は複数の態様がこれらの特定の詳細よりも少ない程度で実施できることは明らかであろう。他の例では、本発明の１つ又は複数の態様を説明するのを容易にするため、よく知られた構造及びデバイスがブロック図の形で示されている。
本発明の１つ又は複数の態様は、高誘電率誘電体材料層中の、より詳細には高誘電率誘電体材料層の頂部内の電気的活性欠陥をパッシベーション処理する、トランジスタの形成に関する。高誘電率誘電体材料は、トランジスタ中に高誘電率ゲート誘電体を作るために用いられ、得られたトランジスタ中に誘電体上に形成されたゲート電極を有する。高誘電率誘電体の頂部に電気的活性欠陥が存在すると、トランジスタのドーピングプロセス（例えば、ソース及びドレインを形成するとき、ゲート電極を同時にドーピングする）が妨害され、得られる半導体デバイスの性能、信頼性及び収率に悪影響を及ぼすことがある。
図１は、ＰＭＯＳ及びＮＭＯＳの両方のトランジスタデバイス（それぞれ１０２と１０４）を含む従来の半導体デバイス１００を示している。デバイス１００は、従来の相補ＭＯＳ（ＣＭＯＳ）加工技術によって半導体基板１０６中に製造され、個々のデバイス１０２及び１０４を他のデバイス、及びお互いから分離し、電気的に絶縁するために、分離構造（例えば、ＳｉＯ２電界酸化物（ＦＯＸ）又は浅い溝分離（ＳＴＩ）構造）１０８が形成される。本明細書で使用される用語「半導体基板」が、ベースの半導体ウェーハ及び任意のエピタキシ層、又はその上に形成され、あるいはそれに関連する他の種類の半導体層を含むことができることを認識すべきである。さらに、本明細書に描かれた要素が、簡略化と理解の容易さのために、互いに特別の寸法関係（例えば、層間の寸法、及び／又は向き）で描かれており、要素の実際の寸法は本明細書に示されたものと大きく異なり得ることを認識すべきである。
ＰＭＯＳデバイス１０２は、２つの横方向に間隔を置くｐドープのソース／ドレイン領域１１０及び１１２を、その間に配置されたチャネル領域１１４と共に含む。ゲート誘電体１１６は、チャネル領域１１４の上に形成され、例えば二酸化ケイ素（ＳｉＯ２）などの絶縁性材料を含む。コンタクト構造１１８又はゲート電極は、ゲート誘電体層１１６の上に形成され、例えばポリシリコン材料を含む。さらに、ｎ井戸１２０が基板１０６の内部に形成される（一般に軽くｐドープした材料）。
ＮＭＯＳデバイス１０４は、２つの横方向に間隔を置くｎドープのソース／ドレイン領域１２２及び１２４を、その間に配置されたチャネル領域１２６と共に含む。ＰＭＯＳデバイス１０２のように、ゲート誘電体１２８は、チャネル領域１２６の上に形成され、例えば二酸化ケイ素（ＳｉＯ２）などの絶縁性材料を含む。コンタクト構造１３０又はゲート電極は、ゲート誘電体層１２８の上に形成され、一般にポリシリコン材料を含む。
両方のデバイスの動作において、しかし簡略化と理解の容易さの目的でＰＭＯＳデバイス１０２を参照すれば、チャネル１１４の抵抗はゲート電極１１８に印加された電圧によって制御することができ、ゲート電圧の変化はチャネル１１４を通って流れる電流の量を変化させる。ゲートコンタクト又は電極１１８、及びチャネル１１４は、ゲート誘電体１１６によって分離され、ゲート誘電体１１６は絶縁体でありゲート電極１１８とチャネル１１４の間の電流に抵抗する。
しかし、デバイスの密度を上げ、加工速度を高めるためにゲート誘電体１１６の厚さを縮小すると、誘電体を通る「トンネル」電流を観察することができる。例えば、誘電体１１６を数十オングストロームまで薄くすると、電荷キャリアはゲート誘電体１１６を通りチャネル１１４に通り抜けることができる。基本的に、誘電体が薄いほどトンネル電流は大きい。電荷キャリアがゲート誘電体１１６を通り抜けるとき、望ましくないゲート漏洩電流が増加し、静的な電力損失の増加、及び回路動作の潜在的な悪化を招く。さらに、電荷キャリアがゲート誘電体１１６を通り抜けることによって、トランジスタ１０２のチャネル１１４中の電荷キャリア蓄積が減少し、望ましくないチャネル抵抗の増加を招く。さらに、薄いゲート誘電体１１６では、ゲート電極１１８における電荷の蓄積が、デバイスのチャネル表面に拡散する望ましくない電荷キャリアを増加させる。その電荷キャリア拡散の増加は、トランジスタ１０２のチャネル１１４を経由する抵抗を高くし、キャリアの移動性を低くする。
これらの不利益に照らして、高誘電率誘電体材料（例えば、二酸化ケイ素（ＳｉＯ２）よりも高い誘電率を有する）をＭＯＳトランジスタのゲート誘電体を形成するのに用いることができる。ゲート誘電体が高誘電率誘電体材料から構成されるとき、ゲート誘電体の厚さは、ゲート誘電体が二酸化ケイ素（ＳｉＯ２）から構成されるときよりも厚くなる。例えば、誘電率が２０のゲート絶縁体は、約５０オングストロームの厚さにすることができ、約１０オングストロームの厚さのＳｉＯ２膜と同じ等価電気的厚さを達成する。厚さがより厚いほどゲート誘電体を通り抜ける電荷キャリアが最小になる傾向がある。詳細には、誘電体を通り抜ける電荷キャリアは、ゲート誘電体の厚さの指数関数的に少なくすることができる。
しかし、高誘電率誘電体材料では、ゲート誘電体とゲートコンタクト間の界面領域に、中でも、得られる集積回路の信頼性及び動作を損なう電気的活性欠陥が含まれ得る。したがって、その欠陥をパッシベーション処理又は中和することによって、得られる半導体デバイスの収率、信頼性及び動作に有利な効果を与えることができる。
図２に移って、複数の電気的活性欠陥を有するトランジスタ２００の斜視図が描かれている。トランジスタ２００は基板２０２の上に形成されており、基板２０２を被覆する高誘電率誘電体材料層２０４を含む。一般にポリシリコン材料（又は、替わりにポリシリコンゲルマニウム又は金属など）の層が高誘電率誘電体材料層２０４を被覆して、ゲート電極２０６を形成する。基板２０２は一般にシリコンを含むが、他の任意の適切な材料を含むことができる。高誘電率誘電体は、二酸化ケイ素（ＳｉＯ２）の誘電率すなわち約３．９よりも大きな誘電率を有する任意の多数の適切な材料から、独立に又は組み合わせて構成することができる。それらの高誘電率材料は、例えば、誘電率がそれぞれ７〜９、２０〜２６、３０、及び＞２００である、窒化ケイ素（ＳｉＮ４）、五酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、チタン酸ストロンチウムバリウム（ＢＳＴ）を含み、同様に、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、酸窒化ジルコニウム、酸窒化ハフニウム、ケイ酸ジルコニウム、ケイ酸ハフニウム、酸窒化ケイ素ジルコニウム、酸窒化ケイ素ハフニウムを含むことができる。また、トランジスタは、ドープしたチャネル（例えば図１に示したように）と同様、ドープしたソース及びドレイン領域を含むことができる。これらの領域は、簡略化と理解を容易にする目的で図２から省略してある。
複数の電気的活性欠陥２０８（仮想的に描かれている）は、高誘電率誘電体２０４とゲート電極２０６の界面に位置する。さらに詳細には、欠陥２０８は、高誘電率誘電体２０４の最表面２１０（仮想的に描かれている）の中に見出される。それらの欠陥は、例えば、平方センチメートル当たり約１０１２〜１０１３の数にのぼり、これは高誘電率ゲート誘電体２０４の最表面２１０の面積の約１％以下に相当する。その欠陥濃度は、例えば、百個の原子ごとに１個の原子が存在しないことであると考えられる。欠陥は、漏洩電流に寄与し、フラットバンド電圧（Ｖｆｂ）又はしきい値電圧（Ｖｔ）を移動させ、欠陥の影響から、電荷及び／又は仕事関数の変化を招く。また、欠陥は、高誘電率誘電体２０４とゲート電極界面近くの界面トラップであると考えられる。界面トラップは明らかに界面に懸垂する結合の結果である。懸垂結合は、熱キャリア注入、ファウラー・ノードハイムトンネル（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）、フレンケル・プール漏洩（Ｆｒｅｎｋｅｌ−Ｐｏｏｌ ｌｅａｋａｇｅ）、及び直接トンネル電流が生じることのできる部位を言う。トンネル効果は、非常に薄い酸化物層の近くに位置する電子の量子力学的性質の結果であると考えられるが、懸垂結合は問題を悪化させるようである。キャリア注入の正確な物理的原因とは別に、経験的な結果はゲート漏洩電流及び／又はデバイスの故障である。欠陥の中和、又は欠陥密度の減少を進めることによって、結果として、中でも、誘電体の特定の厚さの漏洩電流を減少させ、得られるデバイスの信頼性と性能を改善することができる。
本発明の１つ又は複数の態様による図３を参照すれば、高誘電率誘電体材料の頂部内の電気的活性欠陥を中和する、基板上にトランジスタを形成する方法３００が示されている。方法３００は、一連の行為又は事象として以下に図示され説明されているが、本発明が、その行為又は事象の図示された順序によって制限されるものではないことが認識されよう。例えば、いくつかの行為は、本明細書に図示し及び／又は説明したそれらの順序とは離れて、本発明の１つ又は複数の態様に従い、異なった順序及び／又は他の行為又は事象に連続して行うことができる。さらに、本発明による方法を実施するのに、図示された全てのステップは必要としない。さらに、本発明による方法は、本明細書に図示し説明した構造の形成及び／又は加工に関連して実施でき、同様に図示されない他の構造に関連して実施することができる。例えば、以下の図４〜１５に図示し説明したトランジスタの製造に、本発明の１つ又は複数の態様に従って、その方法又は変形を用いることができる。
方法は３０２で始まり、高誘電率誘電体材料層が半導体基板の上に形成される。高誘電率誘電体材料は、多くの方法、例えば、スピンオン技術、スパッタ技術（例えばマグネトロン又はイオンビームスパッタ）、成長及び／又は堆積技術など任意の方法によって基板上に塗工することができる。基板は一般にシリコンを含み、高誘電率誘電体材料は一般に約３．９よりも高い（例えば二酸化ケイ素（ＳｉＯ２）よりも高い）誘電率を有する材料を含む。それらの高誘電率材料は、例えば、誘電率がそれぞれ７〜９、２０〜２６、３０、及び＞２００である、窒化ケイ素（ＳｉＮ４）、五酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、チタン酸ストロンチウムバリウム（ＢＳＴ）を含み、同様に、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、酸窒化ジルコニウム、酸窒化ハフニウム、ケイ酸ジルコニウム、ケイ酸ハフニウム、酸窒化ケイ素ジルコニウム、酸窒化ケイ素ハフニウム、又は他の適切な材料を含むことができる。
次いで方法は３０４に進み、高誘電率誘電体材料の最表面の電気的活性欠陥がパッシベーション処理される。高誘電率誘電体材料の頂部は、トランジスタ内にゲート構造を作るために、高誘電率誘電体材料の上に連続的に形成されたゲート電極層と高誘電率誘電体材料が界面をなすところに相当する。本発明の１つの態様では、欠陥部位をドーパントに露出することによって電気的活性欠陥がパッシベーション処理され、欠陥が中和される。電気的活性欠陥をパッシベーション処理した後、方法は３０６に進み、ゲート電極層が高誘電率誘電体層の上に形成される。高誘電率誘電体層に関しては、例えば、スピンオン技術、スパッタ技術（例えばマグネトロン又はイオンビームスパッタ）、成長及び／又は堆積技術を含む任意の適切な手法によって、形成することができる。
次いで方法は３０８に進み、ゲート電極層をパターン形成して、ゲート電極構造が形成される。ゲート電極層は、例えばエッチングなど任意の適切な手法によってパターン形成し、ゲート電極構造を形成することができる。高誘電率誘電体材料も、ゲート構造を作るためにパターン形成できることが認識されよう。パターン形成の後、方法は３１０に進み、ソース及びドレイン領域がゲート電極構造の反対側に半導体基板中に形成される。ソース及びドレイン領域は、例えばドーパント（例えばｎ又はｐ型物質）をゲート電極構造の反対側の基板領域にイオン注入によって添加することにより形成することができる。ソース及びドレイン領域を形成することによって、ゲート構造の下部のソースとドレイン領域間に位置する基板の領域に、チャネルが画定される。ソース及びドレイン領域を形成するときに、ゲート電極構造もドープすることができることを認識すべきである。
本発明の１つ又は複数の態様による図４〜１５に移って、トランジスタ４００を形成する方法の一例が提供される。トランジスタ４００が半導体基板４０２の上に形成され、その間に、ゲート誘電体を形成するために用いられる高誘電率誘電体材料層の最表面の電気的活性欠陥がパッシベーション処理される。トランジスタ４００は、開発の種々の段階でのトランジスタ４００の断面図を参照して、図４〜１５に描かれている。
最初に、高誘電率誘電体材料の層４０４が基板４０２全面に形成される（図４）。基板４０２は一般にシリコンを含み、一方、高誘電率誘電体材料層４０４は、二酸化ケイ素（ＳｉＯ２）の誘電率又は約３．９よりも大きな誘電率を有する任意の多数の適切な材料を、独立に又は組み合わせて含むことができる。それらの高誘電率材料は、例えば、誘電率がそれぞれ７〜９、２０〜２６、３０、及び＞２００である、窒化ケイ素（ＳｉＮ４）、五酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、チタン酸ストロンチウムバリウム（ＢＳＴ）を含むことができ、同様に、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、酸窒化ジルコニウム、酸窒化ハフニウム、ケイ酸ジルコニウム、ケイ酸ハフニウム、酸窒化ケイ素ジルコニウム、酸窒化ケイ素ハフニウム、又は他の適切な材料を含むことができる。高誘電率誘電体材料層４０４が、例えば、スピンオン技術、スパッタ技術（例えばマグネトロン又はイオンビームスパッタ）、化学的気相成長（ＣＶＤ）などの成長及び／又は堆積技術を含む多くの任意の手法によって、基板４０２全面に形成できることを認識すべきである。
高誘電率誘電体材料層４０４上の最表面４０６（仮想的に描かれている）は、そこに付帯する複数の電気的活性欠陥４０８（これも仮想的に描かれている）を有する。次いで、固体材料４１０が高誘電率誘電体材料層４０４上に形成される（図５）。固体材料層４０６は、例えば、成長、堆積及び／又はスピンオン技術など任意の適切な手法によって、高誘電率誘電体材料層４０４の全面に形成することができる。固体材料層４０６は、例えば、少なくとも１つのリン酸ケイ酸ガラス（ＰＳＧ）及びリン（Ｐ）注入ＳｉＯ２を含むことができ、また、少なくともいくつかの型のドーパント材料４１２（その中に影を付けて描かれている）を含む。また、固体材料層は、例えば、約５０〜１０００オングストロームの厚さを有することもできる。
次いで、少なくともいくつかのドーパント材料４１２は、高誘電率誘電体材料層４０４の最表面４０６に追い込まれ、高誘電率誘電体材料層４０４の最表面４０６内に位置する少なくともいくつかの電気的活性欠陥４０８がパッシベーション処理される（図６）。固体材料層４１０は、ドーパントを高誘電率誘電体材料層４０４に追い込むのを容易にするために、例えば、約２５０〜１０００℃の温度で約１秒〜１時間加熱することができる。ドーパント４１２の少なくともいくつかの特性によって、ドーパントは電気的活性欠陥４０８に誘引され、少なくともいくつかの欠陥４０８を中和する。
本発明の１つ又は複数の他の態様によれば、固体材料層４１０もまた、少なくとも１つの酸化ホウ素（Ｂ２Ｏ３）及びＰ２Ｏ５からなることができ、約５０〜１０００オングストロームの厚さを有することができ、ドーパント４１２を高誘電率誘電体材料層４０４に追い込んで電気的活性欠陥４０８をパッシベーション処理するために、例えば、約２５０〜６５０℃で約２０〜４０分間加熱することができる。
さらに本発明の他の態様によれば、１つ又は複数のドーパントを含む固体材料層を高誘電率誘電体材料層４０４の上に形成するのではなく、電気的活性欠陥４０８は、高誘電率誘電体材料層４０４をアニーリングを伴う気相処理にかけることによってパッシベーション処理することができる。基板及び高誘電率誘電体材料層は、例えば、炉などのチャンバー内に置き、例えばホスフィン（ＰＨ３）、又はアルシン（ＡｓＨ３）などの１つ又は複数の適切なドーパントを含む、１つ又は複数の物質のガス状混合物に露出することができる。次いで、チャンバー内の圧力を任意選択的に制御しながら、チャンバー内の温度を上下に調節し、気相からのドーパントを高誘電率誘電体材料層４０４の最表面４０６内に位置する電気的活性欠陥４０８と反応させ、中和することができる。次いで固形残渣などの反応の副生産物は、例えば、化学機械研磨（ＣＭＰ）、ドライエッチング、湿式エッチング、又は脱イオン水洗浄などによって、高誘電率誘電体材料層４０４から除去することができる。
しかし、高誘電率誘電体材料層４０４を固体材料層４１０でコーティングすることに関しては、固体材料層は加熱後に取り除かれる。固体材料層４１０は、例えば、酸洗浄などの任意の適切な手法によって取り除き、実質上欠陥のない高誘電率誘電体材料層４０４を露出する（図７）。次いで、ゲート電極層４１４が、（例えば、スピンオン、スパッタ、堆積、成長技術などによって）高誘電率誘電体材料層４０４の上に形成される（図８）。ゲート電極層４１４は、一般にポリシリコン又は同等品を含み、例えばエッチングによって、任意の適切な手法でパターン形成され、トランジスタ４００のゲート電極構造又はゲートコンタクト４１６が形成される（図９）。コンタクト４１６は、トランジスタ４００に電圧を印加する手段、又はさもなければトランジスタ４００にバイアスをかける手段を提供する。また、実質上欠陥のない高誘電率誘電体材料層４０４も、パターン形成（エッチングによって）して、ゲート電極４１６と基板４０２の間にゲート誘電体４１８を作ることができることを認識すべきである（図１０）。ゲート誘電体４１８及びゲート電極４１６は、トランジスタ４００内にゲート構造４２０を構成する。
次いで、ｎ又はｐ型ドーパント４２２をゲート構造４２０の両側の基板４０２に加え、トランジスタにおけるソース及びドレインの前駆体である、所望の延長領域４２４、４２６を形成する（図１１）。ＮＭＯＳトランジスタを形成するためにｎ型ドーパントが加えられ、一方、ＰＭＯＳトランジスタを形成するためにｐ型ドーパントが加えられることを認識すべきである。さらに、ゲート電極４１６もまた、延長領域４２４、４２６が作られるときに、ドーパント４２２を受容することが認識されよう。
次いで、絶縁材料層４２８（例えば、窒化ケイ素、酸化ケイ素）が構造全体の上に形成される（図１２）。絶縁材料層は（例えば、異方性エッチングによって）選択的に除去され、ゲート構造４２０の両側に側壁スペーサー４３０、４３２を形成する（図１３）。側壁スペーサー４３０、４３２は延長領域４２４、４２６の部分４３４、４３６を被覆し、引き続き加えられるドーパントがこれらの領域４３４、４３６に入り込むのを防止する。次いで、追加のｎ又はｐ型ドーパント４２２が加えられ（図１４）、ゲート構造４２０の両側の基板４０２内にソース及びドレイン領域４３８、４４０が作られる（図１５）。追加のドーパント４２２は、延長領域４２４、４２６の形成で前に加えたものと実質上同じ型であることが認識されよう（例えば図１１）。ソース及びドレイン領域４３８、４４０が形成されると、それによってゲート構造４２０の下の基板４０２内に、チャネル領域４４２が画定される。また、ソース及びドレイン領域４３８、４４０が形成されるとき、ゲート電極４１６もドーパント４２２を受容することができ、そのドーピングは、欠陥がパッシベーション処理されているので、高誘電率誘電体の最表面内に存在する電気的活性欠陥の悪影響を受けることが最小になるであろう。
固体材料４１０のドナー層中のドーパント４１２（図５及び６）は、ソース及びドレイン領域４３８、４４０を作るために加えたドーパント４２２の型とは逆であるのと思われることが認識されよう。そのように、高誘電率誘電体層の頂部は、ソース及びドレイン領域が作られるとき、「逆ドープ」されると言ってもよい。例として、ＮＭＯＳトランジスタの作製において、固体材料層４１０はｐ型ドーパント（例えば、ホウ素）を含むのが適切である。そのように、ソース及びドレイン領域が作製されるとき、トランジスタ４００はｎ型ドーパント４２２で「逆ドープ」される。
本発明のさらに他の態様による図１６〜２３に移って、ゲート電極層が高誘電率誘電体材料層の全面に形成された後、電気的活性欠陥はパッシベーション処理することができる。例として、図１６は基板５０２の上に形成されたトランジスタ５００の構成の断面図を示しており、高誘電率誘電体材料層５０４は基板５０２の全面に形成され、ゲート電極層５０６（例えば、ポリシリコン）は高誘電率誘電体材料層５０４の全面に形成される。高誘電率誘電体材料層５０４の頂部５０８（仮想的に描かれている）は複数の電気的活性欠陥５１０を含む。ドーパント５１２はゲート電極層５０６の中に注入し、アニールを行ってそこを拡散させ、電気的活性欠陥５１０をパッシベーション処理することができる。
次いで、ゲート電極層５０６、及び今は中和された高誘電率誘電体材料層５０４は、パターン形成（例えば、エッチングによって）して、基板５０２の上にゲート構造５１４を作ることができる（図１７）。ゲート構造５１４は、ゲート電極５１６、及びゲート電極５１６を基板５０２から電気的に絶縁するゲート誘電体５１８を含む。次いで、トランジスタは、ｎ又はｐ型ドーパント５２０で軽く「逆ドープ」され（図１８）、ゲート構造５１４の両側の基板５０２内に延長領域５２２、５２４を形成する（図１９）。また、ゲート電極５１６もこのドーピングプロセス中にいくらかのドーパント５２０を受容できることが認識されよう。
次いで、絶縁材料層５２６（例えば、窒化ケイ素、酸化ケイ素）を構造全体に形成することができる（図２０）。絶縁材料層は選択的に（例えば、異方性エッチングによって）除去され、ゲート構造５１４の両側に側壁スペーサー５２８、５３０を形成する（図２１）。側壁スペーサー５２８、５３０は、領域５２２、５２４の部分５３２、５３４を被覆し、引き続き加えられるドーパントがこれらの領域５３２、５３４に入り込むのを防止する。次いで、追加のｎ又はｐ型ドーパント５２０が加えられ（図２２）、ゲート構造５１４の両側の基板５０２内にソース及びドレイン領域５３６、５３８が作られる（図２３）。追加のドーパント５２０（図２２）は、延長領域５２２、５２４の形成において前に加えたものと実質上同じ型であることが認識されよう（例えば図１８、１９）。さらに、ソース及びドレイン領域５３６、５３８が形成されると、それによってゲート構造５１４の下の基板５０２内に、チャネル領域５４０が画定される（図２３）。また、ソース及びドレイン領域５３６、５３８が形成されるとき、ゲート電極５１６もドーパント５２０を受容することができ、そのドーピングは、欠陥がパッシベーション処理されているので、高誘電率誘電体の最表面内に存在する電気的活性欠陥の悪影響を受けることが最小になるであろう。
したがって、ＮＭＯＳトランジスタを製造する場合、パターン形成の前にポリシリコン層５０６をｐ型ドーパントでドープし、ｐ型ドーパントがポリ／高誘電率の界面に拡散して下がり、そこに付帯する電気的活性欠陥５１０をパッシベーション処理する（領域５０８、図１６）。次いで、ポリシリコンのパターン形成の後、ポリゲート５１６の逆ドーピングを同時に行いながら、ｎ型ソース／ドレイン領域を形成するｎ型の注入を行う。さらに、ポリゲート５１６からのｎ型ドーパントは領域５０８でｐ型ドーパントと結合し、その領域をそこで全体的に中和し、したがって潜在的な有害影響を軽減する。
したがって、本発明の１つ又は複数の態様は、ゲート電極とゲート誘電体層の界面で電気的活性欠陥をパッシベーション処理する方法を提供することであることが認識できよう。コスト的に有効で能率が良くなるように、プロセスには容易に入手可能な材料が用いられ、追加のマスクを必要としない。界面の電気的活性欠陥は、電子の捕捉及び放出の両方によって、又は電流に垂直の力を印加する荷電部位を提供することによって、トランジスタデバイスのチャネルの移動性を大きく悪化させ得る。これらの影響はいずれも、電流を抑制し、引き続きチャネルの移動性を低下させ、同様にＶｆｂ及びＶｔの性能を大きく悪化させ得る。パッシベーション処理は、ゲート誘電体表面とポリシリコンとの反応性をより小さくし、その表面とポリシリコンとの反応性を中和する。その結果、得られる半導体デバイスは、より信頼性があり、その性能特性に関してより均一であり、高効率の収率で製造することができる。
本発明を１つ又は複数の実施形態について示し、説明したが、他の当業者には、この明細書及び添付の図面を読解することによって、同等の代替及び修正が想起されよう。本発明は、それらの修正及び代替の全てを含み、以下の請求項の範囲によってのみ制限される。特に上述の要素（組み立て体、デバイス、回路など）によって実行されるさまざまな機能に関して、それらの要素を説明するために用いた用語（「手段」の参照を含めて）は、特に示さない限り、本明細書で示した本発明の例示的実施形態における機能を実行する、開示された構造に構造的に同等でなくとも、説明した要素の特定の機能を実行する任意の要素（すなわち、機能的に同一である）に相当することを意図している。さらに、本発明の特定の特徴は、いくつかの実施形態の１つだけについて開示したが、必要に応じて、また、任意の所定の又は特定の用途のために有利であるならば、その特徴は他の実施形態の１つ又は複数の特徴と組み合わせることができる。さらに、用語「含む（ｉｎｃｌｕｄｅｓ）」、「有する（ｈａｖｉｎｇ）」、「有する（ｈａｓ）」、「備える（ｗｉｔｈ）」、又はその変形が、詳細な説明又は請求項のいずれかにおいて使用される場合、それらの用語は用語「含む（ｃｏｍｐｒｉｓｉｎｇ）」と同様の用法に含まれることを意図している。
以上の説明に関して更に以下の項を開示する。
（１）半導体基板の上に、最表面を備える高誘電率誘電体層を形成すること、
高誘電率誘電体層の最表面に伴う電気的活性欠陥をパッシベーション処理すること、
高誘電率誘電体層の上にゲート電極層を形成すること、
ゲート電極層をパターン形成して、ゲート電極構造を形成すること、
ゲート電極構造の両側の半導体基板内にソース及びドレイン領域を形成し、その間にチャネル領域を画定することを含む、
トランジスタを形成する方法。
（２）電気的活性欠陥のパッシベーション処理が、
高誘電率誘電体層の上に、ドーパントを含むドナー層を形成すること、
ドーパントをドナー層から高誘電率誘電体層に追い込むことを含み、ドーパントが、少なくともいくつかの電気的活性欠陥を中和する第１項記載の方法。
（３）ドーパントを高誘電率層に追い込むことが、
ドナー層を約２５０〜１０００℃の温度で約１秒〜１時間加熱することを含む第２項記載の方法。
（４）ドナー層が、リンケイ酸ガラス（ＰＳＧ）、ホウケイ酸ガラス（ＢＳＧ）、ホウリンケイ酸(borophosphosilicate)ガラス（ＢＰＳＧ）、リン（Ｐ）注入ＳｉＯ２、ホウ素（Ｂ）注入ＳｉＯ２、酸化ホウ素（Ｂ２Ｏ３）、及び酸化リン（Ｐ２Ｏ５）の少なくとも１つを含む第３項記載の方法。
（５）ドナー層が、約５０から１０００オングストロームの厚さを含む第２項記載の方法。
（６）電気的活性欠陥のパッシベーション処理の後、ドナー層を除去することをさらに含む第２項記載の方法。
（７）電気的活性欠陥をパッシベーション処理することが、
高誘電率誘電体層の最表面をｐ型又はｎ型のガス状ドーパントに曝すこと、
ドーパントガスの少なくとも一部が、電気的活性欠陥の少なくとも一部に誘引され、電気的活性欠陥を中和するように、高誘電率誘電体層をアニールすることを含む第１項記載の方法。
（８）ドーパントガスが、少なくとも１つのホスフィン（ＰＨ３）及びアルシン（ＡｓＨ３）を含む第７項記載の方法。
（９）電気的活性欠陥をパッシベーション処理する前に、ゲート電極層を高誘電率誘電体層の上に形成する方法であって、
ゲート電極層をドーピングすること、
ドーパントガスの少なくとも一部が、電気的活性欠陥の少なくとも一部に誘引され、電気的活性欠陥の少なくとも一部を中和するように、ゲート電極層をアニールすることを含む第１項記載の方法。
（１０）ゲート電極のドーピングが、ゲート電極をパターン形成する前に、ＮＭＯＳトランジスタ用にｐ型ドーパントで、又はＰＭＯＳトランジスタ用にｎ型ドーパントでゲート電極をドープすることを含み、ソース及びドレイン領域の形成が、そのパターン形成の後に、ＮＭＯＳトランジスタ用にｎ型ドーパントで、又はＰＭＯＳトランジスタ用にｐ型ドーパントで基板及びゲート電極をドープすることを含む第９項記載の方法。
ＰＭＯＳ及びＮＭＯＳトランジスタデバイスの両方を含む従来の半導体デバイスの簡略化した概略図である。 ゲート電極と高誘電率ゲート誘電体の界面に複数の電気的活性欠陥を有する、基板上に形成されたトランジスタの斜視図である。 本発明の１つ又は複数の態様によって電気的活性欠陥をパッシベーション処理する、トランジスタの製造方法の例を示すフロー図である。 パッシベーション処理された電気的活性欠陥を有する、本発明の１つ又は複数の態様によって形成されたトランジスタを示す断面図である。 パッシベーション処理された電気的活性欠陥を有する、本発明の１つ又は複数の態様によって形成されたトランジスタを示す断面図である。 パッシベーション処理された電気的活性欠陥を有する、本発明の１つ又は複数の態様によって形成されたトランジスタを示す断面図である。 パッシベーション処理された電気的活性欠陥を有する、本発明の１つ又は複数の態様によって形成されたトランジスタを示す断面図である。 パッシベーション処理された電気的活性欠陥を有する、本発明の１つ又は複数の態様によって形成されたトランジスタを示す断面図である。 パッシベーション処理された電気的活性欠陥を有する、本発明の１つ又は複数の態様によって形成されたトランジスタを示す断面図である。 パッシベーション処理された電気的活性欠陥を有する、本発明の１つ又は複数の態様によって形成されたトランジスタを示す断面図である。 パッシベーション処理された電気的活性欠陥を有する、本発明の１つ又は複数の態様によって形成されたトランジスタを示す断面図である。 パッシベーション処理された電気的活性欠陥を有する、本発明の１つ又は複数の態様によって形成されたトランジスタを示す断面図である。 パッシベーション処理された電気的活性欠陥を有する、本発明の１つ又は複数の態様によって形成されたトランジスタを示す断面図である。 パッシベーション処理された電気的活性欠陥を有する、本発明の１つ又は複数の態様によって形成されたトランジスタを示す断面図である。 パッシベーション処理された電気的活性欠陥を有する、本発明の１つ又は複数の態様によって形成されたトランジスタを示す断面図である。 パッシベーション処理された電気的活性欠陥を有する、本発明の１つ又は複数の態様によって形成されたトランジスタを示す断面図である。 パッシベーション処理された電気的活性欠陥を有する、本発明の１つ又は複数の態様によって形成されたトランジスタを示す断面図である。 パッシベーション処理された電気的活性欠陥を有する、本発明の１つ又は複数の態様によって形成されたトランジスタを示す断面図である。 パッシベーション処理された電気的活性欠陥を有する、本発明の１つ又は複数の態様によって形成されたトランジスタを示す断面図である。 パッシベーション処理された電気的活性欠陥を有する、本発明の１つ又は複数の態様によって形成されたトランジスタを示す断面図である。 パッシベーション処理された電気的活性欠陥を有する、本発明の１つ又は複数の態様によって形成されたトランジスタを示す断面図である。 パッシベーション処理された電気的活性欠陥を有する、本発明の１つ又は複数の態様によって形成されたトランジスタを示す断面図である。 パッシベーション処理された電気的活性欠陥を有する、本発明の１つ又は複数の態様によって形成されたトランジスタを示す断面図である。
符号の説明
１００ 従来の半導体デバイス
１０２ ＰＭＯＳ
１０４ ＮＭＯＳ
１０６ 半導体基板
１０８ 分離構造
１１０ ｐドープソース領域
１１２ ｐドープドレイン領域
１１４ チャネル領域
１１６ ゲート誘電体層
１１８ ゲート電極又はコンタクト構造
１２０ ｎ井戸
１２２ ｎドープソース領域
１２４ ｎドープドレイン領域
１２６ チャネル領域
１２８ ゲート誘電体層
１３０ コンタクト構造
２００ トランジスタ
２０２ 基板
２０４ 高誘電率誘電体材料層
２０６ ゲート電極
２０８ 電気的活性欠陥
２１０ 最表面
４００ トランジスタ
４０２ 半導体基板
４０４ 高誘電率誘電体材料層
４０６ 最表面
４０８ 電気的活性欠陥
４１０ 固体材料
４１２ ドーパント材料
４１６ ゲート電極
４１８ ゲート誘電体
４２０ ゲート構造
４２２ ｎ又はｐ型ドーパント
４２４ 延長領域
４２６ 延長領域
４２８ 絶縁材料層
４３０ 側壁スペーサー
４３２ 側壁スペーサー
４３４ 延長領域４２４の部分
４３６ 延長領域４２６の部分
４３８ ソース領域
４４０ ドレイン領域
４４２ チャネル領域
５００ トランジスタ
５０２ 基板
５０４ 高誘電率誘電体材料層
５０６ ゲート電極層
５０８ 高誘電率誘電体材料層の頂部
５１０ 電気的活性欠陥
５１２ ドーパント
５１４ ゲート構造
５１６ ゲート電極
５１８ ゲート誘電体
５２０ ｎ又はｐ型ドーパント
５２２ 延長領域
５２４ 延長領域
５２６ 絶縁材料層
５２８ 側壁スペーサー
５３０ 側壁スペーサー
５３２ 領域５２２の部分
５３４ 領域５２４の部分
５３６ ソース領域
５３８ ドレイン領域
５４０ チャネル領域

Claims (1)

  1. 半導体基板の上に、最表面を備える高誘電率誘電体層を形成すること、
    高誘電率誘電体層の最表面に伴う電気的活性欠陥をパッシベーション処理すること、
    高誘電率誘電体層の上にゲート電極層を形成すること、
    ゲート電極層をパターン形成して、ゲート電極構造を形成すること、
    ゲート電極構造の両側の半導体基板内にソース及びドレイン領域を形成し、その間にチャネル領域を画定することを含む、
    トランジスタを形成する方法。
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