KR101423752B1 - 게이트 스택 형성 동안 고-유전상수 게이트 유전층에서의 포인트 결함을 패시베이팅하는 방법 - Google Patents

게이트 스택 형성 동안 고-유전상수 게이트 유전층에서의 포인트 결함을 패시베이팅하는 방법 Download PDF

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Abstract

일반적으로, 본 발명은 게이트 스택 형성 동안 포인트 결함들을 패시베이팅함으로써 고-유전상수 게이트 유전층들을 포함하는 반도체 디바이스들의 신뢰성을 향상시키기 위한 기법들에 의도된 것이다. 본 명세서에 개시된 일 예시적 방법은 반도체 물질층 위에 고-유전상수 유전층을 형성하기 위해 복수의 물질 증착 사이클을 수행하는 단계와 그리고 상기 복수의 물질 증착 사이클 중 적어도 하나 동안 상기 고-유전상수 유전층을 형성하기 위해 사용되는 가스 전구체에 패시베이팅 물질을 도입하는 단계를 포함한다.

Description

게이트 스택 형성 동안 고-유전상수 게이트 유전층에서의 포인트 결함을 패시베이팅하는 방법{PASSIVATING POINT DEFECTS IN HIGH-K GATE DIELECTRIC LAYERS DURING GATE STACK FORMATION}
일반적으로, 본 발명은 정교한 집적 회로들에 관련하며, 특히 게이트 스택 형성 동안 포인트 결함들을 패시베이팅함으로써 고-유전상수(high-k) 게이트 유전(dielectric)층들을 가진 반도체 디바이스들의 신뢰성을 향상시키기 위한 기법에 관한 것이다.
CPU들, 저장 디바이스들, ASIC들(응용 주문형 집적 회로들) 등과 같은 고급(advanced) 집적 회로들의 제조는 특정한 회로 레이아웃에 따라 소정의 칩 영역 상에 수많은 회로 구성요소들을 형성하는 것을 요하며, 전계 효과 트랜지스터들은 집적 회로들의 성능을 실질적으로 결정하는 하나의 중요한 타입의 회로 요소를 나타낸다. 일반적으로, 복수의 공정 기술이 현재 실행되며, 여기서 전계 효과 트랜지스터들을 포함하는 여러 타입의 복합 회로를 위해 MOS 기술은 동작 속도 및/또는 전력 소비 및/또는 비용 효율성의 관점에서 우수한 특성들로 인해 현재 가장 유망한 접근법들 중 하나이다. 예를 들어 MOS 기술을 사용하는 복합 집적 회로들의 제조 동안, 수백만의 트랜지스터들 예컨대, N-채널 트랜지스터들 및/또는 P-채널 트랜지스터들이 결정질 반도체층을 포함하는 기판 상에 형성된다. N-채널 트랜지스터로 고려되든 또는 P-채널 트랜지스터로 고려되든지와 상관없이 전계 효과 트랜지스터는 통상적으로, 드레인 및 소스 영역들로 일컬어지는 중도핑(highly doped)된 영역들의 계면(interface)에 의해 생성되는 이른바 PN 정션들을 포함하며, 채널 영역과 같이 경도핑(slightly doped)되거나 또는 도핑되지 않은 영역이 상기 중도핑된 영역들에 인접하여 배치된다.
전계 효과 트랜지스터에서, 상기 채널 영역의 전도성 즉, 전도성 채널의 구동 전류 능력은 상기 채널 영역에 인접하여 형성되고 박막 절연층에 의해 상기 채널 영역으로부터 분리된 게이트 전극에 의해 제어된다. 게이트 전극에 적절한 제어 전압을 인가함에 의해 전도성 채널이 형성되면, 상기 채널 영역의 전도성은 도펀트 농도, 전하 캐리어(charge carrier)의 이동도에 따라 좌우되며 그리고 트랜지스터의 폭 방향으로의 상기 채널영역의 소정의 확장에 대해, 채널 길이라고도 일컬어지는 소스 및 드레인 영역들 사이의 거리에 따라 좌우된다. 이런 이유로, 게이트 전극에 제어 전압을 인가하는 즉시 절연층 아래에 전도성 채널을 빠르게 생성하는 능력과 결합하여, 상기 채널 영역의 전도성은 MOS 트랜지스터들의 성능에 실질적으로 영향을 끼친다. 따라서, 게이트 전극의 전도성에 좌우되는 채널을 형성하는 속도 및 채널 비저항(resistivity)이 트랜지스터 특성들을 실질적으로 결정하기 때문에 채널 길이의 스케일링(그리고 상기 채널 길이와 관련된 채널 비저항의 감소 및 게이트 비저항의 증가)은 집적 회로들의 동작 속도에서의 증가를 성취하기 위해 지배적인(dominant) 설계 기준이다.
여러 디바이스 기술 세대(generation)들의 경우, 대부분의 트랜지스터 소자들의 게이트 구조들은 폴리실리콘 게이트 전극과 결합한 이산화실리콘 및/또는 질산화실리콘 게이트 유전층과 같은 실리콘-기반 물질들을 포함해 왔다. 그러나, 적극적으로(aggressively) 스케일링된 트랜지스터 소자들의 채널 길이가 점점 더 작아짐에 따라, 여러 더 새로운 세대의 디바이스들이 감소된 채널 길이의 트랜지스터들에서 종래의 실리콘-기반 물질들의 사용과 관련될 수 있는 쇼트-채널 효과(short-channel effect)들을 회피하기 위한 노력으로 대체의 물질들을 포함하는 게이트 전극 스택들로 전환해왔다. 예를 들어, 14 내지 32nm의 채널 길이들을 가질 수 있는 일부 적극적으로 스케일링된 트랜지스터 소자들에서, 이른바 고-유전상수 유전/금속 게이트(HK/MG) 구성을 포함하는 게이트 전극 스택들이 지금까지 더 흔히 사용된 이산화실리콘 또는 질산화실리콘 및 폴리실리콘(polySiON) 구성들에 대해 상당히 강화된 동작 특성들을 제공하는 것으로 보여왔다.
특정한 전체 디바이스 요건들에 따라, 여러 서로 다른 고-유전상수 물질들-즉, 약 10 이상인 유전 상수 또는 k-값을 가지는 물질들-은 HK/MG 게이트 구조의 게이트 유전층에 대한 성공의 정도들을 달리하여 이용되어왔다. 예를 들어, 일부 트랜지스터 소자 설계들에서, 고-유전상수 게이트 유전층은 디바이스의 전체 설계 파라미터들에 의해 요구될 수 있는 바에 따라 산화하프늄(HfO2), 산화탄탈륨(Ta2O5), 산화지르코늄(ZrO2), 산화티타늄(TiO2), 산화알루미늄(Al2O3), 규산하프늄(HfSiOx) 등과 마찬가지로 이들의 여러 조합들 중 어느 하나를 포함할 수 있다. 더욱이, 트랜지스터의 일함수를 제어하기 위해 때로 일-함수(work-function) 물질 또는 일-함수 물질층으로 일컬어지는 복수의 서로 다른 비-폴리실리콘 금속 게이트 전극 물질 중 하나 이상으로 구성된 금속 물질층이 HK/MG 구성들에서 고-유전상수 게이트 유전층 위에 형성될 수 있다. 이들 일-함수 물질들은 예컨대, 티타늄(Ti), 티타늄 나이트라이드(TiN), 티타늄-알루미늄(TiAl), 알루미늄(Al), 알루미늄 나이트라이드(AlN), 탄탈륨(Ta), 탄탈륨 나이트라이드(TaN), 탄탈륨 카바이드(TaC), 탄탈륨 카보나이트라이드(TaCN), 탄탈륨 실리콘 나이트라이드(TaSiN), 탄탈륨 실리사이드(TaSi) 등을 포함할 수 있다.
최근에, 반도체 디바이스 성능의 전반적 향상이 HK/MG 게이트 전극 구성들의 사용을 기반으로 실현되어왔다. 그러나, HK/MG 디바이스들의 신뢰성의 감소가 때로, 고-유전상수 유전 벌크 물질에, 또는 고-유전상수 유전층과 아래 놓인 이산화실리콘 또는 질산화실리콘 계면층 사이의 계면에 존재할 수 있는 포인트 결함들 예컨대, 댕글링 본드들(dangling bonds) 등과 같은 다양한 공정-유발 결함들의 결과로서 발생될 수 있다. 일부 예들에서, 이러한 포인트 결함들은 디바이스의 경시 절연 파괴(TDDB)의 감소 또는 바이어스 온도 불안정(BTI)의 증가를 초래할 수 있고, 이들 각각은 결과적으로 HK/MG 디바이스들의 전체 신뢰성을 감소시킬 수 있다.
상술된 결함과 관련된 신뢰성 문제들을 적어도 점증적으로(incrementally) 해결하도록 사용된 일 선행 기술 방법은 고-유전상수 유전층의 두께를 증가시키는 것, 계면층의 두께를 증가시키는 것 또는 상기 두 층 모두의 두께를 증가시키는 것에 의한 방법이다. 그러나, 예컨대, 임계 전압과 같은 디바이스 파라미터들, 디바이스 성능 등이 증가된 두께들에 의해 악영향을 받을 수 있기 때문에 고-유전상수 유전층 및/또는 계면층의 두께를 단순히 증가시키는 것은 여러 디바이스 애플리케이션들에서 다소 제한된 이익들을 가진다. 따라서, 이 접근법은 통상적으로, 계면층에 고-유전상수 막을 더한 두께의 등가산화물 두께(EOT: equivalent oxide thickness) 조절(adjustment)들이 약 0.2Å을 초과하지 않을 때만 이용되는 바, 그 이유는 약 0.2Å보다 더 두껍게 증가된 EOT와 관련된 악영향들이 그렇지 않을 경우 제공될 수 있는 증가된 이익들보다 더 클 수 있기 때문이다.
상술된 바와 같은 고-유전상수 유전층과 관련된 포인트 결함 문제들을 해결하도록 사용된 다른 선행 기술 접근법은 고-유전상수 유전층들 내에 그리고 주변에 HK/MG 디바이스 공정 동안 생성될 수 있는 타입의 포인트 결함들을 패시베이팅하는 것으로 알려진 불소(fluorine) 등과 같은 화학 원소의 이온들을 주입하는 주입 공정을 수행하는 것이다. 도 1a 내지 1d는 하기에 일반적으로 기술되는 일부 예시적인 선행 주입 공정들을 도시한다.
도 1a는 예컨대 HK/MG 트랜지스터 소자들을 형성하기 위한 게이트-퍼스트(gate-first) 기법의 초기 제조 단계에서의 반도체 디바이스(100)를 개략적으로 도시하며, 게이트 전극 물질의 스택의 절연 부분은 게이트 전극 물질층의 형성 및 게이트 구조를 형성하기 위해 상기 물질의 스택을 패터닝하기 전에 형성된다. 도 1a의 반도체 디바이스(100)는 기판(101) 및 상기 기판 위에 형성된 반도체층(102)을 포함한다. 또한 반도체 디바이스(100)는 반도체층(102) 상에 형성되는 계면층(103)을 포함하고, 상기 계면층은 대략 4 내지 6Å 두께일 수 있고 예컨대, 이산화실리콘 또는 질산화실리콘으로 구성될 수 있다. 또한, 약 1 내지 2nm의 두께를 가지고 예컨대, 산화하프늄을 포함하는 고-유전상수 유전층(104)은 상기 계면층(103) 위에 형성된다.
도 1b는 반도체 디바이스(100)의 근접도를 개략적으로 도시하며, 특히 계면층(103) 및 고-유전상수 유전층(104)의 영역에서의 근접도를 도시한다. 도 1b에 도시된 바와 같이, 포인트 결함들(104p)은 고-유전상수 유전층(104)에 그리고/또는 계면층(103)과 상기 고-유전상수 유전층(104) 사이의 계면(103f) 가까이에 존재할 수 있다.
도 1a 및 도 1b에 도시된 제조 단계 동안, 포인트 결함들(104p)을 패시베이팅하기 위해서 주입 공정(120)이 상기 고-유전상수 유전층(104)에 예컨대 불소 이온들을 주입하도록 수행된다. 그러나, 상기 고-유전상수 유전층(104)이 상기에 언급한 바와 같이 예컨대, 대략 1 내지 2nm로 매우 얇다는 사실로 인해, 일반적으로, 비교적 낮은 주입 에너지들이 이러한 박막층에 주입되는 이온들의 위치를 적절하게 조절하기 위해 필수적일 수 있다. 따라서, 상기 고-유전상수 유전층(104) 전반적으로 또는 상기 고-유전상수 유전층(104) 내의 특정한 영역에서 일정한 이온 밀도를 획득하기 위한 방식으로 상기 주입 공정(120)을 제어하는 것은 어려울 수 있다. 그러므로, 상기 주입 공정(120)이 정확하게 반복가능한, 그리고 이에 따라 신뢰성있는 포인트 결함들(104p)의 패시베이션 처리(treatment)를 항상 제공할 수 없기 때문에 상기 공정이 전형적인 생산 환경에서 손쉽게 제공될 수 없다.
도 1c는 포인트 결함들(104p)을 패시베이팅하기 위해 사용되는 다른 선행 공정을 개략적으로 도시하며, 이는 상술된 바와 같은 도 1a 내지 1b에 도시된 것과 유사하다. 그러나, 도 1c에 도시된 바와 같이, 상기 고-유전상수 유전층(104)에 예컨대, 불소 이온들을 주입하도록 이용되는 주입 공정(121)을 수행하기에 앞서 희생층(sacrificial layer)(112)이 상기 고-유전상수 유전층(104) 위에 형성될 수 있다. 상기 희생층(112)은 차후의 공정 단계 동안 상기 고-유전상수 유전층(104)에 대해 선택적으로 제거될 수 있는 금속 물질 또는 폴리실리콘 등과 같은 임의의 적절한 물질일 수 있다. 상기 주입 공정(121) 동안 사용된 주입 에너지에 따라, 상기 고-유전상수 유전층의 영역 내의 그리고 주변의 이온 밀도의 제어성은 상기 도 1b에 관하여 기술된 주입 공정(120)에 비할 때 어느 정도 강화될 수 있다. 그러나, 전반적인 주입 공정의 정확한 제어 및 반복성, 그리고 이에 따른 전반적인 디바이스의 신뢰성은 여전히 성취하기 어려울 수 있다. 게다가, 일반적으로 희생층(112)의 사용은 HK/MG 게이트 물질 스택의 남아있는 층들을 형성하기에 앞서, 상기 층(112)을 먼저 증착하고 그 다음 상기 층(112)을 제거하도록 요구되는 추가적인 공정 단계들로 인해 공정 집적 복잡도(그리고 이에 따른 디바이스 비용)을 증가시키는 경향이 있다.
도 1d는 또다른 선행 주입 공정을 개략적으로 도시하며, 반도체 디바이스(100)는 상기 도 1a 내지 1c에 도시된 방법들에 비해 실질적으로 고급화된 제조 단계에 있다. 도 1d에 도시된 바와 같이, 상기 반도체층(102) 위에 계면층(103), 고-유전상수 게이트 유전층(104) 및 게이트 전극(105)을 포함하는 게이트 구조(110)를 형성하기 위해 게이트 패터닝 공정이 수행된다. 이른바 "게이트 퍼스트" 접근법에서, 상기 게이트 전극(105)은 예컨대, 금속 게이트 전극일 수 있고, 상술된 바와 같은 일-함수 물질층을 적절하게 포함할 수 있는 반면, 이른바 "게이트 라스트" 접근법에서, 상기 게이트 전극(105)은 예컨대, 폴리실리콘일 수 있다. 여러 공정 집적 기법들에서, 게이트 구조(110)가 형성된 후, 주입 시퀀스(sequence)가 일반적으로, 상기 게이트 구조(110)의 측벽들에 인접한 반도체층(102)에 상기 디바이스의 (도시되지 않은) 소스 및 드레인 영역들을 형성하기 위해 수행된다. 전체 디바이스 요건들에 따라, (도시되지 않은) 측벽 스페이서들이 상기 주입 시퀀스에 앞서 그리고/또는 상기 주입 시퀀스 동안 상기 게이트 구조(110)의 측벽들 상에 또는 측벽들에 인접하여 형성될 수 있다.
도 1d에 도시된 바와 같이, 상기 반도체 디바이스(100)의 소스 및 드레인 영역들을 형성하기 위해 사용되는 상기 주입 시퀀스는 앞서 기술된 바와 같이 임의의 포인트 결함들(104p)을 패시베이팅하기 위해 예컨대, 불소 이온들을 주입하도록 설계된 경사각(tilt-angle) 주입 공정을 포함하도록 조절된다. 그러나, 여러 경우들에서, 게이트 전극(105)의 마스킹(masking) 또는 쉴드(shielding) 효과로 인해, 게이트 구조(110)의 영역(110r)-경사각 주입 공정(122) 동안 이 영역으로 이온들이 주입됨-은 상기 고-유전상수 유전층(104)의 모서리 영역들(104e)만이 효과적으로 패시베이팅될 수 있도록 예컨대, 거리(110L)까지 제한될 수 있다. 따라서, 도 1c에 도시된 상기 주입 방법은 일반적으로, 약 10 내지 30nm와 같은 특정한 치수 제한들(dimensional limitations) 내에 있는 게이트 길이들 및/또는 게이트 폭들을 가지는 디바이스들에 적용(application)을 제한한다.
그러므로, HK/MG 디바이스들의 고-유전상수 게이트 유전층 및 계면층 내에 그리고 주변에 형성될 수 있는 포인트 결함들을 패시베이팅 하도록 된 공정 기법들을 개발하기 위한 필요가 존재한다. 본 발명은 상기 식별된 하나 이상의 문제의 영향들을 회피하거나 또는 적어도 줄일 수 있는 다양한 방법들에 의도된 것이다.
다음은 본 명세서에 개시된 일부 양상들의 기본적인 이해를 제공하기 위해 본 발명의 간략화된 요약을 제시한다. 이 요약은 본 발명의 완전한(exhaustive) 개요가 아니며, 여기에 개시된 본 발명의 핵심적인(key) 또는 중대한 요소들을 식별하도록 의도된 것도 아니다. 이 요약의 목적은 단지, 후술될 더 상세한 설명의 서막(prelude)으로서의 간략화된 형태로 일부 개념들을 제시하기 위한 것이다.
일반적으로, 본 발명은 게이트 스택 형성 동안 포인트 결함들을 패시베이팅함으로써 고-유전상수 게이트 유전층들을 포함하는 반도체 디바이스들의 신뢰성을 향상시키기 위한 기법들에 의도된 것이다. 본 명세서에 개시된 일 예시적인 방법은 반도체 물질층 위에 고-유전상수 유전층을 형성하기 위해 복수의 물질 증착 사이클을 수행하는 단계와, 그리고 상기 복수의 물질 증착 사이클 중 적어도 하나 동안 상기 고-유전상수 유전층을 형성하기 위해 사용되는 가스 전구체(gaseous precursor)에 패시베이팅 물질을 도입(introducing)하는 단계를 포함한다.
또한, 복수의 자가-제한(self-limiting) 증착 사이클을 포함하는 원자층(atomic layer) 증착 공정을 수행함으로써 반도체 디바이스의 반도체층 위에 고-유전상수 유전 물질층을 형성하는 단계를 포함하는 예시적 방법이 본 명세서에 개시되며, 상기 복수의 자가-제한 증착 사이클의 각각을 수행하는 단계는 제1 가스 전구체를 포함하는 증착 분위기(ambient)에 상기 반도체 디바이스를 노출시킴으로써 고-유전상수 유전 물질층의 서브-층을 형성하는 것을 포함하며, 상기 제1 가스 전구체는 상기 고-유전상수 유전 물질층의 물질 컴포넌트를 포함한다. 더욱이, 상기 개시된 방법은 제2 가스 전구체를 더 포함하기 위해서 상기 복수의 자가-제한 증착 사이클 중 적어도 하나 동안 상기 증착 분위기를 변경하는 단계를 포함하며, 상기 제2 가스 전구체는 다른 무엇보다도 특히, 패시베이팅 물질로 구성된다.
본 발명의 다른 예시적인 방법에서, 계면층이 반도체 디바이스의 반도체층 위에 형성되고, 원자층 증착 공정이 상기 계면층 위에 고-유전상수 유전층을 증착하기 위해 수행되며, 상기 원자층 증착 공정을 수행하는 단계는 제1 가스 전구체에 상기 반도체 디바이스를 노출시키는 것을 포함한다. 상기 방법은 상기 고-유전상수 유전층에 패시베이팅 물질을 포함(incorporate)시키는 단계를 더 포함하며, 상기 패시베이팅 물질을 포함시키는 단계는 다른 무엇보다도 특히, 상기 원자층 증착 공정의 적어도 하나의 증착 사이클 동안 상기 제1 가스 전구체와 제2 가스 전구체를 조합하는 것을 포함한다. 추가적으로, 상기 개시된 방법은 또한, 상기 적어도 하나의 증착 사이클 동안 반응 온도, 챔버 압력, 제1 가스 전구체의 유량(flow rate) 및 제2 가스 전구체의 유량 중 적어도 하나를 조절함으로써 상기 고-유전상수 유전층에 포함되는 상기 패시베이팅 물질의 양을 조절하는 단계를 포함한다.
본 발명은 첨부된 도면들과 연계하여 다음의 설명을 참조로 이해될 수 있으며, 상기 도면들에서 유사한 참조 수사들은 유사한 구성 요소들을 식별한다.
도 1a 내지 1d는 고-유전상수 유전층에서의 포인트 결함들을 패시베이팅 하기 위한 이온 주입 공정을 수행하는 단계의 대표적인 선행기술 실시예들을 개략적으로 도시한다.
도 2a 내지 2e는 본 명세서에 개시된 기법들 중 일 예시적인 실시예를 개략적으로 도시한다.
도 3a 내지 3e는 본 발명의 다른 실시예를 개략적으로 도시한다.
도 4는 본 명세서에 개시된 기법들 중 추가적인 예시적 실시예를 개략적으로 도시한다.
도 5는 본 발명의 또다른 실시예를 개략적으로 도시한다.
본 명세서에 개시된 발명이 다양한 수정들 및 대안적인 형태들에 가능(susceptible)하지만은, 이들 중 특정한 실시예들이 도면들에서 예로서 도시되었으며, 본 명세서에 상세히 기술된다. 그러나, 본 명세서의 특정한 실시예들의 설명은 개시된 특별한 형태들로 본 발명을 제한하기 위해 의도된 것이 아니며, 반대로, 첨부된 특허 청구 범위에 의해 정의되는 바와 같은 본 발명의 사상 및 범위 내에 속하는 모든 수정들, 동등물들 및 대안들을 커버하도록 의도된 것임이 이해되어야만 한다.
본 발명의 다양한 예시적인 실시예들이 하기에 기술된다. 명확성을 위하여, 실제 구현들의 모든 특징들이 본 명세서에 기술되지 않는다. 물론, 임의의 이러한 실제 실시예들의 개발에서, 시스템-관련 및 비즈니스-관련 제약들에 따르는 것과 같이, 개발자들의 특정한 목표들을 달성하기 위해 수많은 구현-특정 결정(implementation-specific decision)들이 내려져야 하는 바, 이는 일 구현으로부터 다른 구현까지 다양화됨이 이해된다. 더욱이, 이러한 개발 노력이 복잡하고 시간 소비적일 수 있지만, 그럼에도 본 발명의 이익을 가질 이 기술 분야의 숙련자들을 위한 일상적인 과업이 될 수 있음이 이해된다.
이제 본 발명이 첨부된 도면들을 참조로 기술될 것이다. 다양한 구조들 및 디바이스들이 오직 설명을 목적으로 그리고 이 기술분야의 숙련자들에게 잘 알려진 상세사항들과 본 발명을 모호(obscure)하지 않게 하기 위해 도면들에 개략적으로 도시된다. 그럼에도, 첨부된 도면들은 본 발명의 예시적인 예들을 기술하고 설명하기 위해 포함된다. 본 명세서에 사용된 단어들 및 구들(phrases)이 관련 기술의 숙련자들에 의한 이러한 단어들 및 구들의 이해와 일치하는 의미를 가지도록 이해되고 해석되어야만 한다. 용어 또는 구의 특별한 정의 즉, 이 기술의 숙련자들에 의해 이해되는 바와 같은 보통의 그리고 통상적인 의미와 다른 정의가 본 명세서의 용어 또는 구의 일관된 사용에 의해 의미되도록 의도된 것이 아니다. 용어 또는 구가 특별한 의미 즉, 숙련자들에 의해 이해되는 것 이외의 의미를 갖는 것으로 의도되는 정도까지, 이러한 특별한 정의는 그러한 용어 또는 구에 대한 특별한 정의를 직접적으로 그리고 분명하게(unequivocally) 제공하는 정의 방식으로 명세서에서 명백히 제시될 것이다.
일반적으로, 본 발명은 다른 무엇보다도 특히, 고-유전상수 물질의 증착 동안 생성될 수 있는 포인트 결함들을 패시베이팅하기 위해 예컨대, CMOS 트랜지스터 소자의 HK/MG 전극 구조의 고-유전상수 유전층에 적절한 패시베이팅 물질을 포함시키기 위한 방법들에 의도된 것이다. 본 발명의 일부 실시예들에서, 상기 고-유전상수 유전층은 원자층 증착(ALD) 공정과 같은 적절한 물질 증착 공정을 이용하여 반도체 디바이스의 반도체층 위에 형성될 수 있다. ALD 공정 동안, 수많은 컨포멀(conformal) 물질 서브-층들을 형성함으로써 소정의 층의 두께를 점차 증가시키기 위해 복수의 자가-제한 물질 증착 사이클이 수행될 수 있고, 상기 사이클들 동안 표면이 가스 전구 물질에 노출될 수 있다. 여러 경우들에서, 상기 자가-제한 물질 증착 사이클들 각각은 순차적 펄스/퍼지(sequential pulse/purge) 단계들을 포함할 수 있는 바, 이 단계들은 다음과 같다:
1) 가스 전구체에 물질층이 형성되기 위한 표면을 노출시키는 제1 펄스 단계로서, 이 단계 동안 가스 전구체의 물질 컴포넌트는 열 분해를 겪음으로써 상기 표면에 본딩(bond)될 수 있다. 상기 가스 전구체는 적절한 유기금속(organometallic) 및/또는 무기 화합물 등과 같은 최종(eventual) 물질층의 물질 컴포넌트를 포함할 수 있다;
2) 상기 제1 펄스 단계로부터의 반응 부산물(byproduct)들뿐만 아니라 어떠한 미반응 가스 전구 물질이든 제거하기 위한 반응 챔버의 제1 퍼지 또는 배기(evacuation) 단계;
3) 후속하는 물질 증착 사이클 동안 상기 가스 전구체와의 또다른 반응을 위해 상기 표면을 준비하기 위해서, 물 또는 오존(ozone)과 같은 적절한 산화제에 상기 제1 펄스 단계 동안 증착된 물질의 표면을 노출시키는 제2 펄스 단계;
4) 상기 산화제를 제거하기 위한 상기 반응 챔버의 제2 퍼지 또는 배기 단계.
상기에 언급된 바와 같이, 가스 전구체는 증착되기 위한 물질층의 물질 컴포넌트를 포함할 수 있다. 예를 들어, 고-유전상수 유전층이 예컨대, 이산화하프늄 등으로 구성될 때, 상기 제1 펄스 단계 동안 상기 반응 챔버에 "펄스"되는 상기 가스 전구체는 특정 실시예들에서, 사염화하프늄(HfCl4)을 포함할 수 있다. 더욱이, 반응 온도-이 반응 온도 하에서 상기 가스 전구체의 물질 예컨대, 사염화하프늄이 열적으로 분해되고 노출된 표면에 본딩된다-는 다음의: 1) 상기 반응 챔버; 2) 물질층이 증착되기 위한 상기 표면(예컨대, 기판 표면); 및/또는 3) 사용될 특별한 가스 전구체 중 적어도 한가지의 온도를 제어함으로써 제어될 수 있다.
본 발명의 일부 예시적 실시예들에서, 불소 또는 염소와 같은 적절한 패시베이팅 물질은 ALD 공정 동안 물질층이 증착됨에 따라 고-유전상수 유전층에 포함될 수 있다. 예를 들어, 적어도 일부 실시예들에서, 앞서 기술된 바와 같이 상기 고-유전상수 유전층의 다양한 복수의 서브-층을 증착하도록 사용되는 상기 가스 전구체는 ALD 증착 분위기의 제1 가스 전구체일 수 있다. 더욱이, 상기에 언급된 패시베이팅 물질들 중 하나는 제2 가스 전구체에 포함될 수 있고, 상기 제2 가스 전구체는 변경된 증착 분위기를 생성하기 위해 상기 제1 가스 전구체와 조합될 수 있다. 따라서, 이런 식으로, 상기 제2 가스 전구체의 패시베이팅 물질 중 적어도 일부 양이 또한 상기 고-유전상수 유전층의 컴포넌트로서 포함될 수 있다. 상기 패시베이팅 물질이 예컨대, 불소일 수 있는 예시적인 실시예들에서, 상기 제2 가스 전구체는 예컨대, 삼불화질소(NF3) 또는 사불화수소(HF4) 등일 수 있다. 그러나, 특정한 ALD 공정의 반응 온도 요건들에 맞는 특별한 온도 범위 내에서 반응하는 예컨대, 불소 또는 염소를 포함하는 다른 가스 전구체들을 형성하도록 된 다른 고체 및/또는 액체 화합물들이 또한 사용될 수 있음이 이해되어야만 한다.
더욱이, 상술된 가스 전구체 접근법을 이용할 때, 상기 고-유전상수 유전층에 포함되는 상기 패시베이팅 물질의 양 및/또는 농도는 이 분야에 알려져 있는 앞서 기술된 주입 방법들에 비해 고도로 제어가능한 방식으로 "튜닝(tuned)"되거나 또는 조절될 수 있다. 예를 들어, 상기 ALD 공정 동안 사용되는 반응 온도, 챔버 압력 및/또는 다양한 가스 전구체들의 유량들과 같은 임의의 하나 이상의 다양한 파라미터가 상기 고-유전상수 유전층의 구성(composition)을 "튜닝"하기 위해 조절될 수 있다.
상술된 공정은 상기 패시베이팅 물질이 전체 고-유전상수 유전층 중 특정한 서브-층들에만 포함될 수 있도록 조절될 수 있음이 더 이해되어야만 한다. 예를 들어, 특정한 실시예들에서, 상기 제2 가스 전구체는 상기 ALD 공정의 여러 자가-제한 증착 사이클들 중 최초 동안만 사용되고, 그 이후에는 상기 제1 가스 전구체만이 증착 분위기에 존재하도록 중단될 수 있다. 다른 실시예들에서, 상기 제2 가스 전구체의 사용은 상기 제1 가스 전구체의 사용만을 기초로 하여, 상기 고-유전상수 유전층의 하나 이상의 서브-층이 증착될 때까지 지연될 수 있다. 또다른 추가적 실시예들에서, 상기 제2 가스 전구체는 물질 증착 사이클들의 연속적인 그룹들에서 교번하여(alternatingly) 사용 및 중단될 수 있고, 각 교번 그룹은 일 증착 사이클 또는 복수의 연속적인 사이클 중 어느 것으로도 구성될 수 있다. 그러나, 상술된 증착 사이클 및 서브-층 조합들은 단지 예시적일 뿐이며, 어떤 식으로든 본 발명의 범위 상의 제한으로서 해석되어서는 안 됨이 이해되어야 한다.
더욱이, 일부 실시예들에서, 노출된 표면들은 상기 ALD 공정의 하나 이상의 펄스 단계 동안 가스 처리 분위기를 겪을 수 있고, 제1 가스 전구체는 일시적으로 중단될 수 있는 반면, 제2 가스 전구체는 여전히 존재할 수 있다. 상기 노출된 표면의 가스 처리 분위기 동안, 상기 표면에 존재하는 댕글링 본드들 등과 같은 포인트 결함들은 증착된 고-유전상수 유전층의 어떠한 물질들도 없이 패시베이팅될 수 있다. 예를 들어, 앞서 언급된 바와 같이, 포인트 결함들은 때로, 상기 고-유전상수 유전층과 디바이스의 반도체층 상에 형성된 아래 놓인 계면층의 계면에 또는 계면 가까이에 존재할 수 있다. 따라서, 특정한 실시예들에서, 상기 계면층의 표면은 최초의 자가-제한 물질 증착 사이클을 수행하는 단계에 앞서-즉, 상기 고-유전상수 유전층의 최초의 서브-층을 형성하는 단계에 앞서 상기 계면층의 표면상에 또는 표면 가까이에 위치된 포인트 결함들을 패시베이팅하기 위해 가스 처리 분위기에 노출될 수 있다. 더욱이, 상기 ALD 공정 동안 상기 고-유전상수 유전층의 임의의 하나 이상의 서브-층이 상기 가스 처리 분위기를 겪을 수 있음이 이해되어야만 한다.
상술된 본 발명의 예시적인 실시예들의 일부를 개략적으로 도시하는 도 2a 내지 2e, 3a 내지 3e, 및 4 내지 5가 하기에 더욱 상세히 기술될 것이다. 적절한 곳에서, 도 2a 내지 2e, 3a 내지 3e, 및 4 내지 5의 예시적인 실시예들에 도시된 다양한 구성요소들을 기술할 때 사용되는 참조 번호들이, 적절한 곳에서 각 도면의 선두(leading) 수사가 "1"로부터 "2", "3", "4" 또는 "5"까지 변화됨을 제외하고, 상기 도 1a 내지 1d에 도시된 관련 구성요소들을 기술할 때 사용된 참조 수사들에 적절한 곳에서 실질적으로 대응할 수 있음이 주목되어야 한다. 예를 들어, 상기 반도체층 "102"은 반도체층들 "202", "302", "402" 및 "502"에 대응하고, 상기 고-유전상수 유전층 "104"은 고-유전상수 유전층들 "204", "304", "404" 및 "504"에 대응하는 등이다. 따라서, 현재 개시된 발명의 일부 구성요소들을 식별하기 위해 사용되는 참조 번호 지정들은 도 2a 내지 2e, 3a 내지 3e, 및 4 내지 5에 도시될 수 있지만, 다음의 개시사항에서 구체적으로 기술되지 않을 수 있다. 이러한 경우들에서, 하기에 상세히 기술되지 않는 도 2a 내지 2e, 3a 내지 3e, 및 4 내지 5에 도시된 번호가 있는 구성요소들이 도 1a 내지 1d에 도시된 그리고 상기에 제시된 관련 개시사항에서 기술된 그들의 유사-번호가 있는 상대물(counterpart)에 실질적으로 대응함이 이해되어야만 한다.
더욱이, "상부", "하부", "상에", "인접하여", "위에", "아래에", "위로", "밑에", "상단", "하단", "수직의", "수평의" 등과 같이 하기 설명에서 사용될 수 있는 어떠한 상대적 위치의 또는 방향의 용어들이든, 구체적으로 나타내지지 않으면, 참조 도면들에서의 컴포넌트들 또는 구성요소들의 묘사에 대해 그 용어의 정상적인 그리고 일상적인 의미에 비추어 해석되어야만 함이 또한 이해되어야한다. 예를 들어, 도 1a에 도시된 반도체 디바이스(100)의 개략적인 단면도를 참조하면, 고-유전상수 유전층(104)이 계면층(103) "위에" 위치되는 반면, 특별한 경우들에서, 상기 고-유전상수 유전층(104)은 다른 층들 또는 구조들이 그들 사이에 배치되지(interpose) 않은 구성들에서 상기 계면층(103) "상에" 위치될 수 있다. 이와 유사하게, 기판(101)이 반도체층(102) "아래에" 또는 "밑에" 위치됨이 또한 이해되어야만 한다.
도 2a는 제조의 초기 단계 동안의 반도체 디바이스(200)를 개략적으로 도시하며, 실리콘-기반 물질 등과 같은 이산화실리콘 또는 질산화실리콘 등과 같은 계면층(203)은 반도체층(202) 위에 형성된다. 도 2a에서 구체적으로 도시되지는 않지만 상기 반도체 디바이스(200)는 또한, 도 1a에 도시된 기판(101)과 같은 기판을 포함할 수 있음이 이해되어야만 한다. 상기 반도체층(202)은 실질적으로 (도시되지 않은)결정화 기판 물질 상에 형성되거나 또는 그 일부일 수 있고, 또는 실리콘-온-인슐레이터(SOI) 디바이스 아키텍쳐가 사용될 때, 상기 반도체층(202)은 (도시되지 않은)매립된 절연층 위에 형성될 수 있다. 계면층(203)은 예컨대, 약 4 내지 6Å인 비교적으로 박막인 층일 수 있고, 예컨대, 화학적 산화 처리, 열적 산화 처리 또는 더 적절하게 고안된 물질 증착 공정에 의한 것과 같이 이 분야에 잘 알려진 여러 기법들 중 어느 한 가지에 의해 형성될 수 있다.
도 2a에 도시된 예시적인 실시예에서, 상기 반도체 디바이스(200)는 하기 도 2b 내지 2e와 관련하여 더 기술될 바와 같이 고-유전상수 유전 물질층을 형성하기 위한 자가-제한 원자층 증착(ALD) 공정을 수행하는 단계에 앞서 가스 처리 분위기(250)를 겪을 수 있다. 일부 예시적인 실시예들에서, 상기 가스 처리 분위기(250)는 계면층(203)의 표면(203s)에 또는 표면 가까이에 존재할 수 있는 댕글링 본드들 등과 같은 포인트 결함들을 패시베이팅하도록 된다. 특정한 실시예들에서, 상기 가스 처리 분위기(250)는 다른 무엇보다도 특히, 상기 표면(203s)에 계면 준위(state)들을 포화(saturate)시키는 것으로 알려진 불소 또는 염소 등과 같은 적절한 패시베이팅 물질을 포함할 수 있다. 더욱이, 가스 처리 분위기(250)는 하기에 설명된 바와 같이, 예컨대, 후속적으로 수행되는 ALD 공정 동안 사용될 수 있는 것과 실질적으로 유사할 수 있는 가스 전구체의 형태를 취할 수 있다. 가스 처리 분위기(250)에의 노출 동안, 계면층(203)의 상부 부분(230u)에 존재하는 포인트 결함들은 앞서 기술된 바와 같이 패시베이팅될 수 있다.
도 2b는 ALD 공정의 최초의 물질 증착 사이클(240) 동안의 도 2a의 예시적인 반도체 디바이스를 계략적으로 도시한다. 도 2b에 도시된 바와 같이, 고-유전상수 유전층(204)의 최초의 서브-층(230)(도 2e 참조)은 계면층(203) 위에 형성될 수 있고, 상기 계면층의 상부 부분(230u)은 이전에 가스 처리 분위기(250)에 노출되었다. 일부 실시예들에서, 상기 물질 증착 사이클(240)의 제1 펄스 단계는 다른 무엇보다도 특히, 상기 계면층(203) 위에 형성되기 위한 것인 고-유전상수 유전층(204)의 서브-층(230)의 물질 컴포넌트로 구성될 수 있는 제1 가스 전구체(240a)를 포함하는 증착 분위기를 생성할 수 있다. 예를 들어, 특정 실시예들에서, 상기 서브-층(230)은 이산화하프늄으로 구성될 수 있고, 이 경우에서, 비록 다른 서브-층 물질들 및 가스 전구 물질들이 또한 사용될 수 있더라도 상기 제1 전구체(240a)는 사염화하프늄을 포함할 수 있다.
더욱이, 적어도 일부 실시예들에서, 상기 물질 증착 사이클(240)의 제1 펄스 단계 동안 생성되는 증착 분위기는 제2 가스 전구체(240b)를 포함하도록 변경될 수 있다. 상기 제2 가스 전구체(240b)는 다른 무엇보다도 특히, 상기 물질 증착 사이클(240) 동안 상기 서브-층(230)에 생성될 수 있는 포인트 결함들을 패시베이팅하도록 된 불소 또는 염소와 같은 적절한 패시베이팅 물질을 포함할 수 있다. 특정한 예시적인 실시예들에서, 예를 들어 상기 패시베이팅 물질이 불소를 포함할 때, 상기 제2 가스 전구체(230b)는 삼불화질소 또는 사불화수소일 수 있다. 다른 예시적인 실시예들에서, 상기 제2 가스 전구체(240b)는 도 2a에 상기 관하여 기술된 바와 같이 상기 가스 처리 분위기(250)와 실질적으로 동일할 수 있다.
상기 물질 증착 사이클(240)의 제1 펄스 단계 동안, 상기 서브-층(320)에 포함되는 상기 패시베이팅 물질의 양 및 농도는 제1 및 제2 가스 전구체들(240a), (240b)의 조합으로 구성되는 증착 분위기의 하나 이상의 다양한 파라미터를 "튜닝" 또는 조절함으로써 효과적으로 제어될 수 있다. 예를 들어, 앞서 기술된 바와 같이, 특정한 실시예들에서, 다른 무엇보다도 특히, 반응기 챔버의 온도, 상기 반도체 디바이스(200)의 표면 온도 및/또는 상기 제1 및 제2 가스 전구체들(240a), (240b)의 온도들을 포함할 수 있는 반응 온도는 상기 서브-층(230)에 패시베이팅 물질의 바람직한 농도를 획득하기 위해 제어가능하게 조절될 수 있다. 다른 실시예들에서, 반응기 챔버 압력이 적절하게 조절될 수 있고, 또는 상기 제1 및 제2 가스 전구체들(240a), (240b)의 조합된 그리고/또는 개별의 유량들이 또한 제어될 수 있다. 더욱이, 상기 서브-층(230)에서 패시베이팅 물질의 양 및 농도는 상기-나열된 증착 분위기 파라미터들의 임의의 조합들을 제어가능하게 조절함으로써 획득될 수 있다.
도 2c는 ALD 공정의 추가적인 물질 증착 사이클들이 수행된 후, 이에 의해 추가적인 서브-층들(231), (232) 및 (233)을 형성한 도 2b의 반도체 디바이스(200)을 개략적으로 도시한다. 도 2c의 예시적인 실시예에서, 또한, 상기 서브-층들(231) 내지 (233)은 서브-층(230)과 유사하게, 포인트 결함들을 패시베이팅하기 위해서 패시베이팅 물질의 적절한 양을 포함할 수 있다. 따라서, 일부 실시예들에서, 상기 서브-층들(231) 내지 (233)을 형성하기 위해 사용되는 증착 분위기는 또한, 상술된 제1 및 제2 가스 전구체들(240a), (240b)과 같은 가스 전구체들의 혼합을 포함할 수 있다. 더욱이, 특정한 실시예들에서, 상기 서브-층들(231) 내지 (233)을 형성하기 위해 사용될 수 있는 증착 분위기들의 다양한 파라미터들은 상기 서브-층(230)을 형성하기 위해 앞서 사용된 바와 동일한 방식으로 조절될 수 있고, 이에 의해 상기 서브-층들(231) 내지 (233)에 실질적으로 동일한 양 및 농도의 패시베이팅 물질을 제공한다. 그러나, 다른 실시예들에서, 하나 이상의 상기 서브-층(231) 내지 (233)에 서브-층마다 다양할 수 있는 패시베이팅 물질의 개별적으로 "튜닝된" 양 및 농도를 제공하기 위해 하나 이상의 다양한 파라미터는 일 서브-층으로부터 다음 서브-층까지 서로 다른 방식으로 조절될 수 있다.
도 2c에 도시된 바와 같이, 상기 반도체 디바이스(200)는 서브-층(234)을 형성하기 위해 추가적인 물질 증착 사이클(244)에 노출될 수 있다. 도 2c에 도시된 실시예에서, 상기 물질 증착 사이클(244)의 제1 펄스 단계 동안의 증착 분위기는 상기 서브-층(230)에 관하여 앞서 기술된 바와 같은, 제1 가스 전구체(240a), 예컨대 사염화하프늄과 실질적으로 유사할 수 있는 제1 가스 전구체(244a)를 포함한다. 그러나, 상기 물질 증착 사이클(240)과는 다르게, 일부 실시예들에서, 예컨대, 적절한 패시베이팅 물질을 포함하는 제2 가스 전구체는 상기 물질 증착 사이클(244) 동안 사용되지 않는다. 따라서, 상기 고-유전상수 유전층(204)의 서브-층(234)(도 2e 참조)은 이전의 물질 증착 사이클들의 제2 퍼지 단계 이후 반응기 챔버 내에 의도치 않게 남아 있을 수 있는 적은 잔여(minor residual) 또는 미량(trace)외에 실질적으로 어떠한 패시베이팅 물질의 존재 없이 형성될 수 있다. 더욱이, 상당량의 패시베이팅 물질을 포함하는 4개의 서브-층들(230) 내지 (234)이 도 2c에 도시된 반면, 예컨대, 제1 및 제2 가스 전구체들의 조합을 이용함으로써 상당량의 패시베이팅 물질로 형성될 수 있는 서브-층들의 수가 특정한 디바이스 및/또는 물질 요건들에 의해 요구되는 바에 따라 다양화될 수 있기 때문에, 이 예시는 단지 개략적일 뿐임이 이해되어야만 한다.
도 2d는 ALD 공정의 추가적인 물질 증착 사이클들이 수행되어, 추가적인 서브-층들(235) 및 (236)이 상기 서브-층(234) 위에 형성된 이후의 추가의 고급 제조 단계에서의 도 2c의 반도체 디바이스(200)를 개략적으로 도시한다. 상기 서브-층(234)의 경우와 마찬가지로, 상기 추가적인 서브-층들(235) 및 (236) 역시, 제2 전구체를 포함하지 않는 즉, 특별히 제어된 양의 패시베이팅 물질이 실질적으로 없는 증착 분위기에서 형성될 수 있다. 그 후에, 도 2d에 도시된 바와 같이, 서브-층(237)은 상기 ALD의 추가적인 물질 증착 사이클(247) 동안 형성될 수 있고, 또한 제어된 양의 패시베이팅 물질을 포함할 수 있다. 따라서, 상기 물질 증착 사이클(247)의 제1 펄스 단계 동안 사용되는 증착 분위기는 앞서 기술된 바와 같이, (예컨대, 고-유전상수 유전층(204)의 물질 컴포넌트를 포함하는)제1 가스 전구체(247a) 및 (예컨대, 적절한 패시베이팅 물질을 포함하는)제2 가스 전구체(247b) 둘 모두를 포함하도록 변경될 수 있다. 더욱이, 상기 서브-층(237)에 포함되는 패시베이팅 물질의 양 및 농도는 상술된 바와 같이, 상기 서브 층들(230) 내지 (233)의 것과 동일하도록 또는 다르도록 "튜닝될" 수 있다.
도 2e는 ALD 공정의 완료 후의 반도체 디바이스(200)를 개략적으로 도시하며, 서브-층들(230) 내지 (239)로 구성되는 완성된 고-유전상수 유전층(204)의 예시적인 예는 상기 계면층(203) 및 반도체층(202) 위에 형성되었다. 도 2e에 도시된 바와 같이, 본 실시예의 예시적인 고-유전상수 유전층(204)은 세 개의 예시적인 서브-영역들(204a), (204b) 및 (204c)을 포함하며, 패시베이팅 물질의 존재 및/또는 양은 서브-영역마다 다양할 수 있다. 예를 들어, 서브-영역(204a)은 서브-층들(230) 내지 (233)로 구성되고, 상기 서브-층들 각각은 제어된 양의 패시베이팅 물질을 포함하는 반면, 서브-영역(204b)은 서브-층들(234) 내지 (236)로 구성되고, 상기 서브-층들 중 어느 것도 제어된 양의 패시베이팅 물질을 포함하지 않는다. 더욱이, 상기 서브-영역(204a)의 경우와 마찬가지로, 상기 서브-영역(204c)의 서브-층들(237) 내지 (239) 역시 제어된 양의 패시베이팅 물질을 포함한다. 더욱이, 물질의 다양한 서브-층들에 포함되는 패시베이팅 물질의 양은 비록 일부 응용들에서의 경우일 수 있지만 일정하지 않아도 된다.
도 2e의 상기 반도체 디바이스(200)는 단지 개략적으로 예시적일 뿐이며, 이러한 서브-영역들의 수 및 물질 특성들은 디바이스마다 다를 수 있음이 이해되어야만한다. 더욱이, 오직 10개의 서브-층들(즉, 서브-층들(230) 내지 (239))만이 도 2e에 개략적으로 도시되지만은, 고-유전상수 유전층(204) 및 각각의 서브-영역들(204a) 내지 (204c) 모두에서 서브-층들의 총 수는 상당히 다양할 수 있으며, 여러 실시예들에서 수십 또는 심지어 수백의 서브-층들과 같이 실질적으로 더 많을 수 있음이 이해되어야만 한다.
고-유전상수 유전층(204)의 완성 후, 추가적 디바이스 공정은 예컨대, 고-유전상수 유전층(204) 위에 하나 이상의 앞서 기술한 일-함수 물질로 구성된 (도시되지 않은)금속 게이트 전극 물질층을 형성함으로써 계속될 수 있다.
도 3a 내지 3e는 현재 개시된 기법들의 다른 예시적인 실시예를 개략적으로 도시하며, 상기 도 2a 내지 2e에 관하여 앞서 기술된 다양한 단계들이 실질적으로 서로 다른 전체 시퀀스에서 수행될 수 있다.
도 3a는 도 2a의 반도체 디바이스(200)와 여러 면들에서 유사한 반도체 디바이스(300)를 개략적으로 도시한다. 그러나, 도 3a에 도시된 바와 같이, 최초의 서브-층(330)은 제1 가스 전구체(340a)를 포함하되 제2 가스 전구체를 포함하지 않는 물질 증착 사이클(340)의 제1 펄스 단계 동안의 증착 분위기를 이용하여 계면층(303) 위에 형성될 수 있다. 다시 말해, 상기 최초의 서브-층(330)은 고-유전상수 유전층(304)(도 3e 참조)의 물질 컴포넌트로 구성된 제1 가스 전구체(340a)를 이용하되, 어떠한 제어된 양의 패시베이팅 물질도 포함함 없이 형성된다. 더욱이, 추가적인 물질 증착 사이클들은 도 3b에 도시된 바와 같이, 추가적인 서브-층들(331) 내지 (333)을 형성하기 위해 수행될 수 있다. 일부 실시예들에서, 상기 서브-층들(331) 내지 (333)을 형성하기 위해 사용되는 증착 분위기는 오직 제1 가스 전구체만을 포함할 수 있고 즉, 패시베이팅 물질을 포함하는 제2 가스 전구체가 없을 수 있고, 그래서 상기 서브-층들(331) 내지 (333) 역시 제어된 양의 패시베이팅 물질을 포함하지 않을 수 있다.
도 3b에 도시된 바와 같이, 그 이후, 상기 반도체 디바이스(300)는 상기 서브-층(333)의 표면(333s)에 또는 표면 가까이에 존재할 수 있는 포인트 결함들을 패시베이팅하기 위해 적절한 패시베이팅 물질로 구성된 (예컨대, 상술된 도 2a의 가스 처리 분위기(250)와 유사한)가스 처리 분위기(350)에 노출될 수 있다. 상기 가스 처리 분위기(350)에의 노출 동안, 상기 서브-층(333)의 상부 부분(333u)에 존재하는 포인트 결함들은 앞서 기술된 바와 같이 패시베이팅될 수 있다.
도 3c는 고-유전상수 유전층(304)(도 3e 참조)을 형성하기 위해 사용되는 ALD 공정의 추가적인 고급화된 단계에서의 도 3b의 반도체 디바이스를 개략적으로 도시하며, 상기 ALD 공정은 서브-층(334)을 형성하기 위해 물질 증착 사이클(344)을 수행함으로써 계속된다. 도 3c에 도시된 바와 같이, 상기 서브-층(334)을 형성하기 위해 사용되는 증착 분위기는 (고-유전상수 유전 물질의 물질 컴포넌트로 구성되는)제1 가스 전구체(344a) 및 (패시베이팅 물질로 구성되는)제2 가스 전구체(344b) 둘 모두를 포함할 수 있고, 이에 의해, 제어된 양의 패시베이팅 물질로 상기 서브-층(334)을 형성한다. 앞서 기술된 바와 같이, 상기 서브-층(334)에 포함되는 패시베이팅 물질의 양 및 농도는 상기 물질 증착 사이클(344)의 제1 펄스 단계 동안 증착 분위기를 생성하기 위해 사용되는 하나 이상의 다양한 파라미터를 제어함으로써 효과적으로 조절될 수 있다.
그 이후에, 도 3d에 도시된 바와 같이, 상기 서브-층(334)을 형성하기 위해 사용된 상기 제1 및 제2 가스 전구체들(334a) 및 (334b)과 같은 제1 및 제2 가스 전구체 둘 모두를 이용함으로써, 추가적인 서브-층들(335) 및 (336)이 또한, 제어된 양의 패시베이팅 물질로 형성될 수 있다. 또한, 도 3d에 도시된 바와 같이, 오직 제1 가스 전구체(346a)만을 포함하는 즉, 제2 가스 전구체가 없는 증착 분위기에 기반한 물질 증착 사이클(346) 동안, 추가적인 서브-층(337)이 상기 서브-층들 (330) 내지 (336) 위에 형성될 수 있고, 그래서 상기 서브-층(337)은 앞서 기술된 바와 같이 특별히 제어된 양의 패시베이팅 물질을 포함하지 않는다.
도 3e는 ALD 공정의 완료 후의 예시적인 반도체 디바이스(300)를 개략적으로 도시하며, 완성된 고-유전상수 유전층(304)은 계면층(303) 및 반도체 물질층(302) 위에 형성되었다. 앞서 언급된 바와 같이, 도 3e에 도시된 서브-층들 예컨대, 상기 서브-층들(330) 내지 (388)의 특정한 수 및 배치는 단지 예시적인 목적들일 뿐인 바, 그 이유는 고-유전상수 유전층(304)을 형성하기 위해 요구될 수 있는 서브-층들의 실제 수가 예컨대, 사용될 수 있는 특정한 타입의 고-유전상수 물질, 바람직한 총 두께 등에 좌우되어 상당히 다양할 수 있기 때문이다. 그 다음, 추가적인 디바이스 공정이 앞서 기술된 바와 같이, 예컨대, 고-유전상수 유전층(304) 위에 하나 이상의 금속 게이트 전극 물질층을 증착함으로써 계속된다.
도 4 및 5는 본 발명의 실시예들을 개략적으로 도시하며, 여기서 서로 다른 서브-층 배치들이 고-유전상수 유전층을 형성하기 위해 사용될 수 있다. 예를 들어, 도 4에 도시된 반도체 디바이스(400)에 도시된 바와 같이, 예시적인 고-유전상수 유전층(404)이 교번하는(alternating) 서브-층들(또는 교번하는 서브-층들의 그룹들)로 구성될 수 있고, 제어된 양의 패시베이팅 물질을 가지는 서브-층들이 제어된 양의 패시베이팅 물질 없이 형성된 인접한 서브-층들 사이에 샌드위치(sandwich)될 수 있다. 특히, 특정한 예시적 실시예들에서, 서브-층들(430), (432), (434), (436) 및 (438)은 제1 가스 전구체만을 기반으로 한 증착 분위기를 이용하는 물질 증착 사이클들 동안 형성될 수 있는 반면, 교번하는 서브-층들(431), (433), (435), (437) 및 (439)은 제1 가스 전구체 및 적절한 패시베이팅 물질로 구성된 제2 가스 전구체 둘 모두를 포함하도록 변경된 증착 분위기를 이용하여 형성될 수 있다. 추가적으로, 계면층(430)은 적절한 패시베이팅 물질을 역시 포함하는 가스 처리 분위기에 노출될 수 있고, 그래서 상기 계면층(403)의 상부 부분(403u)에 존재할 수 있는 포인트 결함들은 또한, 고-유전상수 유전층(404)을 형성하기 위한 원자층 증착 공정을 수행하기에 앞서 패시베이팅 될 수 있다. 또한, 임의의 하나 이상의 상기 서브-층(430) 내지 (439)은 특정한 ALD 공정의 파라미터들에 의해 요구될 수 있는 바에 따라 복수의 개별 층으로 구성될 수 있음이 이해되어야만 한다.
더욱이, 도 5에 도시된 예시적인 반도체 디바이스(500)에 의해 묘사되는 바와 같이, 고-유전상수 유전층(504)의 제1 여러 개의(several) 서브-층들 예컨대, 서브-층들(530) 내지 (535)은 제1 및 제2 가스 전구체들의 조합에 기반한 즉, 상기 조합에 포함된 특별히 제어된 양 및 농도의 패시베이팅 물질을 포함하는 증착 분위기를 이용한 ALD 공정의 물질 증착 사이클들 동안 모두 형성될 수 있다. 그 이후에, 고-유전상수 유전층(504)의 바람직한 초기의 두께(504i)가 형성된 후, 제2 가스 전구체의 사용이 중단되고, 그래서 남아 있는 두께(504r)(예컨대, 서브-층들(536) 내지 (538))는 실질적으로, 제어된 양의 패시베이팅 물질 없이 형성될 수 있다.
상술된 본 발명의 결과로서, 물질 증착 공정 동안 고-유전상수 유전층에 패시베이팅 물질을 포함함으로써, 상기 고-유전상수 유전층에 형성될 수 있는 포인트 결함들을 패시베이팅 하기 위한 여러 예시적인 기법들이 개시된다. 더욱이, 고-유전상수 유전층과 아래 놓인 계면층의 계면에 또는 계면 가까이에 존재할 수 있는 포인트 결함들을 패시베이팅하기 위한 기법들이 또한 개시된다.
추가적으로, 상술된 기법들이 고-유전상수/금속 게이트 전극 구조들을 형성하기 위해 흔히 사용될 수 있는 다양한 서로 다른 집적 기법들에 포함될 수 있음이 이해되어야만 한다. 예를 들어, 이들 기법들 중 어느 것이든 게이트-퍼스트 기법과 함께 이용될 수 있고, 여기서 고-유전상수 유전층 및 금속 게이트 물질을 포함하는 게이트 전극 물질 스택이 게이트 패터닝 활동들(activities)을 수행하기에 앞서 반도체 물질층 위에 형성될 수 있다. 추가적으로, 개시된 기법들은 또한, 게이트-라스트 또는 대체 게이트, 기법과 연계하여 사용될 수 있고, 여기서 더미 게이트 전극 물질의 스택이 형성되고, 더미 게이트 구조가 패터닝되며 그 이후, 상기 더미 게이트 구조가 제거되고 고-유전상수 게이트 유전층 및 금속 게이트 전극을 포함하는 적절한 HK/MG 게이트 구조로 대체된다. 더욱이, 상술된 방법들은 또한, 이른바 "하이브리드(hybrid)" 대체 게이트 기법과 함께 사용될 수 있고, 이 기법에서 최초로 형성된 게이트 전극 물질 스택은 바람직한 고-유전상수 물질층과 마찬가지로 더미 게이트 전극을 형성하기 위해 이후에 패터닝 되는 더미 게이트 전극 물질층(예컨대, 폴리실리콘)을 포함하며, 그러나 상기 고-유전상수 게이트 유전층에 관해서 상기 더미 게이트 전극만이 제거되고 적절한 금속 게이트 전극 물질로 대체된다.
상기에 개시된 특별한 실시예들은 단지 예시적일 뿐인 바, 그 이유는 본 발명이 본 명세서의 교시들의 이익을 가질 이 분야의 숙련자들에게 명백한, 서로 다르지만 동등한 방식들로 변경되고 실행될 수 있기 때문이다. 예를 들어, 상기에 제시된 공정 단계들은 다른 순서로 수행될 수 있다. 더욱이, 하기의 특허 청구 범위에 기술된바 이외의 어떠한 제한들도 본 명세서에 도시된 구조(construction) 또는 설계의 세부사항들에 의도되지 않는다. 따라서, 상기에 개시된 특별한 실시예들이 변경되고 또는 수정될 수 있으며 이러한 모든 변형들이 본 발명의 범위 및 사상 내에 있는 것으로 고려됨이 명백하다. 이에 따라, 여기서 보호받고자 하는 것은 하기의 특허 청구 범위에 제시된 바와 같다.
100: 반도체 디바이스
101: 기판
102: 반도체층
103: 계면층
104: 고-유전상수 유전층
120: 주입 공정

Claims (21)

  1. 반도체 디바이스의 제조 방법으로서,
    반도체 물질층 위에 고-유전상수(high-k) 유전(dielectric)층을 형성하기 위해 복수의 물질 증착 사이클을 수행하는 단계와; 그리고
    상기 복수의 물질 증착 사이클 중 적어도 하나 동안, 상기 고-유전상수 유전층을 형성하기 위해 사용되는 가스 전구체(gaseous precursor)에 패시베이팅(passivating) 물질을 도입(introduce)하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  2. 제1항에 있어서, 각각의 상기 복수의 물질 증착 사이클은 원자(atomic)층 증착 공정의 자가-제한(self-limiting) 증착 사이클인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  3. 제1항에 있어서, 상기 반도체 물질층 위에 계면(interfacial)층을 형성하는 단계와 그리고 상기 계면층 위에 상기 고-유전상수 유전층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  4. 제3항에 있어서, 상기 복수의 물질 증착 사이클 중 최초의 사이클을 수행하기에 앞서 가스 처리 분위기(gaseous treatment ambient)에 상기 계면층의 표면을 노출하는 단계를 더 포함하며, 상기 가스 처리 분위기는 상기 패시베이팅 물질을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 제1항에 있어서, 상기 패시베이팅 물질은 불소(fluorine) 및 염소(chlorine) 중 하나를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 반도체 디바이스의 제조 방법으로서,
    복수의 자가-제한 증착 사이클을 포함하는 원자층 증착 공정을 수행함으로써, 반도체 디바이스의 반도체층 위에 고-유전상수 유전 물질층을 형성하는 단계와, 각각의 상기 복수의 자가-제한 증착 사이클을 수행하는 것은 제1 가스 전구체의 흐름(flow)을 포함하는 증착 분위기에 상기 반도체 디바이스를 노출함으로써 상기 고-유전상수 유전 물질층의 서브-층을 형성하는 것을 포함하며, 상기 제1 가스 전구체는 상기 고-유전상수 유전 물질층의 물질 컴포넌트(component)를 포함하고; 그리고
    제2 가스 전구체의 흐름을 포함하기 위해 상기 복수의 자가-제한 증착 사이클 중 적어도 하나 동안 상기 증착 분위기를 변경(modify)하는 단계를 포함하며, 상기 제2 가스 전구체는 패시베이팅 물질을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  7. 제6항에 있어서, 상기 원자층 증착 공정 동안, 상기 제1 가스 전구체의 상기 흐름을 차단하는 단계와 그리고 상기 제2 가스 전구체를 포함하는 가스 처리 분위기에 상기 고-유전상수 유전 물질층의 상기 서브-층들 중 적어도 하나의 표면을 노출하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 제6항에 있어서, 상기 복수의 자가-제한 증착 사이클 중 최초의 사이클 동안 상기 증착 분위기를 변경하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  9. 제6항에 있어서, 상기 복수의 자가-제한 증착 사이클 중 최초의 사이클을 수행한 후에 상기 증착 분위기를 변경하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 제6항에 있어서, 제1 및 제2 서브-층 그룹들을 교번하여(alternatingly) 형성하는 단계를 더 포함하고, 상기 제1 및 제2 서브-층 그룹들 각각은 적어도 하나의 서브-층을 포함하며, 상기 제1 서브-층 그룹의 각 서브-층은 상기 변경된 증착 분위기를 이용하여 형성되고, 그리고 상기 제2 서브-층 그룹의 각 서브-층은 상기 변경된 증착 분위기를 이용함없이 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  11. 제6항에 있어서, 상기 반도체층 위에 계면층을 형성하는 단계와 그리고 상기 계면층 위에 상기 고-유전상수 유전 물질층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  12. 제11항에 있어서, 상기 고-유전상수 유전 물질층을 형성하는 단계에 앞서, 가스 처리 분위기에 상기 계면층의 표면을 노출하는 단계를 더 포함하며, 상기 가스 처리 분위기는 상기 제2 가스 전구체를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  13. 제6항에 있어서, 상기 고-유전상수 유전 물질은 이산화하프늄(hafnium dioxide)을 포함하고 그리고 상기 제1 가스 전구체는 사염화하프늄(hafnium tetrachloride)을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  14. 제6항에 있어서, 상기 패시베이팅 물질은 불소 및 염소 중 하나를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  15. 제6항에 있어서, 상기 패시베이팅 물질은 불소를 포함하고 그리고 상기 제2 가스 전구체는 삼불화질소(nitrogen trifluoride) 및 사불화수소(hydrogen tetrafluoride) 중 하나를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  16. 제6항에 있어서, 상기 복수의 자가-제한 증착 사이클 중 상기 적어도 하나에서 수행하도록 사용되는 상기 변경된 증착 분위기의 적어도 하나의 공정 파라미터를 조절함으로써, 상기 고-유전상수 유전 물질층에 포함(incorporate)되는 상기 패시베이팅 물질의 양을 제어하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  17. 제16항에 있어서, 상기 변경된 증착 분위기의 상기 적어도 하나의 공정 파라미터를 조절하는 단계는 반응 온도, 챔버 압력, 상기 제1 가스 전구체의 유량(flow rate) 및 상기 제2 가스 전구체의 유량을 조절하는 것을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  18. 반도체 디바이스의 제조 방법으로서,
    반도체 디바이스의 반도체층 위에 계면층을 형성하는 단계와;
    상기 계면층 위에 고-유전상수 유전층을 증착하기 위한 원자층 증착 공정을 수행하는 단계와, 상기 원자층 증착 공정을 수행하는 단계는 제1 가스 전구체에 상기 반도체 디바이스를 노출하는 것을 포함하고;
    상기 고-유전상수 유전층에 패시베이팅 물질을 포함하는 단계와, 상기 패시베이팅 물질을 포함하는 단계는 상기 원자층 증착 공정의 적어도 하나의 증착 사이클 동안 상기 제1 가스 전구체와 제2 가스 전구체를 조합하는 것을 포함하고; 그리고
    상기 고-유전상수 유전층에 포함되는 상기 패시베이팅 물질의 양을 제어하는 단계를 포함하며, 상기 양을 제어하는 단계는 상기 적어도 하나의 증착 사이클 동안 반응 온도, 챔버 압력, 상기 제1 가스 전구체의 유량 및 상기 제2 가스 전구체의 유량 중 적어도 하나를 조절하는 것을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  19. 제18항에 있어서, 상기 고-유전상수 유전층은 이산화하프늄을 포함하고 그리고 상기 제1 가스 전구체는 사염화하프늄을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  20. 제18항에 있어서, 상기 패시베이팅 물질은 불소를 포함하고 그리고 상기 제2 가스 전구체는 삼불화질소 및 사염화수소(hydrogen tetrachloride) 중 하나를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  21. 제18항에 있어서, 상기 고-유전상수 유전층 위에 금속 게이트 전극 물질층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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