JP2000049351A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JP2000049351A JP2000049351A JP10211603A JP21160398A JP2000049351A JP 2000049351 A JP2000049351 A JP 2000049351A JP 10211603 A JP10211603 A JP 10211603A JP 21160398 A JP21160398 A JP 21160398A JP 2000049351 A JP2000049351 A JP 2000049351A
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Abstract
(57)【要約】
【課題】 ＴＦＴのボディー部をメモリセルＴｒのフロ
ーティングゲート電極と共通化した不揮発性半導体記憶
装置およびその製造方法を提供する。 【解決手段】 半導体基板1のメモリセルTr50領域には、テ゛ィーフ
゜Nウェル4が形成されている。メモリセルTr50領域には、周辺NMOST
r52領域と共通のPウェル5が形成されている。さらに、周辺P
MOSTr53領域には、Nウェル6が形成されている。この周辺領域
の半導体基板1上には、ケ゛ート酸化膜3を介して周辺NMOSTr5
2と周辺PMOSTr53とが設けられ、これらは第1の層間絶縁
膜11で覆われている。メモリセルTr50は、同じく半導体基板1上
に周辺NMOSTr52と周辺PMOSTr53とともに併設されてい
る。一方、負電圧NMOSTr50は、周辺領域の第1の層間絶縁膜
11上にTFTとして形成されている。かかる構成において
は、負電圧NMOSTr50は、周辺NMOSTr52および周辺PMOSTr53
の周辺領域の第1の層間絶縁膜11上にTFTとして形成され
ているため、専用のテ゛ィーフ゜Nウェルが不要となる。
ーティングゲート電極と共通化した不揮発性半導体記憶
装置およびその製造方法を提供する。 【解決手段】 半導体基板1のメモリセルTr50領域には、テ゛ィーフ
゜Nウェル4が形成されている。メモリセルTr50領域には、周辺NMOST
r52領域と共通のPウェル5が形成されている。さらに、周辺P
MOSTr53領域には、Nウェル6が形成されている。この周辺領域
の半導体基板1上には、ケ゛ート酸化膜3を介して周辺NMOSTr5
2と周辺PMOSTr53とが設けられ、これらは第1の層間絶縁
膜11で覆われている。メモリセルTr50は、同じく半導体基板1上
に周辺NMOSTr52と周辺PMOSTr53とともに併設されてい
る。一方、負電圧NMOSTr50は、周辺領域の第1の層間絶縁膜
11上にTFTとして形成されている。かかる構成において
は、負電圧NMOSTr50は、周辺NMOSTr52および周辺PMOSTr53
の周辺領域の第1の層間絶縁膜11上にTFTとして形成され
ているため、専用のテ゛ィーフ゜Nウェルが不要となる。
Description
【０００１】
【発明の属する技術分野】本発明は、携帯電話、ＰＨＳ
およびパーソナルコンピュータに用いられる不揮発性半
導体記憶装置に関する。
およびパーソナルコンピュータに用いられる不揮発性半
導体記憶装置に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置の中でも特にフ
ラッシュメモリは、電源を切ってもデータが保存される
と言う特徴を生かして、最近では携帯電話やＰＨＳ、パ
ーソナルコンピュータのメモリに広く用いられている。
ラッシュメモリは、電源を切ってもデータが保存される
と言う特徴を生かして、最近では携帯電話やＰＨＳ、パ
ーソナルコンピュータのメモリに広く用いられている。
【０００３】フラッシュメモリは電気的に浮遊状態にあ
るフローティングゲート電極に、１０ｎｍ程の薄いトン
ネル酸化膜を介して、半導体基板から電子を注入し、メ
モリセルＴｒ（トランジスタ）のしきい値電圧を上昇さ
せ書込の状態にする。また、一方、消去状態はフローテ
ィングゲート電極から電子を基板に電気的にトンネルさ
せてメモリセルＴｒのしきい値を下げることによって達
成させる。
るフローティングゲート電極に、１０ｎｍ程の薄いトン
ネル酸化膜を介して、半導体基板から電子を注入し、メ
モリセルＴｒ（トランジスタ）のしきい値電圧を上昇さ
せ書込の状態にする。また、一方、消去状態はフローテ
ィングゲート電極から電子を基板に電気的にトンネルさ
せてメモリセルＴｒのしきい値を下げることによって達
成させる。
【０００４】最近では、メモリセルＴｒ信頼性向上の点
から、データ消去時にコントロールゲート電極に負電圧
を用いる技術が主流になっており、この技術の従来例と
して次の文献が開示されている。１９９２年１１月、ア
イ・イー・イー・イー・ジャーナル・オブ・ソリッドス
テート・サーキット、第２７巻、第１１号（IEEE JOURN
AL OF SOLID-STATE CIRCUITS,VOL.27,NO.11,NOVEMBER 1
992）。
から、データ消去時にコントロールゲート電極に負電圧
を用いる技術が主流になっており、この技術の従来例と
して次の文献が開示されている。１９９２年１１月、ア
イ・イー・イー・イー・ジャーナル・オブ・ソリッドス
テート・サーキット、第２７巻、第１１号（IEEE JOURN
AL OF SOLID-STATE CIRCUITS,VOL.27,NO.11,NOVEMBER 1
992）。
【０００５】図１２はそのデコーダ回路構成を示すブロ
ック図である。また、図１３はその動作時における各信
号の電圧状態を示す表である。この行デコーダ回路は、
ＮＡＮＤゲート１００、インバータ１０１およびトラン
スファゲート１０２から成り立っている。まず、消去状
態では、すべてのデコーダ選択信号Ｓ１からＳ３までが
「Ｈ」レベルにある状態の間、ＶＲＤＥＣ信号は「Ｌ」
レベルに置かれる。端子Ｔ１には、ＡＮＤゲートの出力
（Ｏｕｔｐｕｔ ｏｆ ＡＮＤ ｇａｔｅ）信号が入力
される。
ック図である。また、図１３はその動作時における各信
号の電圧状態を示す表である。この行デコーダ回路は、
ＮＡＮＤゲート１００、インバータ１０１およびトラン
スファゲート１０２から成り立っている。まず、消去状
態では、すべてのデコーダ選択信号Ｓ１からＳ３までが
「Ｈ」レベルにある状態の間、ＶＲＤＥＣ信号は「Ｌ」
レベルに置かれる。端子Ｔ１には、ＡＮＤゲートの出力
（Ｏｕｔｐｕｔ ｏｆ ＡＮＤ ｇａｔｅ）信号が入力
される。
【０００６】そして、すべてのワード線ＷＲは、負電圧
状態の「Ｌ」レベルに置かれる。この「Ｌ」レベルをワ
ード線、すなわちメモリセルＴｒのコントロールゲート
電極へ伝達させるために用いるトランジスタは、図１４
（ａ）に示される負電圧ＮＭＯＳ（Ｎ型金属・酸化膜・
半導体）トランジスタである。
状態の「Ｌ」レベルに置かれる。この「Ｌ」レベルをワ
ード線、すなわちメモリセルＴｒのコントロールゲート
電極へ伝達させるために用いるトランジスタは、図１４
（ａ）に示される負電圧ＮＭＯＳ（Ｎ型金属・酸化膜・
半導体）トランジスタである。
【０００７】このトランジスタは、半導体基板１に設け
られたディープＮウェル３２と、その中に内包されたＰ
ウェル３３、Ｎ型ソース・ドレイン領域３４、ゲート酸
化膜３５、及びゲート電極３６から成る。周辺回路部に
は、従来の周辺ＮＭＯＳＴｒ１０５と周辺ＰＭＯＳ（Ｐ
型金属・酸化膜・半導体）Ｔｒ１０６と、メモリセルＴ
ｒとが同一半導体基板１に併設されている。図１４
（ｂ）は、この不揮発性半導体記憶装置の構成を示す概
念図である。
られたディープＮウェル３２と、その中に内包されたＰ
ウェル３３、Ｎ型ソース・ドレイン領域３４、ゲート酸
化膜３５、及びゲート電極３６から成る。周辺回路部に
は、従来の周辺ＮＭＯＳＴｒ１０５と周辺ＰＭＯＳ（Ｐ
型金属・酸化膜・半導体）Ｔｒ１０６と、メモリセルＴ
ｒとが同一半導体基板１に併設されている。図１４
（ｂ）は、この不揮発性半導体記憶装置の構成を示す概
念図である。
【０００８】上述した従来例が関する不揮発性半導体記
憶装置では、消去時のワード線に印加される電圧を負電
圧とすることが重要な要素の一つとなっておいる。この
目的のために、通常は負電圧ＮＭＯＳ．Ｔｒを同一半導
体基板１上に、ディープＮウェル３２とＰウェル３３と
を形成させることによって、半導体基板１に順方向にリ
ークする電流を無くすという手法が採用されている。
憶装置では、消去時のワード線に印加される電圧を負電
圧とすることが重要な要素の一つとなっておいる。この
目的のために、通常は負電圧ＮＭＯＳ．Ｔｒを同一半導
体基板１上に、ディープＮウェル３２とＰウェル３３と
を形成させることによって、半導体基板１に順方向にリ
ークする電流を無くすという手法が採用されている。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た不揮発性半導体記憶装置では、周辺回路部に存在する
周辺ＰＭＯＳＴｒ１０７のＮウェル３７と、ディープＮ
ウェル３２とが異電位となっているため、Ｎウェル３７
とディープＮウェル３２とがショートしないだけの必要
な距離を持ってレイアウトしなければならない為、必然
的に周辺回路部の面積が大きくなると言う問題がある。
た不揮発性半導体記憶装置では、周辺回路部に存在する
周辺ＰＭＯＳＴｒ１０７のＮウェル３７と、ディープＮ
ウェル３２とが異電位となっているため、Ｎウェル３７
とディープＮウェル３２とがショートしないだけの必要
な距離を持ってレイアウトしなければならない為、必然
的に周辺回路部の面積が大きくなると言う問題がある。
【００１０】本発明はこのような背景の下になされたも
ので、チップサイズを大きくせずに、負電圧ＮＭＯＳＴ
ｒを周辺回路部に具備し、この負電圧ＮＭＯＳＴｒであ
るＴＦＴ（薄膜トランジスタ）のボディー部をメモリセ
ルＴｒのフローティングゲート電極と共通化した不揮発
性半導体記憶装置およびその製造方法を提供する事にあ
る。
ので、チップサイズを大きくせずに、負電圧ＮＭＯＳＴ
ｒを周辺回路部に具備し、この負電圧ＮＭＯＳＴｒであ
るＴＦＴ（薄膜トランジスタ）のボディー部をメモリセ
ルＴｒのフローティングゲート電極と共通化した不揮発
性半導体記憶装置およびその製造方法を提供する事にあ
る。
【００１１】
【課題を解決するための手段】請求項１記載の発明は、
不揮発性半導体記憶装置において、半導体基板と、この
半導体基板上に形成されたメモリセルトランジスタと、
このメモリセルトランジスタを制御する、前記半導体基
板上に形成された第１のＭＯＳトランジスタと、この第
１のＭＯＳトランジスタ上に形成された第２のＭＯＳト
ランジスタとを具備することを特徴とする。
不揮発性半導体記憶装置において、半導体基板と、この
半導体基板上に形成されたメモリセルトランジスタと、
このメモリセルトランジスタを制御する、前記半導体基
板上に形成された第１のＭＯＳトランジスタと、この第
１のＭＯＳトランジスタ上に形成された第２のＭＯＳト
ランジスタとを具備することを特徴とする。
【００１２】請求項２記載の発明は、請求項１記載の不
揮発性半導体記憶装置において、前記第１のＭＯＳトラ
ンジスタと第２のＭＯＳトランジスタとの間に絶縁膜を
設けることを特徴とする。
揮発性半導体記憶装置において、前記第１のＭＯＳトラ
ンジスタと第２のＭＯＳトランジスタとの間に絶縁膜を
設けることを特徴とする。
【００１３】請求項３記載の発明は、請求項１または請
求項２記載不揮発性半導体記憶装置において、前記第２
のトランジスタがＮＭＯＳトランジスタであることを特
徴とする。
求項２記載不揮発性半導体記憶装置において、前記第２
のトランジスタがＮＭＯＳトランジスタであることを特
徴とする。
【００１４】請求項４記載の発明は、不揮発性半導体記
憶装置の製造方法において、半導体基板上にメモリセル
トランジスタを形成する第１の工程と、前記半導体基板
上にメモリセルトランジスタを制御する第１のトランジ
スタを形成する第２の工程と、前記第１のトランジスタ
上面に第２のトランジスタを形成する第３の工程とから
なることを特徴とする。
憶装置の製造方法において、半導体基板上にメモリセル
トランジスタを形成する第１の工程と、前記半導体基板
上にメモリセルトランジスタを制御する第１のトランジ
スタを形成する第２の工程と、前記第１のトランジスタ
上面に第２のトランジスタを形成する第３の工程とから
なることを特徴とする。
【００１５】本発明の特徴は、負電圧を用いるフラッシ
ュメモリにおいて、負電圧用のＮＭＯＳＴｒをＴＦＴと
し、第１の層間絶縁膜を介して周辺回路部の上部に配置
して、周辺回路部の面積を従来のものよりも縮小したこ
とにある。さらに、ＴＦＴのボディー部は、メモリＴｒ
のフローティングゲート電極と共通に形成されているこ
とも特徴である。
ュメモリにおいて、負電圧用のＮＭＯＳＴｒをＴＦＴと
し、第１の層間絶縁膜を介して周辺回路部の上部に配置
して、周辺回路部の面積を従来のものよりも縮小したこ
とにある。さらに、ＴＦＴのボディー部は、メモリＴｒ
のフローティングゲート電極と共通に形成されているこ
とも特徴である。
【００１６】次に、従来の構造との違いを明確にしてお
く。従来の構造断面図を図１４（ａ）に示す。負電圧Ｎ
ＭＯＳＴｒは、周辺ＮＭＯＳＴｒおよび周辺ＰＭＯＳＴ
ｒと共に同一基板上に併設して配置されている。従っ
て、従来の方式では、負電圧ＮＭＯＳＴｒ用の深いＮウ
ェルが必要となり、周辺ＰＭＯＳ．ＴｒのＮウェルとは
異電位に設定する必要があるため平面的には図１４
（ｂ）の様に必然的に面積が大きくなる。
く。従来の構造断面図を図１４（ａ）に示す。負電圧Ｎ
ＭＯＳＴｒは、周辺ＮＭＯＳＴｒおよび周辺ＰＭＯＳＴ
ｒと共に同一基板上に併設して配置されている。従っ
て、従来の方式では、負電圧ＮＭＯＳＴｒ用の深いＮウ
ェルが必要となり、周辺ＰＭＯＳ．ＴｒのＮウェルとは
異電位に設定する必要があるため平面的には図１４
（ｂ）の様に必然的に面積が大きくなる。
【００１７】これに対し本発明では、図１（ａ）に示す
ように、負電圧ＮＭＯＳＴｒ５１は、周辺ＮＭＯＳＴｒ
５２及び周辺ＰＭＯＳＴｒ５３を第１の層間絶縁膜１１
を介して、ＴＦＴとして上部に配置しているという構成
となっている。従って、負電圧ＮＭＯＳＴｒ５１用は、
深いＮウェルが不要となり、周辺回路部の面積が縮小さ
れる。
ように、負電圧ＮＭＯＳＴｒ５１は、周辺ＮＭＯＳＴｒ
５２及び周辺ＰＭＯＳＴｒ５３を第１の層間絶縁膜１１
を介して、ＴＦＴとして上部に配置しているという構成
となっている。従って、負電圧ＮＭＯＳＴｒ５１用は、
深いＮウェルが不要となり、周辺回路部の面積が縮小さ
れる。
【００１８】また、ＴＦＴのボディー部は、メモリセル
Ｔｒ５０のフローティングゲート電極（第２の電極材料
膜）１４と共通に形成されている為、工程削減にもなる
という効果が得られる。この時負電圧ＮＭＯＳＴｒ５１
から発生される信号は、図１２のＶＢＢ信号に相当し、
図１３に示す表のデータ消去（Ｅｒａｓｅ）時のメモリ
セルＴｒ５０のワード線（Ｗｏｒｄ Ｌｉｎｅ）とウェ
ル電位とを制御するという役目を果たす。
Ｔｒ５０のフローティングゲート電極（第２の電極材料
膜）１４と共通に形成されている為、工程削減にもなる
という効果が得られる。この時負電圧ＮＭＯＳＴｒ５１
から発生される信号は、図１２のＶＢＢ信号に相当し、
図１３に示す表のデータ消去（Ｅｒａｓｅ）時のメモリ
セルＴｒ５０のワード線（Ｗｏｒｄ Ｌｉｎｅ）とウェ
ル電位とを制御するという役目を果たす。
【００１９】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の一実施形態に
よる不揮発性半導体記憶装置の構成を示すブロック図で
ある。この図において、図１（ｂ）を参照すると、本発
明の一実施形態としての不揮発性半導体装置の概念図が
示されている。また、図１（ａ）には、図１（ｂ）の簡
単な構造断面図が示されている。この図１（ａ）を用い
て、本実施形態を説明する。
施形態について説明する。図１は本発明の一実施形態に
よる不揮発性半導体記憶装置の構成を示すブロック図で
ある。この図において、図１（ｂ）を参照すると、本発
明の一実施形態としての不揮発性半導体装置の概念図が
示されている。また、図１（ａ）には、図１（ｂ）の簡
単な構造断面図が示されている。この図１（ａ）を用い
て、本実施形態を説明する。
【００２０】半導体基板１のメモリセルＴｒ５０の領域
には、ディープＮウェル４が形成されている。また、メ
モリセルＴｒ５０領域には、周辺ＮＭＯＳＴｒ５２領域
と共通のＰウェル５が形成されている。さらに、周辺Ｐ
ＭＯＳＴｒ５３領域には、Ｎウェル６が形成されてい
る。この周辺領域の半導体基板１上には、ゲート酸化膜
３を介して周辺ＮＭＯＳＴｒ５２と周辺ＰＭＯＳＴｒ５
３とが設けられ、これらは第１の層間絶縁膜１１で覆わ
れている。
には、ディープＮウェル４が形成されている。また、メ
モリセルＴｒ５０領域には、周辺ＮＭＯＳＴｒ５２領域
と共通のＰウェル５が形成されている。さらに、周辺Ｐ
ＭＯＳＴｒ５３領域には、Ｎウェル６が形成されてい
る。この周辺領域の半導体基板１上には、ゲート酸化膜
３を介して周辺ＮＭＯＳＴｒ５２と周辺ＰＭＯＳＴｒ５
３とが設けられ、これらは第１の層間絶縁膜１１で覆わ
れている。
【００２１】メモリセルＴｒ５０は、同じく半導体基板
１上に周辺ＮＭＯＳＴｒ５２と周辺ＰＭＯＳＴｒ５３と
ともに併設されている。一方、負電圧ＮＭＯＳＴｒ５０
は、周辺領域の第１の層間絶縁膜１１上にＴＦＴとして
形成されている。
１上に周辺ＮＭＯＳＴｒ５２と周辺ＰＭＯＳＴｒ５３と
ともに併設されている。一方、負電圧ＮＭＯＳＴｒ５０
は、周辺領域の第１の層間絶縁膜１１上にＴＦＴとして
形成されている。
【００２２】かかる構成においては、負電圧ＮＭＯＳＴ
ｒ５０は、周辺ＮＭＯＳＴｒ５２および周辺ＰＭＯＳＴ
ｒ５３の周辺領域の第１の層間絶縁膜１１上にＴＦＴと
して形成されているため、専用のディープＮウェルが不
要となる。従って、従来の周辺回路部よりも面積が縮小
されるという効果がもたらされる。この理由を図１４
（ａ）および図１（ａ）を用いてさらに説明する。これ
らは、それぞれ、デコーダ回路を示す図１２の簡易的レ
イアウトを示している。
ｒ５０は、周辺ＮＭＯＳＴｒ５２および周辺ＰＭＯＳＴ
ｒ５３の周辺領域の第１の層間絶縁膜１１上にＴＦＴと
して形成されているため、専用のディープＮウェルが不
要となる。従って、従来の周辺回路部よりも面積が縮小
されるという効果がもたらされる。この理由を図１４
（ａ）および図１（ａ）を用いてさらに説明する。これ
らは、それぞれ、デコーダ回路を示す図１２の簡易的レ
イアウトを示している。
【００２３】本発明による面積縮小率は、従来のものと
比較すると約３０％縮小できることがわかっている。こ
の実施形態の不揮発性半導体記憶装置は、図２から図１
０に示す方法によって製造される。
比較すると約３０％縮小できることがわかっている。こ
の実施形態の不揮発性半導体記憶装置は、図２から図１
０に示す方法によって製造される。
【００２４】すなわち、例えば、図２において、Ｐ型の
半導体基板１に既知の方法により、フィールド酸化膜２
が形成される。そして、メモリセルＴｒ５０（図１
（ａ）参照）の領域２００にディープＮウェル４が高エ
ネルギーイオン注入技術などを用いて形成される。次
に、メモリセルＴｒ５０の領域２００と周辺ＮＭＯＳＴ
ｒ５２（図１（ａ）参照）の領域２０１に共通のＰウェ
ル５が高エネルギーイオン注入技術などを用いて形成さ
れる。
半導体基板１に既知の方法により、フィールド酸化膜２
が形成される。そして、メモリセルＴｒ５０（図１
（ａ）参照）の領域２００にディープＮウェル４が高エ
ネルギーイオン注入技術などを用いて形成される。次
に、メモリセルＴｒ５０の領域２００と周辺ＮＭＯＳＴ
ｒ５２（図１（ａ）参照）の領域２０１に共通のＰウェ
ル５が高エネルギーイオン注入技術などを用いて形成さ
れる。
【００２５】また、周辺ＰＭＯＳＴｒ５３（図１（ａ）
参照）の領域２０２にＮウェル６が高エネルギーイオン
注入技術などを用いて形成される。そして、半導体基板
１表面にゲート酸化膜３が形成される。
参照）の領域２０２にＮウェル６が高エネルギーイオン
注入技術などを用いて形成される。そして、半導体基板
１表面にゲート酸化膜３が形成される。
【００２６】次に、図３において、例えばリンなどを高
濃度にドーピングされたポリシリコンなどの第１の電極
材料膜７がＣＶＤ（化学的気相成長）法などで形成され
る。そして、レジストなどのＰＲ（パターン形成）マス
ク８は、メモリセルＴｒ５０の領域２００全体と、周辺
回路の領域２０１および領域２０２とのトランジスタゲ
ート部にパターニング形成され、異方性エッチングなど
で周辺回路部のゲート電極を形成する。
濃度にドーピングされたポリシリコンなどの第１の電極
材料膜７がＣＶＤ（化学的気相成長）法などで形成され
る。そして、レジストなどのＰＲ（パターン形成）マス
ク８は、メモリセルＴｒ５０の領域２００全体と、周辺
回路の領域２０１および領域２０２とのトランジスタゲ
ート部にパターニング形成され、異方性エッチングなど
で周辺回路部のゲート電極を形成する。
【００２７】次に、図４において、図３で用いられたＰ
Ｒマスク８が除去される。そして、周辺Ｎ＋拡散層領域
９および周辺Ｐ＋拡散層領域１０がイオン注入法などに
より形成される。次に、例えば、ＢＰＳＧ（ホウ素／燐
／珪素ガラス）膜などの第１の層間絶縁膜１１が１μｍ
の厚さでＣＶＤ法などにより形成される。そして、形成
された第１の層間絶縁膜１１の表面は、ＣＭＰ（機械的
研磨）法などを用いて研磨されて平坦化される。
Ｒマスク８が除去される。そして、周辺Ｎ＋拡散層領域
９および周辺Ｐ＋拡散層領域１０がイオン注入法などに
より形成される。次に、例えば、ＢＰＳＧ（ホウ素／燐
／珪素ガラス）膜などの第１の層間絶縁膜１１が１μｍ
の厚さでＣＶＤ法などにより形成される。そして、形成
された第１の層間絶縁膜１１の表面は、ＣＭＰ（機械的
研磨）法などを用いて研磨されて平坦化される。
【００２８】次に、図５において、ＰＲマスク１２を用
いてメモリセルＴｒ５０の領域２００の第１の層間絶縁
膜１１と、第１の電極材料膜７と、ゲート酸化膜３とが
除去される。メモリセルＴｒ５０の領域２００にトンネ
ル酸化膜１３が形成される。次に、アモルファスポリシ
リコンなどの第２の電極材料膜１４は、ＣＶＤ法などで
形成される。
いてメモリセルＴｒ５０の領域２００の第１の層間絶縁
膜１１と、第１の電極材料膜７と、ゲート酸化膜３とが
除去される。メモリセルＴｒ５０の領域２００にトンネ
ル酸化膜１３が形成される。次に、アモルファスポリシ
リコンなどの第２の電極材料膜１４は、ＣＶＤ法などで
形成される。
【００２９】そして、メモリセルＴｒ５０の領域２００
と、ＴＦＴとして形成される負電圧ＮＭＯＳＴｒ５１
（図１（ａ）参照）のボディー部とは、レジストなどの
ＰＲマスク１５を用いてパターニングされる。
と、ＴＦＴとして形成される負電圧ＮＭＯＳＴｒ５１
（図１（ａ）参照）のボディー部とは、レジストなどの
ＰＲマスク１５を用いてパターニングされる。
【００３０】次に、図６において、ＰＲマスク１５を除
去した後に、例えばＯＮＯ（酸化／窒化／酸化）膜など
の複合のインターポリ膜１６がＣＶＤ法などにより形成
される。そして、メモリセルＴｒ５０の領域２００のみ
を覆うようにレジストなどのＰＲマスク１７がパターニ
ングされる。
去した後に、例えばＯＮＯ（酸化／窒化／酸化）膜など
の複合のインターポリ膜１６がＣＶＤ法などにより形成
される。そして、メモリセルＴｒ５０の領域２００のみ
を覆うようにレジストなどのＰＲマスク１７がパターニ
ングされる。
【００３１】次に、ＰＲマスク１７を用いて周辺回路の
領域２０１および領域２０２のインターポリ膜１６が除
去された後、ＰＲマスク１７は除去される。そして、負
電圧ＮＭＯＳＴｒ５１のボディー部がゲート酸化され、
第２の電極材料膜１４表面に第２のゲート酸化膜１８が
形成される。
領域２０１および領域２０２のインターポリ膜１６が除
去された後、ＰＲマスク１７は除去される。そして、負
電圧ＮＭＯＳＴｒ５１のボディー部がゲート酸化され、
第２の電極材料膜１４表面に第２のゲート酸化膜１８が
形成される。
【００３２】次に、図７において、ポリシリコンなどの
第３の電極材料膜１８がＣＶＤなどにより形成される。
さらに、レジストなどのＰＲマスク１９がメモリセルＴ
ｒ５０のゲート領域にパターニングされ、メモリセルＴ
ｒ５０の領域２００の第３の電極材料膜１７、インター
ポリ膜１６および第２の電極材料膜１４が選択的に異方
性エッチング法などにより除去される。
第３の電極材料膜１８がＣＶＤなどにより形成される。
さらに、レジストなどのＰＲマスク１９がメモリセルＴ
ｒ５０のゲート領域にパターニングされ、メモリセルＴ
ｒ５０の領域２００の第３の電極材料膜１７、インター
ポリ膜１６および第２の電極材料膜１４が選択的に異方
性エッチング法などにより除去される。
【００３３】次に、図８において、メモリセルＴｒ５０
の領域２００に、イオン注入技術を用いてセルソース・
ドレイン領域２０が形成される。さらに、ＰＲマスク１
９が除去された後に、負電圧ＮＭＯＳＴｒ５１のゲート
領域にレジストなどのＰＲマスク２１をパターニング
し、負電圧ＮＭＯＳＴｒ５１のゲート電極が形成され
る。そして、ＰＲマスク１９をマスクにして、負電圧Ｎ
ＭＯＳＴｒ５１のソース・ドレイン領域がイオン注入技
術により形成される。
の領域２００に、イオン注入技術を用いてセルソース・
ドレイン領域２０が形成される。さらに、ＰＲマスク１
９が除去された後に、負電圧ＮＭＯＳＴｒ５１のゲート
領域にレジストなどのＰＲマスク２１をパターニング
し、負電圧ＮＭＯＳＴｒ５１のゲート電極が形成され
る。そして、ＰＲマスク１９をマスクにして、負電圧Ｎ
ＭＯＳＴｒ５１のソース・ドレイン領域がイオン注入技
術により形成される。
【００３４】これにより、ＰＲマスク１９が除去され、
例えばＢＰＳＧ膜などの第２の層間絶縁膜２３がＣＶＤ
法などにより１μｍの厚さで形成される。そして、第２
の層間絶縁膜２３の表面は、ＣＭＰ技術などで平坦化さ
れる。
例えばＢＰＳＧ膜などの第２の層間絶縁膜２３がＣＶＤ
法などにより１μｍの厚さで形成される。そして、第２
の層間絶縁膜２３の表面は、ＣＭＰ技術などで平坦化さ
れる。
【００３５】次に、図９において、コンタクト孔を開口
すべき箇所の第２の層間絶縁膜２３、及び第１の層間絶
縁膜１１が異方性エッチングなどのドライエッチング技
術により除去される時に使用される、レジストなどのＰ
Ｒマスク２４は、パターニングされる。
すべき箇所の第２の層間絶縁膜２３、及び第１の層間絶
縁膜１１が異方性エッチングなどのドライエッチング技
術により除去される時に使用される、レジストなどのＰ
Ｒマスク２４は、パターニングされる。
【００３６】最後に、図１０において、前述したよう
に、コンタクト孔を開口すべき箇所の第２の層間絶縁膜
２３、及び第１の層間絶縁膜１１は、異方性エッチング
などのドライエッチング技術により除去され、コンタク
ト孔２１０が開口される。そして、タングステンなどの
高融点金属プラグ２６が形成され、例えばアルミなどの
金属配線２７がパターニングされる。
に、コンタクト孔を開口すべき箇所の第２の層間絶縁膜
２３、及び第１の層間絶縁膜１１は、異方性エッチング
などのドライエッチング技術により除去され、コンタク
ト孔２１０が開口される。そして、タングステンなどの
高融点金属プラグ２６が形成され、例えばアルミなどの
金属配線２７がパターニングされる。
【００３７】上述した実施形態による方法では、負電圧
ＮＭＯＳＴｒ５１にＴＦＴを用い、このＴＦＴのボディ
ー部をメモリセルＴｒ５０のフローティングゲート電極
と同一工程で形成するという工程を採用しているため、
半導体装置を形成するプロセスの工程削減にもなる。
ＮＭＯＳＴｒ５１にＴＦＴを用い、このＴＦＴのボディ
ー部をメモリセルＴｒ５０のフローティングゲート電極
と同一工程で形成するという工程を採用しているため、
半導体装置を形成するプロセスの工程削減にもなる。
【００３８】また、本発明の不揮発性半導体記憶装置に
おいて、負電圧ＮＭＯＳＴｒ５１は、周辺ＮＭＯＳＴｒ
５２と周辺ＰＭＯＳＴｒ５３の上に第１の層間絶縁膜１
１を介して配置されているので、従来周辺ＰＭＯＳＴｒ
５２のＮウェル６と負電圧ＮＭＯＳＴｒ５１のディープ
Ｎウェルを離して配置する必要がなく、周辺回路部の面
積が縮小する為にチップサイズの縮小化が可能になると
いう利点が得られる。
おいて、負電圧ＮＭＯＳＴｒ５１は、周辺ＮＭＯＳＴｒ
５２と周辺ＰＭＯＳＴｒ５３の上に第１の層間絶縁膜１
１を介して配置されているので、従来周辺ＰＭＯＳＴｒ
５２のＮウェル６と負電圧ＮＭＯＳＴｒ５１のディープ
Ｎウェルを離して配置する必要がなく、周辺回路部の面
積が縮小する為にチップサイズの縮小化が可能になると
いう利点が得られる。
【００３９】上記実施例において、第１の電極材料膜７
と第３の電極材料膜１７とは、タングステンポリサイド
構造としてもよい。さらに、周辺Ｎ＋拡散層領域９と周
辺Ｐ＋拡散層領域１０は、サリサイド構造にしてもよ
い。
と第３の電極材料膜１７とは、タングステンポリサイド
構造としてもよい。さらに、周辺Ｎ＋拡散層領域９と周
辺Ｐ＋拡散層領域１０は、サリサイド構造にしてもよ
い。
【００４０】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。上述した実施形
態では、本発明を負電圧ＮＭＯＳＴｒ５１のみに適応し
たが、第２の実施形態として、チャージポンプ回路につ
いても適応することができる。
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。上述した実施形
態では、本発明を負電圧ＮＭＯＳＴｒ５１のみに適応し
たが、第２の実施形態として、チャージポンプ回路につ
いても適応することができる。
【００４１】この第２の実施形態による不揮発性半導体
記憶装置の構成を図１１に示す。この図において、チャ
ージポンプ回路５５は、メモリセルＴｒ５０のフローテ
ィングゲート電極２８、コントロールゲート電極２９及
びそれらに挟まれたインターポリ膜３０で形成される容
量で構成されている。
記憶装置の構成を図１１に示す。この図において、チャ
ージポンプ回路５５は、メモリセルＴｒ５０のフローテ
ィングゲート電極２８、コントロールゲート電極２９及
びそれらに挟まれたインターポリ膜３０で形成される容
量で構成されている。
【００４２】従って、この不揮発性半導体記憶装置で
は、メモリセルＴｒ５０とチャージポンプ回路５５が同
じ電極の構成で形成可能となり、従来半導体基板１と周
辺ゲート電極３１及びゲート酸化膜３で形成された容量
で構成されたチャージポンプよりも、周辺回路部の面積
を更に縮小することが出来るという効果が得られる。
は、メモリセルＴｒ５０とチャージポンプ回路５５が同
じ電極の構成で形成可能となり、従来半導体基板１と周
辺ゲート電極３１及びゲート酸化膜３で形成された容量
で構成されたチャージポンプよりも、周辺回路部の面積
を更に縮小することが出来るという効果が得られる。
【００４３】しかも、負電圧ＮＭＯＳＴｒ５１は、第１
の層間絶縁膜１１上にＴＦＴとして形成されている構造
となっているので、半導体基板１にリークする電流を０
にすることが可能となる。また、半導体基板１との間に
出来る拡散層容量は、「０」に出来るため、負電圧ＮＭ
ＯＳＴｒ５１に限らず、スイッチング速度などを重視す
るトランジスタを形成してもよいという効果も得られ
る。
の層間絶縁膜１１上にＴＦＴとして形成されている構造
となっているので、半導体基板１にリークする電流を０
にすることが可能となる。また、半導体基板１との間に
出来る拡散層容量は、「０」に出来るため、負電圧ＮＭ
ＯＳＴｒ５１に限らず、スイッチング速度などを重視す
るトランジスタを形成してもよいという効果も得られ
る。
【００４４】
【発明の効果】請求項１記載の発明によれば、半導体基
板と、この半導体基板上に形成されたメモリセルトラン
ジスタと、このメモリセルトランジスタを制御する、半
導体基板上に形成された第１のＭＯＳトランジスタと、
この第１のＭＯＳトランジスタ上に形成された第２のＭ
ＯＳトランジスタとを具備するため、第１のＭＯＳトラ
ンジスタと第２のＭＯＳトランジスタとが重ねられて構
成されるので、周辺回路部の面積が縮小でき、チップサ
イズの縮小化が可能になるという効果がある。
板と、この半導体基板上に形成されたメモリセルトラン
ジスタと、このメモリセルトランジスタを制御する、半
導体基板上に形成された第１のＭＯＳトランジスタと、
この第１のＭＯＳトランジスタ上に形成された第２のＭ
ＯＳトランジスタとを具備するため、第１のＭＯＳトラ
ンジスタと第２のＭＯＳトランジスタとが重ねられて構
成されるので、周辺回路部の面積が縮小でき、チップサ
イズの縮小化が可能になるという効果がある。
【００４５】請求項２記載の発明によれば、前記第１の
ＭＯＳトランジスタと第２のＭＯＳトランジスタとの間
に絶縁膜を設けるため、前記第１のＭＯＳトランジスタ
と第２のＭＯＳトランジスタとの間のリーク電流がな
く、第１のＭＯＳトランジスタと第２のＭＯＳトランジ
スタとが重ねられて構成されるので、周辺回路部の面積
が縮小でき、チップサイズの縮小化が可能になるという
効果がある。
ＭＯＳトランジスタと第２のＭＯＳトランジスタとの間
に絶縁膜を設けるため、前記第１のＭＯＳトランジスタ
と第２のＭＯＳトランジスタとの間のリーク電流がな
く、第１のＭＯＳトランジスタと第２のＭＯＳトランジ
スタとが重ねられて構成されるので、周辺回路部の面積
が縮小でき、チップサイズの縮小化が可能になるという
効果がある。
【００４６】請求項４記載の発明は、半導体基板上にメ
モリセルトランジスタを形成する第１の工程と、前記半
導体基板上にメモリセルトランジスタを制御する第１の
トランジスタを形成する第２の工程と、前記第１のトラ
ンジスタ上面に第２のトランジスタを形成する第３の工
程とからなるため、第１のＭＯＳトランジスタと第２の
ＭＯＳトランジスタとが重ねられて構成されるので、周
辺回路部の面積が縮小でき、チップサイズの縮小化が可
能になるという効果がある。
モリセルトランジスタを形成する第１の工程と、前記半
導体基板上にメモリセルトランジスタを制御する第１の
トランジスタを形成する第２の工程と、前記第１のトラ
ンジスタ上面に第２のトランジスタを形成する第３の工
程とからなるため、第１のＭＯＳトランジスタと第２の
ＭＯＳトランジスタとが重ねられて構成されるので、周
辺回路部の面積が縮小でき、チップサイズの縮小化が可
能になるという効果がある。
【図１】 本発明の一実施形態による不揮発性半導体記
憶装置の構成を示すブロック図である。
憶装置の構成を示すブロック図である。
【図２】 本発明の一実施形態による不揮発性半導体記
憶装置の構成を示す構造断面図である。
憶装置の構成を示す構造断面図である。
【図３】 本発明の一実施形態による不揮発性半導体記
憶装置の構成を示す構造断面図である。
憶装置の構成を示す構造断面図である。
【図４】 本発明の一実施形態による不揮発性半導体記
憶装置の構成を示す構造断面図である。
憶装置の構成を示す構造断面図である。
【図５】 本発明の一実施形態による不揮発性半導体記
憶装置の構成を示す構造断面図である。
憶装置の構成を示す構造断面図である。
【図６】 本発明の一実施形態による不揮発性半導体記
憶装置の構成を示す構造断面図である。
憶装置の構成を示す構造断面図である。
【図７】 本発明の一実施形態による不揮発性半導体記
憶装置の構成を示す構造断面図である。
憶装置の構成を示す構造断面図である。
【図８】 本発明の一実施形態による不揮発性半導体記
憶装置の構成を示す構造断面図である。
憶装置の構成を示す構造断面図である。
【図９】 本発明の一実施形態による不揮発性半導体記
憶装置の構成を示す構造断面図である。
憶装置の構成を示す構造断面図である。
【図１０】 本発明の一実施形態による不揮発性半導体
記憶装置の構成を示す構造断面図である。
記憶装置の構成を示す構造断面図である。
【図１１】 本発明の一実施形態による不揮発性半導体
記憶装置の構成を示す構造断面図である。
記憶装置の構成を示す構造断面図である。
【図１２】 不揮発性半導体記憶装置におけるデコーダ
の構成を示すブロック図である。
の構成を示すブロック図である。
【図１３】 図１２の不揮発性半導体記憶装置の動作を
示す表である。
示す表である。
【図１４】 従来の不揮発性半導体記憶装置の構成を示
す構造断面図である。
す構造断面図である。
１ 半導体基板 ２ フィールド絶縁膜 ３ ゲート絶縁膜 ５ Ｐウェル ６ Ｎウェル ７ 第１の電極材料 １１ 第１の層間絶縁膜 １３ トンネル酸化膜 １４ 第２の電極材料 ２３ 第２の層間絶縁膜
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5F001 AA25 AB08 AD03 AD12 AD61 AD70 AG10 AG12 AG21 AG40 5F083 EP02 EP23 EP55 ER29 GA09 GA28 HA02 HA05 HA10 JA02 JA04 JA32 JA33 JA35 JA36 JA39 JA53 JA56 MA06 MA19 PR03 PR21 PR36 PR40
Claims (4)
- 【請求項１】 半導体基板と、 この半導体基板上に形成されたメモリセルトランジスタ
と、 このメモリセルトランジスタを制御する、前記半導体基
板上に形成された第１のＭＯＳトランジスタと、 この第１のＭＯＳトランジスタ上に形成された第２のＭ
ＯＳトランジスタとを具備することを特徴とする不揮発
性半導体記憶装置。 - 【請求項２】 前記第１のＭＯＳトランジスタと第２の
ＭＯＳトランジスタとの間に絶縁膜を設けることを特徴
とする請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 前記第２のトランジスタがＮＭＯＳトラ
ンジスタであることを特徴とする請求項１または請求項
２記載不揮発性半導体記憶装置。 - 【請求項４】 半導体基板上にメモリセルトランジスタ
を形成する第１の工程と、 前記半導体基板上にメモリセルトランジスタを制御する
第１のトランジスタを形成する第２の工程と、 前記第１のトランジスタ上面に第２のトランジスタを形
成する第３の工程とからなることを特徴とする不揮発性
半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10211603A JP2000049351A (ja) | 1998-07-27 | 1998-07-27 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10211603A JP2000049351A (ja) | 1998-07-27 | 1998-07-27 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000049351A true JP2000049351A (ja) | 2000-02-18 |
Family
ID=16608510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10211603A Pending JP2000049351A (ja) | 1998-07-27 | 1998-07-27 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000049351A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100557532B1 (ko) | 2004-04-20 | 2006-03-03 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀 트랜지스터 및 그 제조 방법 |
| US7601998B2 (en) | 2006-09-14 | 2009-10-13 | Samsung Electronics Co., Ltd. | Semiconductor memory device having metallization comprising select lines, bit lines and word lines |
| JP2017017329A (ja) * | 2011-01-13 | 2017-01-19 | 株式会社半導体エネルギー研究所 | 記憶装置及び記憶装置の作製方法 |
-
1998
- 1998-07-27 JP JP10211603A patent/JP2000049351A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100557532B1 (ko) | 2004-04-20 | 2006-03-03 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀 트랜지스터 및 그 제조 방법 |
| US7304346B2 (en) | 2004-04-20 | 2007-12-04 | Hynix Semiconductor Inc. | Flash memory cell transistor and method for fabricating the same |
| US7601998B2 (en) | 2006-09-14 | 2009-10-13 | Samsung Electronics Co., Ltd. | Semiconductor memory device having metallization comprising select lines, bit lines and word lines |
| US8034668B2 (en) | 2006-09-14 | 2011-10-11 | Samsung Electronics Co., Ltd. | Method for forming semiconductor device having metallization comprising select lines, bit lines and word lines |
| US8399308B2 (en) | 2006-09-14 | 2013-03-19 | Samsung Electronics Co., Ltd. | Method for forming semiconductor device having metallization comprising select lines, bit lines and word lines |
| JP2017017329A (ja) * | 2011-01-13 | 2017-01-19 | 株式会社半導体エネルギー研究所 | 記憶装置及び記憶装置の作製方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021015 |