KR20030047805A - 비휘발성 반도체 메모리 및 그의 동작방법 - Google Patents

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Abstract

한 쌍의 트렌치가 표면상에 형성되는 반도체 기판; 제 1 절연막 개재물을 통하여 한 쌍의 트렌치내에 각각 형성되는 제 1 전극들; 제 2 절연막 개재물을 통하여 트렌치들간의 반도체 기판상에 형성되는 제 2 전극; 및 제 3 절연막 개재물을 통하여 제 2 전극상에 형성되는 제 3 전극을 구비하는 메모리 셀을 갖는 비휘발성 반도체 메모리가 개시되어 있다.

Description

비휘발성 반도체 메모리 및 그의 동작방법{NONVOLATILE SEMICONDUCTOR MEMORY AND METHOD OF OPERATING THE SAME}
본 발명은 비휘발성 반도체 메모리 및 그의 동작방법에 관한 것이다. 더욱 자세하게는, 고집적화할 수 있는 비접속 (contactless) 셀을 구비하는 비휘발성 반도체 메모리 및 그의 동작방법에 관한 것이다.
비휘발성 반도체 메모리의 메모리 셀 크기를 축소시키는 방법으로서, 비접속 어레이가 이용되어 왔다. 이 어레이는 비트선과 드레인 확산층간을 접속할 필요가 없어, 셀 설계를 용이하게 할 수 있고 대기억용량에 적합하다.
예를 들면, 도 15a 및 도 15b에 도시된 바와 같이, 비접속 AND셀이 제안되어왔다 (IEDM 92, pp.991-993, 1992).
이 셀에서, 부동 게이트 (24) 는, 고농도 불순물 확산층 (22) 들간의 반도체 기판 (21) 내에 형성된 채널상의 게이트 절연막 (23) 개재물을 통하여 반도체 기판 (21) 상에 형성된다. 또한, 제어 게이트 (CG; 26) 는 절연막 (25) 개재물을 통하여 부동 게이트 (24) 상에 형성된다. 고농도 불순물 확산층 (22) 은 소스/드레인 영역뿐만 아니라 비트선으로서 기능한다.
상술한 셀에서, 고농도 불순물 확산층 (22) 을 비트선으로서 이용하기 위해서는 저항을 감소시키는 것이 필요하다. 일반적으로, 불순물로서의 인 및 비소와 같은 이온이 고농도로 주입되고 750 ℃ 이상에서 열처리가 수행되어 고농도 불순물 확산층 (22) 이 활성화 된다.
그러나, 열처리에 의해, 도 15b에 도시된 바와 같이, 불순물이 측면방향으로도 확산되어, 부동 게이트 (24) 와 고농도 불순물 확산층 (22) 간의 오버랩 길이가 증가한다. 그 결과, 오버랩 길이의 조절이 곤란해진다.
또한, 셀 미세화가 시도되는 경우, 부동 게이트 (24) 와 고농도 불순물 확산층 (22) 간의 오버랩 길이는 소위 짧은 채널 효과를 억제하는 유효 채널길이 (L) 를 확보하는데 무시할 수 없는 요인으로 된다. 따라서, 게이트 길이 (M) 조절시, 부동 게이트와 고농도 불순물 확산층 (22) 간의 오버랩 길이의 조절이 셀 미세화에 중요한 역활을 하게 된다.
도 1a는 본 발명에 따른 비휘발성 반도체 메모리의 실시형태를 나타내는 구조평면도이고, 도 1b 및 도 1c는 이 실시형태를 나타내는 개략단면도.
도 2는 도 1의 비휘발성 반도체 메모리의 등가회로도.
도 3a는 본 발명에 따른 비휘발성 반도체 메모리의 다른 실시형태를 나타내는 구조평면도이고, 도 3b 및 도 3c는 다른 실시형태를 나타내는 개략단면도.
도 4는 도 3의 비휘발성 반도체 메모리의 등가회로도.
도 5는 본 발명에 따른 비휘발성 반도체 메모리의 또 다른 실시형태를 나타내는 등가회로도.
도 6은 본 발명에 따른 비휘발성 반도체 메모리를 제조하는 방법의 단계들을 나타내는 주요부분의 개략단면도.
도 7은 본 발명에 따른 비휘발성 반도체 메모리를 제조하는 방법의 단계들을 나타내는 주요부분의 개략단면도.
도 8은 본 발명에 따른 비휘발성 반도체 메모리를 제조하는 방법의 단계들을 나타내는 주요부분의 개략단면도.
도 9는 본 발명에 따른 비휘발성 반도체 메모리를 제조하는 방법의 단계들을나타내는 주요부분의 개략단면도.
도 10은 본 발명에 따른 비휘발성 반도체 메모리를 제조하는 방법의 단계들을 나타내는 주요부분의 개략단면도.
도 11은 본 발명에 따른 비휘발성 반도체 메모리를 제조하는 방법의 단계들을 나타내는 주요부분의 개략단면도.
도 12는 본 발명에 따른 비휘발성 반도체 메모리를 제조하는 방법의 단계들을 나타내는 주요부분의 개략단면도.
도 13은 본 발명에 따른 비휘발성 반도체 메모리를 제조하는 방법의 단계들을 나타내는 주요부분의 개략단면도.
도 14는 본 발명에 따른 비휘발성 반도체 메모리를 제조하는 방법의 단계들을 나타내는 주요부분의 개략단면도.
도 15a 및 도 15b는 종래기술의 비휘발성 반도체 메모리를 각각 나타내는 등가회로도 및 개략단면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 실리콘 기판 (반도체 기판)
2 : 산화막
3 : 질화막
4, 13 : 포토레지스트
5 : 트렌치
6a : 산화막 (제 1 절연막)
6b : 열산화막 (제 1 절연막)
7 : 고농도 불순물 확산층
8 : 선택게이트
8a: 폴리실리콘막
9 : 열산화막
10 : 터널 절연막 (제 2 절연막)
11 : 산화막
12 : 부동 게이트 (제 2 전극)
14 : ONO막 (제 3 절연막)
15 : 제어 게이트 (제 3 전극)
본 발명에 따르면, 한 쌍의 트렌치가 표면상에 형성되는 반도체 기판; 제 1 절연막 개재물을 통하여 한 쌍의 트렌치내에 각각 형성되는 제 1 전극들; 제 2 절연막 개재물을 통하여 트렌치들간의 반도체 기판상에 형성되는 제 2 전극; 및 제 3 절연막 개재물을 통하여 제 2 전극상에 형성되는 제 3 전극을 구비하는 메모리 셀을 갖는 비휘발성 반도체 메모리가 제공된다.
또한, 본 발명에 따르면, 한 쌍의 트렌치가 표면상에 형성되는 반도체 기판; 제 1 절연막 개재물을 통하여 한 쌍의 트렌치내에 형성되어 선택 트랜지스터를 각각 형성하는 제 1 전극들; 제 2 절연막 개재물을 통하여 트렌치들간의 반도체 기판상에 형성되는 제 2 전극; 및 제 3 절연막 개재물을 통하여 제 2 전극상에 형성되는 제 3 전극을 구비하는 메모리 셀을 갖는 비휘발성 반도체 메모리의 판독 방법이 제공되는데,
선택 트랜지스터의 임계값 보다 큰 전압이 제 1 전극들에 각각 인가되어 2개의 선택 트랜지스터를 ON 상태로 변화하여, 메모리 셀을 판독하며,
상술한 비휘발성 반도체 메모리를 기록하는 방법에서,
선택 트랜지스터의 임계값 보다 큰 전압이 제 1 전극들중 하나에 인가되어 선택 트랜지스터를 ON 상태로 변화하고, 선택 트랜지스터의 임계값 보다 작은 전압이 제 1 전극들중 다른 하나에 인가되어 선택 트랜지스터를 OFF 상태로 변화하여, 메모리 셀을 기록한다.
또한, 본 발명에 따르면, 청구항 제 11 항에 따른 비휘발성 반도체 메모리를 기록하는 방법이 제공되는데, 이 기록 동작은,
(1) 소스 영역에 접속되는 선택 트랜지스터의 제 1 전극들에, 선택 트랜지스터의 임계값보다 작은 전압을 인가하고,
드레인 영역에 소정의 전압을 인가하고,
드레인 영역에 접속되는 선택 트랜지스터의 모든 제 1 전극들에, 선택 트랜지스터의 임계값보다 큰 전압을 인가하여, 메모리 셀의 제 2 전극 바로 아래의 채널 영역을 드레인 전압으로 충전하는 제 1 단계; 및
(2) 비선택 메모리 셀의 드레인영역에 접속되는 선택 트랜지스터의 제 1 전극들에, 선택 트랜지스터의 임계값보다 작은 전압을 인가하고,
선택 메모리 셀에 접속되는 드레인 영역을 접지하고,
선택 메모리 셀을 구비하는 제 3 전극에, 선택 메모리 셀의 임계값보다 큰 전압을 인가하는 제 2 단계에 의해 수행된다.
[실시형태]
본 발명에 따른 비휘발성 반도체 메모리는 반도체 기판, 제 1 전극, 제 2 전극 및 제 3 전극을 구비하는 하나 이상의 메모리 셀을 구비한다.
반도체 기판은 반도체 메모리에 통상 이용되는 것이면 특별히 제한하지 않는다. 예를 들면, 실리콘 및 게르마늄과 같은 원소 반도체 기판, GaAs, InGaAs 및 ZnSe 와 같은 화합물 반도체 기판, SOI 기판 및 다층 SOI 기판이 이용된다. 이들중, 실리콘 기판이 바람직하다. 반도체 기판은 상부에 형성되는 소자 분리영역을 포함하는 것이 바람직하다. 또한, 반도체 기판은 트랜지스터, 커패시터, 레지스터와 같은 소자, 층간절연막, 이들로 이루어진 회로 및 단일층 또는 다층 구조를 갖는 반도체 장치와 조합할 수 있다. 소자 분리영역은 LOCOS 막, 트렌치 산화막 및 STI막과 같은 여러 소자 분리막으로 형성될 수 있지만, 이들중 STI막을 이용하는 것이 바람직하다.
제 1 전극은 제 1 절연막 개재물을 통하여 반도체 기판의 표면상에 형성되는 트렌치에 형성된다.
예를들면, 트렌치는 약 2000 내지 5000 Å인 깊이를 갖도록 형성될 수 있다.
제 1 절연막은 특별히 한정되는 것은 아니다. 예를 들면, 단일층 또는 다층막, 즉, 실리콘 산화막 및 실리콘 질화막과 같은 절연막, 또는 TiO2및 Al2O3와 같은 고유전체막으로 형성될 수 있다. 제 1 절연막의 두께는 약 50 내지 300 Å인 것이 적절하며, 트렌치내에서 균일할 수 있거나 트렌치의 저부 및 측부에서 상이할 수 있다. 트렌치의 저부에서의 제 1 절연막의 두께는 트렌치 측부에서의 두께보다 더 큰 것이 바람직하다. 예를 들면, 트렌치 저부에서의 두께는 약 50 내지 300 Å일 수 있고, 트렌치 측부에서의 두께는 약 100 내지 500 Å일 수 있다. 상술한 바와 같이, 제 1 절연막이 트렌치 측부에서와 저부에서 상이한 두께를 갖는 경우, 트랜지스터의 임계값보다 큰 전압을 제 1 전극에 인가하여 트렌치의 측부에 채널영역을 형성할 때에, 트렌치 저부에서의 OFF 상태를 용이하게 확보할 수 있다.
트렌치 저부 및 측부에서의 제 1 절연막의 두께를 상이하게 하는 대신에, 트렌치의 저부표면 및 트렌치의 측부표면 일부분에 상이한 불순물 농도로 불순물을도핑하여, 상술한 효과를 얻을 수도 있다. 이 경우에, 상이한 불순물농도를 갖는 영역이 단일 트렌치내에서 좌우대칭이 되도록 배열되는 방식으로 불순물 농도를 상이하게 하는 것이 바람직하다. 트렌치의 저부 표면상에만, (측부표면의 저부를 포함한) 저부표면의 근방에서만, 또는 트렌치의 측부표면의 저부상에서만 불순물 농도를 증가시킬 수도 있다. 이 경우, 불순물 농도는 낮은 영역이 1010내지 1011cm-3인 범위로 되고 높은 영역이 1017내지 1019cm-3인 범위로 되도록 적절하게 상이하게 할 수 있다.
제 1 절연막의 두께는, 예를 들면, 다음 단계들에 의해 상이하게 될 수 있다. 즉, 상부에 트렌치가 형성된 반도체 기판상에 절연막이 형성된 후, 트렌치내에 절연막만을 남겨놓기 위해 다시 에칭한다. 그 후, 결과적인 반도체 기판이 가열처리를 받아, 트렌치 저부표면상의 절연막보다 더 얇게 트렌치의 측벽상에 열산화막이 형성된다.
또한, 불순물 농도를 상이하게 하는 방법으로서는, 트렌치에 절연막 또는 포토레지스트가 형성되지 않은 반도체 기판표면을 마스킹한 상태에서, 상부에 트렌치가 형성된 반도체 기판에 수직 방향으로 이온을 주입하여, 트렌치 저부표면에만 불순물을 주입하는 방법이 있다. 또한, 마스크를 이용하거나 마스크를 이용하지 않고 상이한 주입에너지로 여러번 이온을 주입하는 방법도 있다.
단일 메모리 셀에서는, 2개의 제 1 전극이, 즉, 한 쌍의 제 1 전극이 형성된다. 이들 제 1 전극은 소위 선택 게이트로서 기능하며, 제 1 절연막과 함께 소위 선택 트랜지스터를 형성한다.
제 1 전극쌍중 하나 (제 1 전극 트랜지스터) 는 소스 영역에 접속되는 것이 바람직하고 다른 하나는 드레인 영역에 접속되는 것이 바람직하다.
하나 이상의 메모리 셀이 형성되는 경우, 메모리 셀의 제 1 전극은 Y 방향을 따라 접속되는 것이 바람직하다.
또한, 하나 이상의 메모리 셀이 형성되는 경우, X 방향으로 인접하는 2개의 메모리 셀은 제 1 전극들중 하나 (제 1 전극 트랜지스터) 를 공유하고, 이 공유된 제 1 전극 (제 1 전극 트랜지스터) 은 소스 영역에 접속되는 것이 바람직하다.
하나 이상의 메모리 셀이 형성되고 X 방향으로 인접한 2개의 메모리 셀이 제 1 전극들중 하나를 공유하는 경우, 메모리 셀의 다른 제 1 전극 (제 1 전극 트랜지스터) 은 드레인 영역에 접속된다. 드레인 영역에 접속되는 제 1 전극들은 이들 모두에 동일전압이 인가되는 방식으로 전기 접속될 수 있거나, 이들 모두에 상이한 전압이 인가되는 방식으로 전기 절연될 수 있거나, 제 1 전극들의 여러 그룹에 동일 또는 상이한 전압이 인가되는 방식으로 전기 접속 또는 전기 절연될 수 있다. 그 어떤 경우에도, 소자 분리영역이, 드레인 영역에 접속되는 인접 제 1 전극들간에 형성되는 것이 바람직하다.
제 1 전극은 N형 또는 P형 및 비정질, 단결정 또는 다중결정인 원소 반도체 (예를 들면, 실리콘 또는 게르마늄) 또는 화합물 반도체 (예를 들면, GaAs, InP, ZnSe 및 CsS); 금, 백금, 은, 구리 및 알루미늄과 같은 금속; 티타늄, 탄탈륨 및 텅스텐과 같은 고융점 금속 (난융금속); 또는 고융점 금속과의 실리사이드 또는 폴리사이드로 형성되는 단일층 구조 또는 다층구조가 될 수 있다. 이들중, 다중결정 실리콘을 이용하는 것이 바람직하다. 제 1 전극의 두께는 제 1 절연막의 두께 및 트렌치의 깊이에 따라 적절하게 조절될 수 있다. 예를 들면, 약 500 내지 2000 Å의 두께가 될 수 있다.
제 2 전극은 제 2 절연막 개재물을 통하여 트렌치들간의 반도체 기판상에 형성된다. 제 2 전극은 소위 부동 게이트로서 기능한다. 제 2 절연막의 재료 및 두께는 제 1 절연막의 재료 및 두께와 동일할 수 있다. 제 2 전극의 재료는 제 1 전극의 재료와 동일할 수 있고, 제 2 전극의 두께는 예를 들면, 약 50 내지 150 nm가 적절하다.
제 3 전극은 제 3 절연막 개재물을 통하여 제 2 전극상에 형성된다. 제 3 전극은 소위 제어 게이트로서 기능한다. 제 3 절연막의 재료 및 두께는 제 1 절연막의 재료 및 두께와 동일할 수 있다. 제 3 절연막은 산화막에 의해 약 100 내지 200 nm 인 두께를 갖는 ONO 막으로 형성되는 것이 바람직하다. 제 3 전극은 제 1 전극의 재료와 동일한 재료로 형성될 수 있고 제 3 전극의 두께는 예를 들면, 약 100 내지 300 nm인 두께를 갖는 것이 적절하다.
하나 이상의 메모리 셀이 형성되는 경우, 제 3 전극은 X 방향으로 배열되는 메모리 셀과 접속하는 것이 바람직하다.
본 발명의 반도체 메모리를 동작시키는 방법을, 다음 실시형태를 통하여 상세히 설명한다. 그러나, 인가되어질 전압은 예를 들어 후술한 값으로 제한되지 않고, 후술할 전압의 인가시 수행되는 동작이 실현된다면, 어떠한 전압값도 이용될수 있다.
이하, 비휘발성 반도체 메모리 및 그의 동작방법의 실시형태를 도면을 통하여 설명한다.
제 1 실시형태; 단위 메모리 셀
도 1a, 도 1b, 도 1c 및 도 2는 본 발명에 따른 비휘발성 반도체 메모리의 단위 메모리 셀을 설명한다.
도 1a 내지 도 1c에 도시된 바와 같이, 메모리 셀은 상부에 트렌치가 형성되는 P형 실리콘 기판 (1) 을 구비한다. 폴리실리콘으로 형성되는 선택 게이트 (8; SG 1 및 SG 2) 는 트렌치의 저부표면 및 측벽표면상에 형성되는 트렌치 선택 게이트 산화막 (6) 개재물을 통하여 트렌치내에 매립된다. 또한, 폴리실리콘으로 형성되는 부동 게이트 (12; FG) 는 상부에 ONO 막 (14) 및 제어 게이트 (15; CG) 가 순차적으로 형성되는 터널 절연막 (10) 개재물을 통하여 트렌치들간의 실리콘 기판 (1) 의 부동 표면상에 형성된다.
도 2에 도시된 바와 같이, 메모리 셀의 일단부는 선택 게이트 (SG1) 를 통하여 드레인에 접속되는 한편, 타단부는 선택 게이트 (SG2) 를 통하여 소스에 접속된다.
단위 메모리 셀을 동작시키는 방법을 표 1을 통하여 설명한다.
판독시, 선택 게이트 (SG1 및 SG2) 의 임계전압보다 큰 3V인 전압이 선택 게이트 (SG1 및 SG2) 에 인가되어, 이들 선택 게이트를 ON 상태로 놓는다. 드레인에 1V를 인가하고 소스를 접지시키고 제어 게이트에 4V를 인가하여, 제어 게이트아래의 트랜지스터의 임계전압이 4V 이상인 경우에는 OFF 상태가 성립되는 한편, 임계전압이 4V 이하인 경우에는 ON 상태가 성립된다.
소거시, 소스, 드레인 및 선택 게이트 (SG1 및 SG2) 가 접지되고, -20V인 음의 고전압이 제어 게이트에 인가된다. 이에 의해, 전자가 부동 게이트로부터 반도체 기판으로 추출되고, 메모리 셀의 임계값을 감소시켜 소거를 수행한다.
기록시, 4V가, 드레인측상의 선택 게이트 (SG1) 에 인가되고, 소스측상의 선택 게이트 (SG2) 및 소스가 접지된다. 선택 셀의 드레인을 접지하고 비선택 셀의 드레인에 4V를 인가하고 제어 게이트에 20V를 인가하면, 선택 셀의 선택 트랜지스터 (Tr) 가 ON 상태에 진입하고 고전기장이 터널 산화막에 인가되고 전자가 반도체 기판으로부터 부동 게이트로 주입되어, 선택 셀의 임계값이 증가한다. 이와 반대로, 비선택셀에서는, 선택 트랜지스터 (Tr) 가 OFF 상태에 진입하고 터널 영역의 반도체 기판표면상에 형성되는 공핍층이 부동 상태로 변화된다. 이 경우에, 터널 산화막에 인가되는 전기장은 낮고 전자 주입이 발생하지 않아 임계값이 변화하지 않는다. 기록은 상술한 전압인가에 의해 수행한다.
제 2 실시형태; 메모리 셀 어레이
도 3a, 도 3b, 도 3c 및 도 4는 본 발명에 따른 비휘발성 반도체 메모리의 메모리 셀 어레이를 나타낸다.
도 3a 내지 도 3c에 도시된 바와 같이, 메모리 셀 어레이는 도 1a 및 도 1c에 도시된 바와 같은 복수의 단위 메모리 셀을 구비하며, 선택 게이트 (8; SG2) 가 X방향으로 인접한 2개의 메모리 셀간을 공유하고, 제어 게이트 (15; CG1 및 CG2) 가 X 방향으로 배치되는 복수의 메모리 셀과 접속한다.
또한, 도 4를 참조하면, 선택 게이트 (8; SG2) 의 게이트 전압이 동일 전위로 설정되는 경우에도, 상이한 드레인 전압이 메모리 셀에 인가될 수 있다. 도 4의 이중선은 트랜지스터의 채널을 나타낸다.
메모리 셀을 동작시키는 방법을, 표 2를 통하여 설명한다.
본 실시형태에서는, 좀더 설명을 쉽게 하기 위하여, 2개의 선과 2개의 컬럼을 구비한 메모리 셀 어레이를 이용하여 설명한다. C11은 선택셀이다.
판독시, 선택 게이트 (SG1 및 SG2) 의 임계전압보다 큰 3V인 전압이 선택 게이트 (SG1 및 SG2) 에 인가되어, 이들을 ON 상태로 놓는다. 1V인 전압이 선택 셀 (C11) 의 드레인 1에 인가되고 소스가 접지되고 4V가 제어 게이트 (CG1) 에 인가되고 0V가 제어 게이트 (CG2) 에 인가되는 경우, 셀의 임계값이 4V 보다 낮으면 상태는 ON으로 시프트하고 (소거 상태), 셀의 임계값이 4V 보다 높으면 상태는 OFF로 시프트한다 (기록 상태). 이에 의해, 선택 셀 (C11) 의 상태가 판독된다.
소거시, -20V인 음의 고전압이 제어 게이트에 인가되어 (0V가 SG1, SG2, CG2 및 소스에 인가되고 드레인 1 및 2가 개방상태에 있음), 전자가 부동 게이트로부터 반도체 기판으로 추출되어, 셀의 임계값이 감소된다. 이에 의해, 소거가 선마다 수행된다.
기록시, 선택 셀 (C11) 의 드레인 1이 접지되고 4V가 비선택 셀의 드레인 2에 인가되고 4V가 선택 게이트 (SG1) 에 인가된다. 이때, 선택 게이트 (SG2) 가 접지되어 OFF 상태로 유지된다. 바이어스 조건하에, 20V인 고전압이 선택 셀의 제어 게이트 (CG1) 에 인가되어, 고전기장이 선택셀 (C11) 만의 터널 산화막에 인가되어 전자가 기판으로부터 부동 게이트로 주입된다. 따라서, 임계값이 더 큰 값으로 시프트한다. 기록은 상술한 전압 인가에 의해 수행된다.
실시형태 3; 메모리 셀 어레이
이 메모리 셀 어레이는 도 3a 내지 도 3c 및 도 5에 도시된 바와 같은 복수의 단위셀을 구비하며, X 방향으로 인접하는 2개의 메모리 셀은 선택 게이트 (8; SG2) 를 공유하고 제어 게이트 (15; CG1 및 CG2) 는 X 방향으로 배열되는 복수의메모리 셀과 접속한다. 또한, 소자 분리영역은 드레인에 접속되는 인접한 선택 게이트들간에 형성되어 컬럼들간의 전기 절연을 제공한다.
또한, 드레인은 도 5에 도시된 바와 같이, 인접한 메모리 셀들간에 공유되어, 상이한 선택 게이트 전압 (SG1: SG1a 및 SG1b로 나누어짐) 을 인가받는다. 도 5의 이중선은 트랜지스터의 채널을 나타낸다.
메모리 셀 어레이를 동작시키는 방법을 표 3을 참조하여 설명한다.
판독시, 선택 게이트 (SG1a 및 SG2) 의 임계전압보다 큰 3V인 전압이 선택 게이트 (SG1a 및 SG2) 에 인가되어, 이들을 ON 상태로 한다. 1V인 전압이 선택 셀 (C11a 및 C12a) 에 인가되고 (1V가 드레인 1 및 2에 인가됨) 소스가 접지되고 4V가 제어 게이트 (CG1) 에 인가되는 (0V가 CG2에 인가됨) 경우, 셀의 임계전압이 4V 이하라면 ON 상태가 성립되는 한편, 임계전압이 4V 이상이면 OFF 상태가 성립된다. 이에 의해, 선택 셀 (C11a 및 C12a) 의 데이터가 판독된다.
소거시, -20V인 음의 고전압이 제어 게이트 (CG1) 에 인가되고 0V가 SG1, SG2, CG2 및 소스에 인가되어 드레인 1 및 2가 개방된다. 이에 의해, 전자가부동 게이트로부터 반도체 기판으로 추출되어, 셀의 임계값이 감소된다. 따라서, 소거가 라인마다 수행된다.
기록시, 선택 게이트 (SG2) 가 항상 접지되어 OFF 상태로 진입하고, 다음 2개의 단계에 의해 기록이 수행된다. 도 5를 통하여, 단일 제어 게이트상의 2 페이지 셀 (C11a 및 C11b) 을 나타내며, 데이터가 C11a 셀에 기록되는 경우를 나타내고 있다.
단계 1에서, 6V가 양쪽 셀들의 선택 게이트 (SG1; SG1a 및 SG1b) 에 인가되고 4V가 드레인 1 및 2에 인가되고 6V가 제어 게이트 (CG1 및 CG2) 에 인가되어 셀 채널이 약 4V로 충전된다.
단계 2에서, 비선택 페이지 셀 (C11b 및 C12b) 에 접속되는 선택 게이트 (SG1b) 가 접지된다. 이후, 선택 페이지 셀 (C11a 및 C12a) 에서, 선택 셀의 드레인 1이 접지되고 비선택 셀의 드레인 2가 4V로 유지된 후, 선택 셀 (C11a) 의 제어 게이트 (CG1) 에서의 전압이 20V로 상승한다. 이때, 고전기장이 선택 셀 (C11a) 의 터널 산화막에만 인가되어, 전자가 기판으로부터 부동 게이트로 주입되고, 이에 의해, 셀의 임계전압이 증가한다. 이와 반대로, 비선택 셀의 채널 영역이 약 4V로 여전히 충전되기 때문에, 터널 산화막에 인가되는 전기장은 낮아, 전자가 공급되지 않고 터널 산화막을 통하여 추출되어 임계전압이 로우로 유지된다. 따라서, 기록이 선택 셀 (C11a) 에 대한 비트마다 수행된다.
실시형태 4; 제조방법
먼저, 도 6에 도시된 바와 같이, 20nm 두께인 산화막 (2) 을 900℃에서 열산화공정에 의해 제 1 도전형 실리콘 기판 (1) 상에 성막하며, 산화막 (2) 상에, 100nm 두께인 질화막 (3) 을 성막한다. 마스크로서 소정의 형상을 갖는 포토레지스트 (4) 를 이용하여, 실리콘 기판 (1) 을 에칭하여 300nm 깊이인 트렌치 (5) 를 형성한다.
이후, 도 7에 도시된 바와 같이, 포토레지스트 (4) 를 제거한 후, 열산화공정에 의해 20nm 두께인 트렌치 선택 게이트 산화막 (6) 을 트렌치 (5) 에 형성한다. 결과적인 실리콘 기판 (1) 에 0°인 주입각도에서 보론을 주입하여, 트렌치 (5) 의 저부에만 보론 불순물 확산층 (7) 을 형성한다. 이에 의해, 트렌치 (5) 저부의 임계값은 트렌치 측벽에서의 임계값보다 높게 상승하여, 트렌치 우측 측벽과 트렌치 좌측 측벽 간에 전기절연을 제공한다.
이후, 도 8에 도시된 바와 같이, 트렌치 (5) 를 매립할 수 있는 두께정도, 예를 들면, 300nm 인 두께로 폴리실리콘막 (8a) 을 성막한 후, 질화막 (3) 의 표면이 노출될 때까지 CMP에 의해 평탄화공정을 수행한다.
이후, 도 9에 도시된 바와 같이, 트렌치 (5) 에 충전되는 폴리실리콘막 (8a) 을 열산화하여 열산화막 (9) 을 폴리실리콘막 (8a) 의 표면상에 형성하여, 선택 게이트 (8) 를 제공한다.
또한, 도 10에 도시된 바와 같이, 산화막 (2) 과 질화막 (3) 이 제거된 실리콘 기판 (1) 에 800℃에서 열산화공정을 수행하여 7nm두께인 터널 산화막 (10) 을 형성한다. 이에 의해, 약 14nm 두께인 산화막 (11) 및 열산화막 (9) 이 폴리실리콘막의 측부 및 상단부상에 각각 배치된다.
이후, 도 11에 도시된 바와 같이, 마스크로서 포토레지스트 (13) 를 이용하여 패터닝한 결과적인 실리콘 기판 (1) 상에 폴리실리콘막을 형성하여, 부동 게이트 (FG; 12) 를 형성한다.
최종적으로, 도 12에 도시된 바와 같이, 산화막 변화으로 14nm에 상당하는 두께인 ONO막 (14) 과 실리사이드 막을 성막한다. 이후, 실리사이드 막, ONO막 (14) 및 부동 게이트 (12) 가 워드선의 패턴내로 순차 에칭된다. 이에 의해, 제어 게이트 (15) 를 자기정렬방식으로 형성하여 트랜지스터를 완성한다.
실시형태 5; 제조방법
도 6에 도시된 것과 동일한 방법으로, 트렌치 (5) 를 실리콘 기판 (1) 상에 형성한다.
포토레지스트 (4) 를 제거한 후, 도 13에 도시된 바와 같이 트렌치의 저부표면에만 산화막 (6a) 을 남겨두도록 다시 에칭한 결과적인 실리콘 기판 (1) 상에 산화막을 형성한다.
이후, 도 14에 도시된 바와 같이, 트렌치 저부 표면상의 산화막 (6a) 보다 얇은 열산화막 (6b) 을 트렌치의 측벽상에 형성한다.
본 실시형태의 이하 제조 단계들은 실시형태 4의 제조단계들과 동일하다.
본 실시형태의 방법에 따르면, 트렌치 저부표면상의 산화막 (6a) 은 트렌치 측벽상에 형성되는 산화막 (6) 보다 두껍게 형성되기 때문에, 트렌치 저부표면에서의 임계값을 증가시킨다. 또한, 트렌치의 우측과 좌측상의 채널영역이 서로 전기절연되어질 수 있다.
본 발명에 따르면, 제 1 전극은 반도체 기판상에 형성되는 트렌치에 매립되고, 제 1 전극으로 이루어진 선택 트랜지스터의 채널영역을 통하여 소스/드레인 영역에 접속된다. 이에 의해, 불순물 확산층인 소스/드레인 영역을 메모리 셀의 채널영역에 직접 접속할 필요가 없게 된다. 따라서, 불순물 확산층과, 메모리 셀의 부동 게이트간의 오버랩이 존재하지 않아, 게이트 길이의 범위성 (scalability) 을 향상시킬 수 있다. 이에 의해, 대기억용량 및 저비트 코스트를 갖는 비휘발성 반도체 메모리를 제공할 수 있다.
또한, 상술한 비휘발성 반도체 메모리로 및 상술한 비휘발성 반도체 메모리로부터의 기록 및 소거가, FN 터널링 전류 및 채널 열전자에 의해 수행될 수 있다. 따라서, 고신뢰성을 갖고 고속으로 기록가능한 비휘발성 반도체 메모리를 제공할 수 있다.

Claims (14)

  1. 한 쌍의 트렌치가 표면상에 형성되는 반도체 기판;
    제 1 절연막 개재물을 통하여 상기 한 쌍의 트렌치내에 각각 형성되는 제 1 전극들;
    제 2 절연막 개재물을 통하여 상기 트렌치들간의 상기 반도체 기판상에 형성되는 제 2 전극; 및
    제 3 절연막 개재물을 통하여 상기 제 2 전극상에 형성되는 제 3 전극을 구비하는 메모리 셀을 갖는 것을 특징으로 하는 비휘발성 반도체 메모리.
  2. 제 1 항에 있어서,
    상기 메모리 셀은 상기 제 1 전극들로 이루어진 선택 트랜지스터를 통하여 한 쌍의 소스/드레인 영역에 각각 접속되는 것을 특징으로 하는 비휘발성 반도체 메모리.
  3. 제 1 항에 있어서,
    상기 제 1 절연막은 상기 트렌치의 저부에서의 두께와 측부에서의 두께가 상이한 것을 특징으로 하는 비휘발성 반도체 메모리.
  4. 제 1 항에 있어서,
    상기 반도체 기판상에 형성되는 상기 트렌치의 저부 표면 및 측부 표면에는, 그 트렌치의 저부 표면과 측부 표면 일부에서, 상이한 불순물 농도로 불순물이 도핑되는 것을 특징으로 하는 비휘발성 반도체 메모리.
  5. 한 쌍의 트렌치가 표면상에 형성되는 반도체 기판;
    제 1 절연막 개재물을 통하여 상기 한 쌍의 트렌치내에 형성되어 선택 트랜지스터를 각각 형성하는 제 1 전극들;
    제 2 절연막 개재물을 통하여 상기 트렌치들간의 상기 반도체 기판상에 형성되는 제 2 전극; 및
    제 3 절연막 개재물을 통하여 상기 제 2 전극상에 형성되는 제 3 전극을 구비하는 메모리 셀을 갖는 비휘발성 반도체 메모리의 판독 방법으로서,
    상기 제 1 전극들에 상기 선택 트랜지스터의 임계값 보다 큰 전압을 각각 인가하여, 2개의 상기 선택 트랜지스터를 ON 상태로 변화시킴으로써, 상기 메모리 셀을 판독하는 것을 특징으로 하는 방법.
  6. 한 쌍의 트렌치가 표면상에 형성되는 반도체 기판;
    제 1 절연막 개재물을 통하여 상기 한 쌍의 트렌치내에 형성되어 선택 트랜지스터를 각각 형성하는 제 1 전극들;
    제 2 절연막 개재물을 통하여 상기 트렌치들간의 상기 반도체 기판상에 형성되는 제 2 전극; 및
    제 3 절연막 개재물을 통하여 상기 제 2 전극상에 형성되는 제 3 전극을 구비하는 메모리 셀을 갖는 비휘발성 반도체 메모리의 기록 방법으로서,
    상기 제 1 전극들중 하나에 상기 선택 트랜지스터의 임계값 보다 큰 전압을 인가하여 상기 선택 트랜지스터를 ON 상태로 변화하고, 상기 제 1 전극들중 다른 하나에 상기 선택 트랜지스터의 임계값 보다 작은 전압을 인가하여 상기 선택 트랜지스터를 OFF 상태로 변화시킴으로써, 상기 메모리 셀을 기록하는 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서,
    복수의 상기 메모리 셀은 메트릭스 형상으로 배치되어 있으며,
    X 방향으로 배치되는 상기 메모리 셀은 상기 X 방향으로 배치되는 상기 제 3 전극에 접속되어 있으며,
    Y 방향으로 배치되는 상기 메모리 셀은 상기 Y 방향으로 배치되는 상기 제 1 전극에 접속되어 있으며,
    상기 메모리 셀들은 상기 제 1 전극들로 이루어진 상기 선택 트랜지스터를 통하여 한 쌍의 소스/드레인 영역에 각각 접속되어 상기 소스/드레인 영역을 공유하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  8. 제 7 항에 있어서,
    상기 X 방향으로 인접하는 2개의 상기 메모리 셀은 상기 제 1 전극들중 하나를 공유하여, 상기 공유된 제 1 전극들로 이루어진 상기 선택 트랜지스터를 통하여 상기 소스영역과 접속하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  9. 제 7 항에 있어서,
    상기 소스 영역에 접속되는 상기 선택 트랜지스터의 모든 상기 제 1 전극들은 공유접속되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리.
  10. 제 7 항에 있어서,
    상기 드레인 영역에 접속되는 상기 선택 트랜지스터의 모든 상기 제 1 전극들은 공유접속되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리.
  11. 제 7 항에 있어서,
    상기 드레인 영역에 접속되는 상기 선택 트랜지스터의 상기 제 1 전극들은 상이한 전압이 상기 제 1 전극들에 인가되도록 전기적으로 절연되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리.
  12. 제 7 항에 있어서,
    상기 선택 트랜지스터를 통하여 상기 드레인 영역에 접속되는 인접 제 1 전극들간에는 소자 분리영역이 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리.
  13. 제 7 항에 있어서, 상기 소스 영역은 접지되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리.
  14. 제 11 항에 따른 비휘발성 반도체 메모리를 기록하는 방법에 있어서,
    기록 동작은,
    (1) 소스 영역에 접속되는 선택 트랜지스터의 제 1 전극들에, 상기 선택 트랜지스터의 임계값보다 작은 전압을 인가하고,
    드레인 영역에 소정의 전압을 인가하고,
    상기 드레인 영역에 접속되는 상기 선택 트랜지스터의 모든 제 1 전극들에, 상기 선택 트랜지스터의 임계값보다 큰 전압을 인가하여, 메모리 셀의 제 2 전극 바로 아래의 채널 영역을 드레인 전압으로 충전하는 제 1 단계; 및
    (2) 비선택 메모리 셀의 드레인영역에 접속되는 상기 선택 트랜지스터의 제 1 전극들에, 상기 선택 트랜지스터의 임계값보다 작은 전압을 인가하고,
    선택 메모리 셀에 접속되는 드레인 영역을 접지하고,
    상기 선택 메모리 셀을 구비하는 제 3 전극에, 상기 선택 메모리 셀의 임계값보다 큰 전압을 인가하는 제 2 단계에 의해 수행되는 것을 특징으로 하는 방법.
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