CN109473432A - 提高flash数据保持能力的工艺方法 - Google Patents
提高flash数据保持能力的工艺方法 Download PDFInfo
- Publication number
- CN109473432A CN109473432A CN201811281922.9A CN201811281922A CN109473432A CN 109473432 A CN109473432 A CN 109473432A CN 201811281922 A CN201811281922 A CN 201811281922A CN 109473432 A CN109473432 A CN 109473432A
- Authority
- CN
- China
- Prior art keywords
- etching
- oxide
- shallow trench
- data holding
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 23
- 230000008569 process Effects 0.000 title claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 39
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 27
- 229920005591 polysilicon Polymers 0.000 claims abstract description 27
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 18
- 238000000151 deposition Methods 0.000 claims abstract description 11
- 230000003647 oxidation Effects 0.000 claims abstract description 10
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 10
- 239000011248 coating agent Substances 0.000 claims abstract description 9
- 238000000576 coating method Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000002955 isolation Methods 0.000 claims abstract description 7
- 230000008021 deposition Effects 0.000 claims abstract description 6
- 238000000926 separation method Methods 0.000 claims abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 238000001039 wet etching Methods 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 5
- 230000005684 electric field Effects 0.000 abstract description 5
- 230000007547 defect Effects 0.000 abstract description 3
- 238000000227 grinding Methods 0.000 abstract description 2
- 238000005516 engineering process Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明公开了一种提高flash数据保持能力的工艺方法，其中：在衬底上依次沉积栅极氧化层、氮化硅层、多晶碳层、第一氧化层；刻蚀形成浅沟槽隔离；沉积氧化物并填满浅沟槽；研磨氧化物并停在氮化硅层上；刻蚀去除氮化硅层至露出栅极氧化层；沉积浮栅多晶硅；研磨浮栅多晶硅至浅沟槽中氧化物露出；刻蚀浅沟槽中的氧化物；沉积ONO隔离层；沉积控制栅多晶硅；刻蚀控制栅多晶硅至露出栅极氧化层；进行氧化处理形成第二氧化层；刻蚀去除第二氧化层。本发明将浮栅底部形成的尖角在Y方向上进行圆滑处理，解决了控制栅多晶硅刻蚀后浮栅底部的尖角易产生强电场而导致flash丢失电荷的问题，弥补了现有刻蚀工艺难于得到陡直形貌的缺陷，提高了flash器件的数据保持能力。
Description
技术领域
本发明涉及半导体集成电路制造领域，具体属于一种提高flash数据保持能力的工艺方法。
背景技术
闪存(即FLASH)由于具有高密度、低价格和电可编辑、擦除的优点而被广泛作为非易失性记忆体应用的最优选择。目前，闪存单元主要在65纳米技术节点进行，随着对大容量闪存的要求，利用现有技术节点，每片硅片上的芯片数量将会减少。同时，新的技术节点日益成熟，也促使闪存单元用高节点的技术进行生产。这意味着需要将闪存单元的尺寸进行缩减，按照原有结构进行的闪存单元的有源区宽度和沟道长度的缩减，都会使闪存单元的性能受到影响。现在发展的45纳米闪存单元使用自对准的有源区，将浮栅极和有源区做成同样的尺寸，从而可以降低闪存单元之间的互扰，为进一步缩减尺寸提供了可能性。
对于闪存单元来说，数据保持能力是一个重要的技术指标，而闪存的可靠性则影响着产品的市场前景。闪存单元的栅极结构通常包括由第一栅氧化层(Tox)、浮栅(FG)、第二ONO层和控制栅(CG)形成的叠加结构，其中浮栅作为存储电荷的载体，其形貌对电荷的保存有一定的影响。在闪存单元的栅极形成过程中，如果刻蚀后的浮栅存在尖角就容易在尖角处出现强电场作用，造成电荷丢失的风险。由于上述原因，在栅极制程中对刻蚀工艺的要求比较高，要求刻蚀后形成陡直形貌，但是在大的深宽比情况下这就比较难于实现。
发明内容
本发明要解决的技术问题是提供一种提高flash数据保持能力的工艺方法，可以解决因浮栅底部存在尖角产生强电场而丢失电荷导致数据保持能力差的问题。
为解决上述技术问题，本发明提供的提高flash数据保持能力的工艺方法，其特征在于，包括以下步骤：
第一步，形成半导体衬底结构；
第二步，在衬底上依次沉积栅极氧化层、氮化硅层、多晶碳层、第一氧化层；
第三步，刻蚀形成浅沟槽隔离；
第四步，在硅片表面沉积氧化物并填满所述浅沟槽；
第五步，对氧化物进行研磨，并停留在氮化硅层上；
第六步，刻蚀去除氮化硅层，直至露出栅极氧化层；
第七步，沉积浮栅多晶硅；
第八步，对浮栅多晶硅进行研磨，直至浅沟槽中氧化物露出；
第九步，刻蚀浅沟槽中的部分氧化物；
第十步，沉积ONO隔离层；
第十一步，沉积控制栅多晶硅；
第十二步，对控制栅多晶硅进行刻蚀，直至露出栅极氧化层；刻蚀后控制栅的特征尺寸大于基准尺寸；
第十三步，进行氧化处理形成第二氧化层；
第十四步，刻蚀去除第二氧化层，刻蚀后控制栅的特征尺寸等于基准尺寸。
进一步的，在第九步中，将浅沟槽中的氧化物刻蚀去除30nm-70nm。
进一步的，在第二步中，栅极氧化层的厚度为7nm-13nm，氮化硅层的厚度为100nm-170nm，多晶碳层的厚度为200nm-400nm，第一氧化层的厚度为2nm-15nm。
进一步的，在第十三步中，所述第二氧化层位于栅极的侧壁和上方。
进一步的，在第十四步中，所述第二氧化层采用湿法刻蚀去除。
本发明先将控制栅多晶硅刻蚀后在浮栅底部形成的尖角进行氧化、再将氧化后的氧化层进行湿法刻蚀，将浮栅底部形成的尖角在Y方向上进行圆滑处理，解决了控制栅多晶硅刻蚀后浮栅底部的尖角易产生强电场而导致flash丢失电荷的问题，弥补了现有刻蚀工艺难于得到陡直形貌的缺陷，提高了flash器件的数据保持能力。
附图说明
图1为本发明的较佳实施例的flash的形成方法流程图；
图2至图15为本发明较佳实施例的flash形成方法中各步骤的器件结构示意图；
图16为本发明形成的器件阵列示意图。
具体实施方式
以下结合附图给出本发明的具体实施方式，但本发明并不限于以下的实施方式，根据下面的说明书和权利要求书，本发明的优点和特征将更清楚。需要说明的是。附图均采用非常简化的形式，且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。
如图1所示，为本发明较佳实施例的flash的形成方法流程图，其中具体包括如下步骤：
第一步，形成半导体衬底结构；
第二步，在衬底上依次沉积栅极氧化层、氮化硅层、多晶碳层、第一氧化层；
第三步，刻蚀形成浅沟槽隔离；
第四步，在硅片表面沉积氧化物并填满所述浅沟槽；
第五步，对氧化物进行研磨，并停留在氮化硅层上；
第六步，刻蚀去除氮化硅层，直至露出栅极氧化层；
第七步，沉积浮栅多晶硅；
第八步，对浮栅多晶硅进行研磨，直至浅沟槽中氧化物露出；
第九步，刻蚀浅沟槽中的氧化物一定深度；
第十步，沉积ONO(氧化物-氮化物-氧化物)隔离层；
第十一步，沉积控制栅多晶硅；
第十二步，对控制栅多晶硅进行刻蚀，直至露出栅极氧化层；刻蚀后控制栅的特征尺寸大于基准尺寸；
第十三步，进行氧化处理形成第二氧化层；
第十四步，刻蚀去除第二氧化层，刻蚀后控制栅的特征尺寸等于基准尺寸。
下面结合图2至图15具体说明本发明较佳实施例的flash的形成过程，如图16形成的器件阵列所示，定义沟道长度方向为Y方向(即AA'所在方向)，水平面内与沟道长度方向相垂直的为X方向(即BB'、CC'、DD'所在方向)，图2至图12所示器件结构为Y方向的剖面图，而图13至图15所示器件结构为X方向的剖面图。
第一步，在半导体衬底100上依次沉积栅极氧化层200、氮化硅层300、多晶碳层400、第一氧化层500，如图2所示；
其中，栅极氧化层的厚度为7nm-13nm，氮化硅层的厚度为100nm-170nm，多晶碳层的厚度为200nm-400nm，第一氧化层的厚度为2nm-15nm；
第二步，在上述结构上涂布光刻胶600，并进行曝光和显影，如图3所示，在欲形成浅沟槽隔离结构处打开窗口；
第三步，沿X方向利用干法刻蚀形成浅沟槽隔离结构，如图4所示，
第四步，在硅片表面沉积氧化物700，并且该氧化物700填满第三步形成的浅沟槽，如图5所示；
第五步，利用研磨工艺对氧化物700进行研磨，直至露出氮化硅层300，如图6所示；
第六步，刻蚀去除氮化硅层300，如图7所示；
第七步，在硅片表面沉积浮栅多晶硅800，如图8所示；
第八步，对沉积的浮栅多晶硅800进行研磨并停留在浅沟槽的氧化层700上，如图9所示；
第九步，对浅沟槽中的氧化物700进行刻蚀，去除30nm-70nm的氧化物700，如图10所示，刻蚀后的氧化物700顶面高于栅极氧化层200的顶面；
第十步，在硅片表面沉积ONO(氧化物-氮化物-氧化物)隔离层900，如图11所示；
第十一步，沉积控制栅多晶硅1000，如图12所示；
第十二步，在Y方向上刻蚀控制栅多晶硅1000，如图13所示,并且将控制栅CG的特征尺寸CD做大一些，即刻蚀后的控制栅特征尺寸大于最终的基准尺寸，使得最终经氧化和湿法刻蚀后特征尺寸和基准尺寸相同；
参考图13可知，浅沟槽隔离结构的底角处形成有浮栅多晶硅尖角，此处容易形成强电场，发生电荷丢失；
第十三步，对多晶硅进行氧化生成第二氧化层1100，第二氧化层1100位于栅极的侧壁和上方，如图14所示；
底部的浮栅多晶硅尖角在氧化作用下更容易生产氧化层，消耗氧化的硅更多，使得尖角处的硅变得更圆滑；
第十四步，湿法刻蚀去除第二氧化层1100，如图15所示，经过湿法刻蚀将第二氧化层1100去除后，最终的控制栅特征尺寸CD和基准尺寸达到一致，并且栅极底部的硅被氧化成二氧化硅也经湿法刻蚀掉了，从而形成了较圆滑的结构。
本发明通过先氧化控制栅多晶硅刻蚀后在浮栅底部形成的尖角、再进行湿法刻蚀的方法，将浮栅底部形成的尖角在Y方向上进行圆滑处理，解决了控制栅多晶硅刻蚀后浮栅底部的尖角易产生强电场而导致flash丢失电荷的问题，弥补了现有刻蚀工艺难于得到陡直形貌的缺陷，提高了flash器件的数据保持能力。
以上通过具体实施例对本发明进行了详细的说明，该实施例仅仅是本发明的较佳实施例，并非用于限定本发明。在不脱离本发明原理的情况下，本领域的技术人员做出的等效置换和改进，均应视为在本发明所保护的技术范畴内。
Claims (5)
1.一种提高flash数据保持能力的工艺方法，其特征在于，包括以下步骤：
第一步，形成半导体衬底结构；
第二步，在衬底上依次沉积栅极氧化层、氮化硅层、多晶碳层、第一氧化层；
第三步，刻蚀形成浅沟槽隔离；
第四步，在硅片表面沉积氧化物并填满所述浅沟槽；
第五步，对氧化物进行研磨，并停留在氮化硅层上；
第六步，刻蚀去除氮化硅层，直至露出栅极氧化层；
第七步，沉积浮栅多晶硅；
第八步，对浮栅多晶硅进行研磨，直至浅沟槽中氧化物露出；
第九步，刻蚀浅沟槽中的部分氧化物；
第十步，沉积ONO隔离层；
第十一步，沉积控制栅多晶硅；
第十二步，对控制栅多晶硅进行刻蚀，直至露出栅极氧化层；刻蚀后控制栅的特征尺寸大于基准尺寸；
第十三步，进行氧化处理形成第二氧化层；
第十四步，刻蚀去除第二氧化层，刻蚀后控制栅的特征尺寸等于基准尺寸。
2.根据权利要求1所述的提高flash数据保持能力的工艺方法，其特征在于，在第九步中，将浅沟槽中的氧化物刻蚀去除30nm-70nm。
3.根据权利要求1所述的提高flash数据保持能力的工艺方法，其特征在于，在第二步中，栅极氧化层的厚度为7nm-13nm，氮化硅层的厚度为100nm-170nm，多晶碳层的厚度为200nm-400nm，第一氧化层的厚度为2nm-15nm。
4.根据权利要求1所述的提高flash数据保持能力的工艺方法，其特征在于，在第十三步中，所述第二氧化层位于栅极的侧壁和上方。
5.根据权利要求1所述的提高flash数据保持能力的工艺方法，其特征在于，在第十四步中，所述第二氧化层采用湿法刻蚀去除。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811281922.9A CN109473432A (zh) | 2018-10-31 | 2018-10-31 | 提高flash数据保持能力的工艺方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811281922.9A CN109473432A (zh) | 2018-10-31 | 2018-10-31 | 提高flash数据保持能力的工艺方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN109473432A true CN109473432A (zh) | 2019-03-15 |
Family
ID=65666737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811281922.9A Pending CN109473432A (zh) | 2018-10-31 | 2018-10-31 | 提高flash数据保持能力的工艺方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109473432A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110429035A (zh) * | 2019-09-06 | 2019-11-08 | 上海华虹宏力半导体制造有限公司 | 闪存及闪存的制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153494A (en) * | 1999-05-12 | 2000-11-28 | Taiwan Semiconductor Manufacturing Company | Method to increase the coupling ratio of word line to floating gate by lateral coupling in stacked-gate flash |
| CN1426114A (zh) * | 2001-12-10 | 2003-06-25 | 夏普株式会社 | 非易失性半导体存储器及方法 |
| US20100255671A1 (en) * | 2006-04-21 | 2010-10-07 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
-
2018
- 2018-10-31 CN CN201811281922.9A patent/CN109473432A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153494A (en) * | 1999-05-12 | 2000-11-28 | Taiwan Semiconductor Manufacturing Company | Method to increase the coupling ratio of word line to floating gate by lateral coupling in stacked-gate flash |
| CN1426114A (zh) * | 2001-12-10 | 2003-06-25 | 夏普株式会社 | 非易失性半导体存储器及方法 |
| US20100255671A1 (en) * | 2006-04-21 | 2010-10-07 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110429035A (zh) * | 2019-09-06 | 2019-11-08 | 上海华虹宏力半导体制造有限公司 | 闪存及闪存的制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100539067C (zh) | 制造半导体装置的方法 | |
| CN104752363B (zh) | 快闪存储器的形成方法 | |
| CN109065547B (zh) | 三维存储器的制作方法 | |
| CN106952919A (zh) | 快闪存储器及其制作方法 | |
| CN104241204B (zh) | 3d nand闪存的形成方法 | |
| CN109786385B (zh) | 快闪存储器与其形成方法及快闪存储器结构 | |
| CN103178019B (zh) | 嵌入式闪存的字线的制造方法 | |
| CN101989566B (zh) | 半导体器件和闪存器件的制作方法 | |
| CN107658222A (zh) | 一种3d nand闪存沟道孔的平坦化工艺 | |
| CN109473432A (zh) | 提高flash数据保持能力的工艺方法 | |
| CN101651097B (zh) | 非挥发性存储单元及其制造方法 | |
| CN104538366B (zh) | 一种或非门闪存存储器及其制作方法 | |
| CN110767659A (zh) | 存储器及其形成方法 | |
| CN115274428A (zh) | 多晶硅cmp负载的改善方法 | |
| CN109994480A (zh) | 一种半导体器件及其制作方法、电子装置 | |
| CN1315182C (zh) | 形成具有自行对准接触窗的存储装置的方法和所形成装置 | |
| US8927424B1 (en) | Self-aligned patterning technique for semiconductor device features | |
| CN104576539A (zh) | 半导体结构形成方法 | |
| CN105140176B (zh) | 一种半导体器件及其制造方法和电子装置 | |
| CN104576342B (zh) | 一种制作嵌入分离栅极式闪存栅极的方法 | |
| CN105206578A (zh) | 一种提高闪存器件耦合率的方法 | |
| CN100468702C (zh) | 制作深沟渠电容和蚀刻深沟渠开口的方法 | |
| CN108987401A (zh) | 一种提高闪存单元擦除态均匀性的工艺集成方法 | |
| US20030122178A1 (en) | Method for fabricating a flash memory having a T-shaped floating gate | |
| CN108206190B (zh) | 一种改善闪存编程能力的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190315 |
|
| RJ01 | Rejection of invention patent application after publication |