CN105206578A

CN105206578A - 一种提高闪存器件耦合率的方法

Info

Publication number: CN105206578A
Application number: CN201410273935.7A
Authority: CN
Inventors: 殷冠华; 陈广龙; 刘政红
Original assignee: Shanghai Huali Microelectronics Corp
Current assignee: Shanghai Huali Microelectronics Corp
Priority date: 2014-06-18
Filing date: 2014-06-18
Publication date: 2015-12-30

Abstract

本发明提供了一种提高闪存器件耦合率的方法，在基于浅槽嵌壁工艺的闪存器件制备中，通过依次采用湿法刻蚀和干法刻蚀的工艺来讲衬底中的浮栅进行暴露，不仅可以有效避免在刻蚀过程中对隧穿氧化层造成的损伤，同时还尽可能的暴露出更多的浮栅侧壁，有利于提高后续沉积ONO介质层的覆盖面积，进而带来闪存器件耦合率的提升，提升器件性能。本发明制程变动小，实现成本较低，试用范围广。

Description

一种提高闪存器件耦合率的方法

技术领域

本发明涉及存储器制备领域，具体涉及一种提高闪存器件耦合率的方法。

背景技术

图1是现有技术中闪存器件的基本结构，包括衬底1，衬底1之上设置有浮栅(floatinggate，简称FG)3和控制栅(controlgate，简称CG)5，浮栅3与衬底1之间设置有隧穿氧化层(TunnelOX)2，浮栅3与控制栅5之间还设置有一介质层4。闪存器件在工作时，衬底中的电子被扫入止浮栅从而实现数据的擦写。由于电子必须要经过隧穿氧化层2才能进入至浮栅3，因此隧穿氧化层2对闪存器件至关重要。

在闪存(Flashmemory)器件工艺中，为了提高存储器件的擦写速度，即加快电子隧穿TunnelOX的速度，我们可以通过两种方式：

一种是减薄TunnelOX的厚度，但这种方式会对DataRetention(数据保持能力)和Endurance(持续时间)有非常大的影响，即FG保存电子的能力会下降，反复擦写次数也会变弱，为了保证器件可靠性，必须保证一定的TunnelOX厚度；还有一种方式是尽可能的提高耦合率(CouplingRatio，即V_cg在FG上的分压)，通过V_fg的分压公式V_fg＝V_cg ^*[C_ono/(C_ono+C_tun)]可以得出，通过增加浮栅3与控制栅5之间ONO介质层4的电容的方式可以在不改变TunnelOX厚度的基础上提高TunnelOX上的分压，有效的增加耦合率，提高器件擦写速度。

因此如何在不改变FG表面积的情况下增加ONO的电容，为了解决该问题，中国专利(CN102760737A)公开了一种浮栅型EEPROM器件及制备方法，其存储单元包括一个存储晶体管和一个选择晶体管，其中的存储晶体管包括位于下方的浮栅和位于上方的控制栅，在所述浮栅和控制栅之间有一层介质层，所述介质层呈现为曲面形状。该发明还公开了所述器件的制造方法，主要利用对浮栅进行浅沟槽刻蚀，使得介质层呈现下凹的曲面形状，相比较传统的平面形状的介质层而言增加电容面积，增加的电容成浅沟槽的深度与正比，从而增加电压耦合效率和耦合电压，并可以保持现有器件面积甚至缩小器件面积。

由此可见，增加介质层的面积可直接带来器件性能的提升，因此本领域技术人员通过各种方法来提高介质层与FG的耦合面积，于是一种浅槽嵌壁工艺(CellRecess)被开发出来，通过该工艺也同样可以有效增加ONO与FG侧壁的耦合面积来实现，如图2所示，CRS(浮栅侧壁暴露出的部分高度)越深，ONO与FG的耦合面积越大，CouplingRatio(耦合率)就越高。

业界普遍采用干法刻蚀工艺来进行浅槽嵌壁的工艺，通过对浅沟槽进行干法来将浮栅予以暴露，从而达到增加ONO面积提高耦合率从而获得更好的存储器件擦写速度的要求。由于干法浅槽嵌壁工艺各向异性的工艺特殊性，侧壁仍保留有较厚的OxideFence，不能有效的增加耦合率。如图3a～3b所示，采用干法刻蚀工艺后，由于干法刻蚀的局限性，导致FG的侧壁不能完全被暴露，这对后续沉积的ONO介质层与FG的耦合率会造成不利影响。

由于干法刻蚀的局限性本领域采用湿法刻蚀来进行刻蚀，但是由于湿法刻蚀各向同性，对侧壁的刻蚀能力同等于垂直向下，因此为了保证足够CRS深度的情况下，FG侧壁的Oxide可以完全清除；但是随着刻蚀的不断进行，很容易造成过刻蚀现象，湿法刻蚀液很容易刻蚀进入FG的下方形成隧穿氧化层的侵蚀，造成器件可靠性的失效。如图4a～4b所示，经过湿法刻蚀之后，由于湿法刻蚀对氧化物的刻蚀速率较高，极易导致FG底部的隧穿氧化层也被受到湿法刻蚀的影响，而隧穿氧化层的规格直接影响器件的性能。

因此在基于浅槽嵌壁工艺的闪存制备中，采用单一刻蚀工艺来将FG暴露出来具有不可避免的局限性。

发明内容

本发明根据现有技术的不足提供了一种提高闪存器件耦合率的方法，通过两步刻蚀工艺可有效提高闪存器件的耦合率，进而提升器件性能。

一种提高闪存器件耦合率的方法，其中，包括如下步骤：

提供一待制备的闪存结构，所述闪存结构包括一具有有源区及隔离区的衬底，所述隔离区填充有绝缘材料；

位于所述隔离区之间的衬底中设置有若干浮栅；

依次采用第一刻蚀工艺和第二刻蚀工艺对所述浮栅两侧的隔离区进行刻蚀，形成所述闪存器件的浮栅，并保留位于所述浮栅底部两侧的绝缘材料；

沉积介质层及控制栅的形成工艺。

上述的方法，其中，所述第一刻蚀工艺为湿法刻蚀工艺。

上述的方法，其中，在进行所述第一刻蚀工艺之后，在所述浮栅的侧壁保留有部分绝缘材料。

上述的方法，其中，所述第二刻蚀工艺为干法刻蚀工艺。

上述的方法，其中，所述干法刻蚀工艺为各向异性刻蚀，以去除所述浮栅底部两侧之上剩余的绝缘材料。

上述的方法，其中，所述浮栅的底部还设置有一隧穿氧化层。

上述的方法，其中，所述隧穿氧化层为二氧化硅。

上述的方法，其中，所述介质层为ONO介质层。

上述的方法，其中，所述绝缘材料为氧化层。

采用本发明所提供的技术方案可有效提高FG与ONO的耦合率，同时也不会由于刻蚀从而对FG底部的隧穿氧化层造成影响，从而提升了器件的性能。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。

图1为闪存器件的基本结构示意图；

图2为基于浅槽嵌壁工艺的闪存的部分结构示意图；

图3a～3b为基于浅槽嵌壁工艺并采用干法刻蚀工艺前后的器件示意图；

图4a～4b为基于浅槽嵌壁工艺并采用干法刻蚀工艺前后的器件示意图；

图5为本发明一种提高闪存器件耦合率的方法的流程图；

图5a本发明提供的半导体结构截面图；

图5b为对图5a所示的半导体结构进行第一刻蚀工艺后的器件截面图；

图5c为对图5b所示的半导体结构进行第二刻蚀工艺后的器件截面图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

本发明提供了一种提高闪存器件耦合率的方法，主要包括如下步骤：步骤S1、提供一半导体结构，所述衬底内设置有AA区和STI结构，位于所述STI结构两侧的衬底中设置有栅极，且所述栅极部分嵌入设置于所述STI结构中；步骤S2、采用第一刻蚀工艺对STI结构进行部分刻蚀，暴露出部分栅极；步骤S3、采用第二刻蚀工艺对STI结构继续进行刻蚀，将栅极完全予以暴露，作为闪存器件的浮栅；步骤S4、沉积介质层及控制栅的形成工艺，以及闪存器件的后段制程。

首先执行步骤S1，提供一用于制备闪存器件的半导体结构，例如NAND或NOR型闪存，但并不局限于NAND或NOR型闪存制备领域。具体结构图5a所示的结构，该半导体结构包括衬底1，衬底1内形成有AA区(ActiveArea，有源区)和STI结构(ShallowTrenchIsolation，浅沟槽隔离)101，相邻STI结构101的衬底100中设置有栅极102，且栅极102的两侧嵌入设置于STI结构101中，该栅极102为多晶硅栅(polygate)或高K金属栅(HKMG)，后续用以作为闪存器件的浮栅(FG)，栅极102与衬底100之间还设置有一隧穿氧化层(图中未标示)。

上述的衬底1可选为单晶硅衬底或锗衬底，或者采用复合结构的SOI(SiliconOnInsulator，绝缘体上硅)晶片来作为本发明的衬底；进一步的，该衬底1内还可形成有阱区(well)。具体形成阱区或SOI晶片的工艺为本领域技术人员所公知，在此不予赘述。

其中，形成STI结构的步骤如下：提供一衬底1，在衬底1上旋涂一层光刻胶，利用一具有曝光图案的掩膜板进行曝光、显影工艺，进而在光刻胶中形成开口，之后以形成有开口的光刻胶为刻蚀掩膜，向下对衬底1进行刻蚀，进而在衬底中形成若干沟槽并移除剩余光刻胶；最后沉积一层绝缘材料将沟槽完全充满并进行平坦化处理，进而在衬底内形成STI结构，优选的，该绝缘材料为氧化物。

进一步的，继续采用如下工艺形成栅极：进行图案化工艺在相邻的STI结构之间的衬底中形成沟槽；之后在沟槽底部制备一层隧穿氧化层(tunnelOX)，并回填栅极材料层将沟槽完全充满作为闪存的浮栅(floatinggate)。

执行步骤S2，采用第一刻蚀工艺对栅极102两侧的STI结构101进行部分刻蚀，以将栅极102的部分上端部分暴露出来，形成图5b所示结构。在本发明的实施例中，第一刻蚀工艺优选采用湿法刻蚀。由于STI结构为氧化物组成，湿法刻蚀液对氧化物具有很高的刻蚀比，而对栅极102的影响则较小，因此在采用湿法刻蚀工艺能够将刻蚀断点之上的栅极102侧墙完全暴露，进而提高后续ONO介质层与FG的接触面积，提高耦合率。同时在此步骤中，通过控制湿法刻蚀的时间和刻蚀溶剂浓度的配比来使得剩余STI结构101’的顶面高度介于栅极102高度的1/3～2/3处，以将栅极102底部的隧穿氧化层进行包覆，从而避免对隧穿氧化层造成损伤，进一步优选的，剩余STI结构101’的顶面位于栅极101的1/2高度处。在此过程中，本领域技术人员根据实际需求来具体选择制湿法刻蚀的时间和刻蚀溶剂浓度的配比，对本发明并不影响。

执行步骤S3，采用第二刻蚀工艺对剩余STI结构101’继续进行刻蚀，将栅极102完全予以暴露，作为闪存器件的浮栅，如图5c所示。在本发明的实施例中，第二刻蚀工艺优选具有各向异性刻蚀特性的干法刻蚀。在进行此步骤的干法刻蚀工艺过程中，可很容易通过调整干法刻蚀气体的刻蚀条件来对剩余STI结构101’进行选择性刻蚀，不仅可以进一步的尽可能暴露出更多栅极102的侧壁，同时也能很容易控制剩余的STI结构101”将隧穿氧化层进行包覆，从而避免由于干法刻蚀从而对隧穿氧化层造成的损伤。

执行步骤S4，沉积介质层及控制栅的形成工艺，以及闪存器件的后段制程。可选的，该介质层为ONO介质层，具体形成该ONO介质层的相关工艺及后续工艺为本领域所公知，在此不予赘述。由于通过步骤S2和步骤S3的两步刻蚀，不仅使得浮栅底部的隧穿氧化层没有受到任何的损伤，同时也暴露出了更多的浮栅侧壁，因此使得介质层接触的面积更大，有效的提高了ONO介质层耦合率，提示了器件性能。

综上所述，由于本发明采用了以上技术方案，在基于浅槽嵌壁工艺的闪存器件制备中，通过依次采用湿法刻蚀和干法刻蚀的工艺来讲衬底中的浮栅进行暴露，不仅可以有效避免在刻蚀过程中对隧穿氧化层造成的损伤，同时还尽可能的暴露出更多的浮栅侧壁，有利于提高后续沉积ONO介质层的覆盖面积，进而带来闪存器件耦合率的提升，提升器件性能。本发明制程变动小，实现成本较低，可广泛应用于闪存器件的制备工艺但不能够不局限于闪存制备领域，将本发明延伸至其他半导体器件的制备领域同样也可以实现相同的技术效果。

以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种提高闪存器件耦合率的方法，其特征在于，包括如下步骤：

提供一待制备的半导体结构，所述半导体结构包括一具有AA区及STI结构的衬底；

相邻所述STI结构的衬底中设置有栅极，且所述栅极的两侧嵌入设置于所述STI结构中；

依次采用第一刻蚀工艺和第二刻蚀工艺将所述栅极完全予以暴露，作为闪存器件的浮栅；

沉积介质层及控制栅的形成工艺。

2.如权利要求1所述的方法，其特征在于，所述栅极底部与所述衬底之间设置有一隧穿氧化层。

3.如权利要求1所述的方法，其特征在于，所述第一刻蚀工艺为湿法刻蚀工艺。

4.如权利要求1所述的方法，其特征在于，在进行所述第一刻蚀工艺之后，所述STI结构顶部平面介于所述栅极高度的1/3～2/3处。

5.如权利要求1所述的方法，其特征在于，所述第二刻蚀工艺为各向异性刻蚀工艺。

6.如权利要求5所述的方法，其特征在于，所述各向异性刻蚀工艺为干法刻蚀工艺，以去除所述隧穿氧化层之上的STI结构。

7.如权利要求1所述的方法，其特征在于，所述栅极为多晶硅栅或金属栅。

8.如权利要求1所述的方法，其特征在于，所述介质层为ONO介质层。

9.如权利要求8所述的方法，其特征在于，所述ONO介质层覆盖在所述浮栅的上表面及侧壁，以及相邻浮栅之间的STI结构的上表面。

10.如权利要求1所述的方法，其特征在于，所述STI结构填充有绝缘材料。

11.如权利要求10所述的方法，其特征在于，所述绝缘材料为氧化物。