CN107546227A - 一种通过提高ono电容改善闪存单元耦合率的方法 - Google Patents

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田志
钟林建
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Abstract

本发明提出一种通过提高ONO电容改善闪存单元耦合率的方法，包括下列步骤：将闪存单元流片至形成浮栅极工艺之前的步骤；在上述结构上淀积浮栅极多晶硅层并进行化学机械研磨处理；对存储单元区部分进行湿法刻蚀，露出浮栅极的顶角；对存储单元区部分进行干法刻蚀，去除浮栅极顶角的尖角，使其形成圆滑结构；进行闪存单元后续工艺处理流程。该方法还包括：通过各向同性的湿法进行刻蚀，使ONO包围区域的介质层厚度降低，从而使ONO区域的电容增加。本发明提出的通过提高ONO电容改善闪存单元耦合率的方法，为了解决闪存单元尺寸持续缩减所带来的耦合率降低，导致闪存单元的擦除效率降低的问题，通过改善ONO与浮栅极更多地包围，增大ONO的电容，提高耦合率。

Description

一种通过提高ONO电容改善闪存单元耦合率的方法
技术领域
本发明涉及半导体集成电路制造领域，且特别涉及一种通过提高ONO电容改善闪存单元耦合率的方法。
背景技术
闪存由于其具有高密度，低价格，和电可编程，擦除的优点已被广泛作为非易失性记忆体应用的最优选择。目前闪存单元主要是在65纳米技术节点进行，随着对大容量闪存的要求，利用现有技术节点，每片硅片上的芯片数量将会减少。同时新的技术节点的日益成熟，也督促闪存单元用高节点的技术进行生产。意味着需要将闪存单元的尺寸进行缩减，降低的闪存单元的有源区宽度和沟道的长度，都会使闪存单元的性能受到影响。
图1所示为N沟道闪存单元结构示意图。图2所示为N沟道闪存单元沿AA’切面示意图。宽度方向的有源区降低将会使电流降低，擦除的电流降低，容易出现擦除失效。对于闪存单元，常用的擦除方式是利用浮栅极和衬底之间的电压诱导的富勒-诺德罕隧穿(Fowler-Nordheim)来实现。
公式1：
耦合率(CR)＝Cono/(Cono+Ctox)
＝2H*L+W*L)/EOTono/((2H*L+W*L)/EOTono)+W*L/EOTtox)
＝(2H+Weff)/EOTono/((2H+Weff)/EOTono+W’eff*L/EOTtox)
Cono对应的闪存宽度Weff＝W+2*W’，Ctox电容对应的宽度W’eff＝W+2W’，其中的W’eff由于是通过耦合到有源区的电容进行折算，比实际物理尺寸要小。
而浮栅极上的有效电压是通过控制栅极耦合的，从公式1中可以看出，对于确定厚度的氧化硅和氧化硅/氮化硅/氧化硅，耦合率仅与控制栅极对于浮栅极的包围高度以及闪存单元的宽度有关，降低的宽度将会使耦合率降低。而且随着宽度(W)的降低，边缘宽度(W’)所占的比例越高，对于尺寸缩减的宽度，导致有效的宽度Weff中边缘宽度的比例会逐渐上升，对于浮栅极与衬底的电容Ctox的贡献大。所以随着有源区宽度的缩减，对应的擦除效率会下降，导致闪存单元的的擦除失效，影响整个闪存的工作。
发明内容
为了解决闪存单元尺寸持续缩减所带来的耦合率降低，导致闪存单元的擦除效率降低的问题，本发明提出一种通过提高ONO电容改善闪存单元耦合率的方法，通过改善ONO与浮栅极更多地包围，增大ONO的电容，提高耦合率。
为了达到上述目的，本发明提出一种通过提高ONO电容改善闪存单元耦合率的方法，包括下列步骤：
将闪存单元流片至形成浮栅极工艺之前的步骤；
在上述结构上淀积浮栅极多晶硅层并进行化学机械研磨处理；
对存储单元区部分进行湿法刻蚀，露出浮栅极的顶角；
对存储单元区部分进行干法刻蚀，去除浮栅极顶角的尖角，使其形成圆滑结构；
进行闪存单元后续工艺处理流程。
进一步的，该方法还包括：通过各向同性的湿法进行刻蚀，使ONO包围区域的介质层厚度降低，从而使ONO区域的电容增加。
进一步的，所述ONO介质层包括：氧化硅-氮化硅-氧化硅层。
进一步的，所述对存储单元区部分进行湿法刻蚀的深度为设定第一深度H1。
进一步的，所述对存储单元区部分进行干法刻蚀的深度为设定第二深度H2。
进一步的，该方法还包括在浮栅极顶角圆滑结构形成之后对存储单元区部分进行湿法刻蚀，其刻蚀深度为H3＝H-H1-H2，其中H代表为闪存单元浅沟槽隔离的深度。
本发明提出的通过提高ONO电容改善闪存单元耦合率的方法，通过湿法的刻蚀，使浮栅极的角露出，通过干法使浮栅顶角圆滑，从而降低此处电场。后续通过各向同性的湿法进行刻蚀，使ONO包围区域的介质层厚度降低，从而使ONO区域的电容增加。增加的电容使相应的耦合率增加，从而可以提高擦除速度，增加擦除电流使整体的擦除时间降低，提高良率。这种结构对于持续缩减的闪存单元所带来的擦除可以改善，从而使闪存单元的擦除效率增加。
附图说明
图1所示为N沟道闪存单元结构示意图。
图2所示为N沟道闪存单元沿AA’切面示意图。
图3所示为本发明较佳实施例的通过提高ONO电容改善闪存单元耦合率的方法流程图。
具体实施方式
以下结合附图给出本发明的具体实施方式，但本发明不限于以下的实施方式。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。
请参考图3，图3所示为本发明较佳实施例的通过提高ONO电容改善闪存单元耦合率的方法流程图。本发明提出一种通过提高ONO电容改善闪存单元耦合率的方法，包括下列步骤：
步骤S100：将闪存单元流片至形成浮栅极工艺之前的步骤；
步骤S200：在上述结构上淀积浮栅极多晶硅层并进行化学机械研磨处理；
步骤S300：对存储单元区部分进行湿法刻蚀，露出浮栅极的顶角；
步骤S400：对存储单元区部分进行干法刻蚀，去除浮栅极顶角的尖角，使其形成圆滑结构；
步骤S500：进行闪存单元后续工艺处理流程。
根据本发明较佳实施例，该方法还包括：通过各向同性的湿法进行刻蚀，使ONO包围区域的介质层厚度降低，从而使ONO区域的电容增加。进一步的，所述ONO介质层包括：氧化硅-氮化硅-氧化硅层。
所述对存储单元区部分进行湿法刻蚀的深度为设定第一深度H1。所述对存储单元区部分进行干法刻蚀的深度为设定第二深度H2。该方法还包括在浮栅极顶角圆滑结构形成之后对存储单元区部分进行湿法刻蚀，其刻蚀深度为H3＝H-H1-H2，其中H代表为闪存单元浅沟槽隔离的深度。
综上所述，本发明提出的通过提高ONO电容改善闪存单元耦合率的方法，通过湿法的刻蚀，使浮栅极的角露出，通过干法使浮栅顶角圆滑，从而降低此处电场。后续通过各向同性的湿法进行刻蚀，使ONO包围区域的介质层厚度降低，从而使ONO区域的电容增加。增加的电容使相应的耦合率增加，从而可以提高擦除速度，增加擦除电流使整体的擦除时间降低，提高良率。这种结构对于持续缩减的闪存单元所带来的擦除可以改善，从而使闪存单元的擦除效率增加。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims (6)

1.一种通过提高ONO电容改善闪存单元耦合率的方法，其特征在于，包括下列步骤：
将闪存单元流片至形成浮栅极工艺之前的步骤；
在上述结构上淀积浮栅极多晶硅层并进行化学机械研磨处理；
对存储单元区部分进行湿法刻蚀，露出浮栅极的顶角；
对存储单元区部分进行干法刻蚀，去除浮栅极顶角的尖角，使其形成圆滑结构；
进行闪存单元后续工艺处理流程。
2.根据权利要求1所述的通过提高ONO电容改善闪存单元耦合率的方法，其特征在于，该方法还包括：通过各向同性的湿法进行刻蚀，使ONO包围区域的介质层厚度降低，从而使ONO区域的电容增加。
3.根据权利要求2所述的通过提高ONO电容改善闪存单元耦合率的方法，其特征在于，所述ONO介质层包括：氧化硅-氮化硅-氧化硅层。
4.根据权利要求1所述的通过提高ONO电容改善闪存单元耦合率的方法，其特征在于，所述对存储单元区部分进行湿法刻蚀的深度为设定第一深度H1。
5.根据权利要求1所述的通过提高ONO电容改善闪存单元耦合率的方法，其特征在于，所述对存储单元区部分进行干法刻蚀的深度为设定第二深度H2。
6.根据权利要求4和5所述的通过提高ONO电容改善闪存单元耦合率的方法，其特征在于，该方法还包括在浮栅极顶角圆滑结构形成之后对存储单元区部分进行湿法刻蚀，其刻蚀深度为H3＝H-H1-H2，其中H代表为闪存单元浅沟槽隔离的深度。
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