CN101097893A - 非易失性存储器件的制造方法 - Google Patents

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Abstract

本发明公开了一种非易失性存储器件的制造方法，该方法包括：在半导体衬底之上设置浮置栅层。蚀刻浮置栅层和半导体衬底以形成沟槽。在沟槽中形成隔离结构。蚀刻隔离结构的上部，其中通过蚀刻隔离结构的上部暴露浮置栅层的上部侧壁。在浮置栅层上形成氧化物层以倒圆浮置栅层的上角。在浮置栅层之上形成控制栅层。

Description

非易失性存储器件的制造方法
技术领域
本发明涉及一种非易失性存储器件，更具体而言，涉及一种快闪存储器件的制造方法，其中通过改进形成在浮置栅与控制栅之间的电介质层来改进编程/擦除(P/E)循环耐久性和数据保持力。
背景技术
通常，半导体存储器件通常分为易失性存储器或非易失性存储器。
易失性存储器包括随机存取存储器(RAM)，比如动态RAM(DRAM)和静态RAM(SRAM)。易失性存储器在被供电时能够输入并保持数据，但数据在断电时变得易失且不能被保持。
在DRAM中，晶体管用于切换功能，电容器提供数据存储功能。如果不供电，则DRAM之内的内部数据丢失。SRAM具有触发器型晶体管结构。SRAM之内的内部数据在没有连续供电时也会丢失。
相反，已开发了在断电时数据不会丢失的非易失性存储器，从而大部分用于消费电子产品。非易失性存储器的商业化产品包括电可编程只读存储器(EPROM)、电EPROM(EEPROM)、快闪存储器等。与移动通信装置、MP3播放器、数字照相机等的迅猛发展相关，NAND快闪存储器已引起人们的关注。
图1示出了普通的快闪存储器件。参照图1，在由场区11限定的有源区域的半导体衬底10上形成隧道氧化物层12。在隧道氧化物层12上形成浮置栅13。在包括浮置栅13的整个表面上形成电介质层14。在电介质层14上形成控制栅15。控制栅15用作字线并通常包括多晶硅硅化物结构，其中为了降低电阻值，叠置了掺杂多晶硅层15a和金属硅化物层15b。
如图1的右上部分所示，浮置栅13的顶部边缘尖锐且电场(或者E场)变得集中在浮置栅13的尖锐边缘。这劣化了电介质层14的特性，从而降低了P/E循环耐久性和数据保持力。
为了改善集成水平，有必要减小电介质层14的厚度。随着电介质层14的厚度减小，由浮置栅13的尖角引起的E场的集中效应更加显著。由于减小电介质层14厚度的困难，E场集中与电介质层14厚度之间的这种关联性使得难以改进集成水平。
发明内容
根据本发明的一个方面，提供了一种快闪存储器件的制造方法，该方法包括以下步骤：在半导体衬底上叠置隧道氧化物层和用于浮置栅的导电层；蚀刻用于浮置栅的导电层、隧道氧化物层和半导体衬底以形成沟槽；在沟槽中形成隔离层；蚀刻隔离层至预定厚度以暴露导电层的上侧；以及，通过氧化工艺在暴露的用于浮置栅的导电层上形成氧化物层并倒圆用于浮置栅的导电层的顶角。
该方法还可以包括以下步骤：在氧化工艺之后剥离氧化物层；在包括用于浮置栅的导电层的整个表面上叠置电介质层和用于控制栅的导电层；以及构图用于控制栅的导电层、电介质层和用于浮置栅的导电层以形成栅极。
此外，该方法还可以包括以下步骤：在氧化工艺之后，在氧化物层上形成氮化物层和上部氧化物层；形成具有氧化物层、氮化物层和上部氧化物层的电介质层；在电介质层上形成用于控制栅的导电层；以及构图用于控制栅的导电层、电介质层和用于浮置栅的导电层以形成栅极。
在一个实施例中，一种非易失性存储器件的制造方法提供了在半导体衬底之上的浮置栅层。蚀刻浮置栅层和半导体衬底以形成沟槽。在沟槽中形成隔离结构。蚀刻隔离结构的上部，其中通过蚀刻隔离结构的上部暴露浮置栅层的上部侧壁。在浮置栅层上形成氧化物层以倒圆浮置栅层上角。在浮置栅层之上形成控制栅层。
在一个实施例中，作为蚀刻隔离结构的上部的步骤的结果，形成浮置栅层的上角，其中氧化工艺利用干法氧化工艺或湿法氧化工艺。形成隔离结构包括：在浮置栅层之上并于沟槽之中设置绝缘层；以及去除绝缘层直至暴露浮置栅层。在去除绝缘层的步骤之后，隔离结构的上表面基本齐平于浮置栅层的上表面。
附图说明
图1示出了通常的快闪存储器件；
图2A至2D是示出根据本发明的实施例的快闪存储器件的制造方法的截面图；
图3是示出在现有技术和本发明的快闪存储器件中，根据P/E循环的阈值电压变化的曲线图。
具体实施方式
参照图2A，在半导体衬底20上顺序形成隧道氧化物层2 1(或隧道电介质层)和用于浮置栅的导电层22。导电层22在本实现方式中是多晶硅层，但在其他实现方式中也可以是不同的层。
参照图2B，蚀刻预定区域的导电层22、隧道氧化物层21和半导体衬底20以形成沟槽。绝缘层(未示出)形成于衬底之上且设置在沟槽中。以这样的方式抛光绝缘层，以暴露导电层22，由此在沟槽中形成隔离层(或隔离结构)23。抛光工艺可以利用CMP(化学机械抛光)或回蚀刻。在本实施例中，导电层22是多晶硅层，但在其他实现方式中，导电层22也可以由其他导电材料形成。
参照图2C，为了获得所需的耦合比率，蚀刻隔离层23至给定厚度以降低EFH(有效场高度)。可以利用湿法蚀刻工艺或干法蚀刻工艺来进行隔离层23的蚀刻工艺。随着隔离层23被蚀刻，暴露导电层22的侧面。
通过氧化工艺氧化导电层22。因此，具有直角的导电层22的顶角被倒圆，且在导电层22的暴露表面上形成氧化物层24。
氧化工艺可以利用干法氧化工艺或湿法氧化工艺。在利用干法氧化工艺的情况下，使用了O2。在利用湿法氧化工艺的情况下，使用了H2O。在本实施例中，将氧化工艺的温度设置在600至1000℃之间并将氧化工艺时间设置在10分钟至1小时的范围内。此外，将通过氧化工艺形成的氧化物层24的厚度设置在10至300的范围内。
参照图2D，剥离氧化物层24。可以使用BOE(缓冲氧化物蚀刻剂)和HF来剥离氧化物层24。在一种实现方式中，在形成电介质层之前执行的预清洁工艺中剥离氧化物层24。如果在预清洁工艺期间剥离氧化物层24，则由于无需执行剥离氧化物层24的附加工艺而简化了制造工艺。
尽管在图中没有示出，但如果适当地控制氧化工艺，则氧化物层24可以作为电介质层的一部分(例如，ONO或氧化物-氮化物-氧化物层)而不剥离氧化物层24。例如，可以在氧化物层24上形成氮化物层和氧化物层以形成ONO(氧化物-氮化物-氧化物)结构的电介质层。
再次参照图2D，在导电层22之上形成电介质层25。在本实现方式中，该电介质层具有ONO结构，但在其他实现方式中，该电介质层也可以由不同的结构形成。在电介质层25之上形成用于控制栅的导电层26。可以利用多晶硅层26a和金属硅化物层26b的叠层来形成导电层26。
然后构图导电层26、电介质层25和导电层22，以形成栅极。由此完成了根据本发明实施例的快闪存储器件。
在本实施例中，如图2D的右部所示，导电层22的边缘被倒圆。因此，在执行编程或擦除功能时，E场分布得更加均匀。因此，能够改善电介质层25的特性，从而导致改善的P/E循环耐久性和数据保持特性。
此外，利用具有薄的厚度的电介质层25能够获得相同的特性。因此，电介质层25减小的厚度能够有助于集成水平的提高。此外，由于在导电层22的边缘部分处发生的变化能够被最小化，所以能够改善整体单元特性。
从图3中可以看出，在现有技术中，随着P/E循环数增加，器件阈值电压的递增较大，而在本发明中，阈值电压的递增与现有技术相比较小。这是由于防止电场变得集中的导电层22的倒圆的顶部边缘。
如上所述，本实施例具有一个或多个以下优点。第一，通过氧化浮置栅来倒圆浮置栅的顶角。因而能够防止E场在浮置栅的角部变得集中。因此，能够改善电介质层的特性，从而能够改善存储单元的P/E循环耐久性和数据保持力。
第二，改善了电介质层的特性并能够减小电介质层的厚度。由此能够提高集成水平。
尽管已经参照各种实施例进行了以上描述，但应理解的是，在不偏离本专利和权利要求的精神和范围的前提下，本领域技术人员可以进行对于本专利的变化和修改。

Claims (11)

1.一种非易失性存储器件的制造方法，所述方法包括：
在半导体衬底之上设置浮置栅层；
蚀刻所述浮置栅层和所述半导体衬底以形成沟槽；
在所述沟槽中形成隔离结构；
蚀刻所述隔离结构的上部，其中通过蚀刻所述隔离结构的上部暴露所述浮置栅层的上部侧壁；
在所述浮置栅层上形成氧化物层以倒圆所述浮置栅层的上角；以及
在所述浮置栅层之上形成控制栅层。
2.根据权利要求1所述的方法，其中作为蚀刻所述隔离结构上部的步骤的结果，形成所述浮置栅层的上角，其中所述氧化工艺利用干法氧化工艺或湿法氧化工艺。
3.根据权利要求2所述的方法，其中在所述干法氧化工艺的情况下利用O2。
4.根据权利要求2所述的方法，其中在所述湿法氧化工艺的情况下利用H2O。
5.根据权利要求1所述的方法，其中在持续10分钟至1小时的过程中，在600至1000℃的温度下形成所述氧化物层。
6.根据权利要求1所述的方法，其中所述氧化物层具有10至300的厚度。
7.根据权利要求1所述的方法，其中所述浮置栅层是多晶硅层。
8.根据权利要求1所述的方法，其中蚀刻所述隔离结构以降低有效场高度。
9.根据权利要求1所述的方法，还包括：
去除形成在所述浮置栅层上角上的所述氧化物层；
在所述浮置栅层之上形成电介质层和所述控制栅层；以及
构图所述控制栅层、所述电介质层和所述浮置栅层，以形成用于所述非易失性存储器件的栅极结构。
10.根据权利要求9所述的方法，其中在用于所述电介质层的预清洁工艺中去除所述氧化物层。
11.根据权利要求9所述的方法，其中利用缓冲氧化物蚀刻剂和HF去除所述氧化物层。
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