KR100854418B1 - 비휘발성 메모리 소자의 제조방법 - Google Patents

비휘발성 메모리 소자의 제조방법 Download PDF

Info

Publication number
KR100854418B1
KR100854418B1 KR1020070032075A KR20070032075A KR100854418B1 KR 100854418 B1 KR100854418 B1 KR 100854418B1 KR 1020070032075 A KR1020070032075 A KR 1020070032075A KR 20070032075 A KR20070032075 A KR 20070032075A KR 100854418 B1 KR100854418 B1 KR 100854418B1
Authority
KR
South Korea
Prior art keywords
film
forming
layer
spacer
buffer
Prior art date
Application number
KR1020070032075A
Other languages
English (en)
Inventor
홍동균
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070032075A priority Critical patent/KR100854418B1/ko
Priority to US11/856,690 priority patent/US20080242073A1/en
Priority to CNA2007101513847A priority patent/CN101276754A/zh
Priority to JP2007331519A priority patent/JP2008258572A/ja
Application granted granted Critical
Publication of KR100854418B1 publication Critical patent/KR100854418B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 '윙 스페이서' 기술을 적용하여 간섭 효과를 개선하는 비휘발성 메모리 소자의 제조방법에 있어서, 물리적인 EFH(Effective Field oxide Height)에 의한 셀 기입 문턱 전압의 분포를 안정적으로 확보할 수 있는 비휘발성 메모리 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 게이트 절연막과 플로팅 게이트용 게이트 도전막을 형성하는 단계와, 상기 게이트 도전막, 상기 게이트 절연막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 소자 분리막을 형성하는 단계와, 상기 트렌치 내부에서 일정 깊이로 상기 소자 분리막을 후퇴시키는 단계와, 후퇴된 소자 분리막에 의해 형성된 단차 면을 따라 완충막을 형성하는 단계와, 상기 트렌치의 내측벽과 대응되는 상기 완충막의 측벽에 상기 완충막과 식각 선택비를 갖는 물질로 이루어진 스페이서를 형성하는 단계와, 상기 스페이서를 식각 장벽층으로 상기 소자 분리막을 일부 식각하여 상기 소자 분리막 내에 홈을 형성하는 단계와, 상기 스페이서를 제거하는 단계와, 상기 완충막을 제거하는 단계와, 상기 완충막이 제거된 상기 기판 상부면을 따라 유전체막을 형성하는 단계와, 상기 유전체막 상에 컨트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
비휘발성 메모리 소자, 낸드 플래시 메모리 소자, 윙 스페이서, 간섭 효과, 문턱 전압, 기입(program)

Description

비휘발성 메모리 소자의 제조방법{METHOD FOR MANUFACTURING A NONVOLATILE MEMORY DEVICE}
도 1은 일반적인 낸드 플래시 메모리 소자의 메모리 셀 어레이를 도시한 등가 회로도.
도 2a 내지 도 2e는 종래기술에 따른 '윙 스페이서(wing spacer)' 기술을 적용한 낸드 플래시 메모리 소자의 제조방법을 도시한 공정 단면도.
도 3은 종래기술에 따른 '윙 스페이서' 기술을 통해 제조된 셀의 단면을 도시한 고분해능 투과전자 현미경(Transmission Electron Microscope, TEM) 사진.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 기판
101 : 터널 산화막
102 : 플로팅 게이트용 폴리실리콘막
103, 103A, 103B : 소자 분리막용 산화막
104 : 윙 스페이서용 산화막
104A, 205A : 윙 스페이서
105, 206 : 유전체막
201 : 게이트 절연막
202 : 플로팅 게이트용 도전막
203, 203A, 203B : 소자 분리막용 절연막
204, 204A : 완충막
205 : 윙 스페이서용 절연막
본 발명은 반도체 소자 및 제조 기술에 관한 것으로, 특히 비휘발성 메모리 소자 및 그 제조방법, 더욱 상세하게는 복수의 메모리 셀이 직렬 연결되어 단위 스트링(string)을 구성하는 모든 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
복수의 메모리 셀이 직렬 연결되어 단위 스트링을 구성하는 비휘발성 메모리 소자 중 현재 가장 널리 사용되고 있는 소자가 낸드 플래시 메모리 소자(NAND type flash memory device)이다. 낸드 플래시 메모리 소자는 고집적을 위한 소자로서, 주로 메모리 스틱(memory stick), USB 드라이버(Universal Serial Bus driver), 하드 디스크(hard disk)를 대체할 수 있는 메모리 소자로 그 적용 분야를 넓혀 가고 있다.
보편적으로, 낸드 플래시 메모리 소자는 데이터(data)를 저장하기 위한 복수의 메모리 셀, 예컨대 16개, 32개 또는 64개의 메모리 셀과, 이들 메모리 셀 중 첫 번째 메모리 셀의 드레인(drain)과 비트 라인(bit line)을 연결하는 드레인 선택 트랜지스터와, 최종 번째 메모리 셀의 소스(source)와 공통 소스 라인(common source line)을 연결하는 소스 선택 트랜지스터가 직렬 연결되어 하나의 스트링을 구성한다.
도 1은 일반적인 낸드 플래시 메모리 소자의 메모리 셀 어레이를 도시한 등가 회로도이다. 여기서는 일례로 32개의 메모리 셀로 이루어진 스트링 구조를 도시하였다.
도 1을 참조하면, 일반적인 낸드 플래시 메모리 소자는 복수의 메모리 블록(block)으로 이루어지고, 각 메모리 블록에는 복수의 스트링(ST)이 배치된다. 각 스트링(ST)은 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)와, 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 간에 직렬 연결된 복수의 메모리 셀(MC0~MC31)로 이루어진다. 또한, 각 스트링(ST)의 소스 선택 트랜지스터(SST)의 소스는 공통 소스 라인과 공통 연결된다. 또한, 복수의 스트링 내에 각각 구성되는 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL)과 연결되고, 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)과 연결된다. 또한, 각 메모리 셀(MC0~MC31)의 컨트롤 게이트는 각각 워드 라인(WL0~WL31)과 연결된다.
이와 같이, 낸드 플래시 메모리 소자는 복수의 메모리 셀이 직렬 연결되어 단위 스트링을 구성하기 때문에 이웃하는 주변 셀 간의 간섭에 매우 취약할 수밖에 없다. 이에 따라, 소자의 동작 신뢰성을 확보하여 수율을 향상시키기 위해서는 단위 스트링을 구성하는 셀의 상태, 즉 문턱 전압을 일정하게 유지하는 것이 매우 중요하다.
선택 셀과 이웃하는 주변 셀의 동작, 특히 데이터를 저장하는 기입(program) 동작으로 인해 선택 셀의 문턱 전압이 변하게 되는 현상을 간섭 효과(interference effect)라 한다. 즉, 간섭 효과란 데이터를 독출(read)하기 위해 선택된 제1 셀과 이웃하는 제2 셀에 대해 기입 동작을 수행하는 경우, 제2 셀의 플로팅 게이트(floating gate)로 주입되는 전자에 의해 제1 셀과 제2 셀 간의 정전용량(capacitance)이 변동하게 되고, 이러한 정전용량의 변동에 의해 제1 셀의 독출시 제1 셀의 문턱 전압보다 높은 전압이 독출되는 현상이 발생되는데 이러한 현상을 일컫는 것으로, 선택 셀의 플로팅 게이트에 주입된 전하량은 변화하지 않지만, 이웃한 인접 셀의 상태 변화에 의해 선택 셀의 문턱 전압이 왜곡되는 현상을 일컫는다.
이러한 간섭 효과는 SLC(Single Level Cell) 소자보다 요즘 비중이 더욱 확대되고 있는 MLC(Multi Level Cell) 소자에서 소자의 특성을 결정하는 중요한 인자로 작용하고 있다. 특히, 고집적화를 위해 60nm급 이하에서 적용되는 소자 분리막-활성영역을 정의하는 막- 제조공정 중 하나인 ASA-STI(Advanced Self Aligned-Shallow Trench Isolation) 공정에서도 EFH(Effective Field oxide Height)-이웃하 는 플로팅 게이트 사이의 활성영역의 표면으로부터 유전체막까지의 거리-를 확보하면서 기입 속도 및 간섭 효과를 개선시킬 수 있는 방안이 중요한 이슈이다. 그 특성상 EFH 확보와, 기입 속도 및 간섭 효과의 개선은 트레이드 오프(trade off) 관계에 있다. 즉, EFH가 높을수록 기입 동작 속도는 감소하는 반면, 간섭 효과는 개선된다. 그 이유는 EFH가 높은 경우, 그 만큼 유전체막과 플로팅 게이트 간의 접촉면적이 감소하고, 이로 인해 커플링 비(coupling ratio)가 감소하여 기입 동작 속도는 감소된다.
따라서, 최근에는 ASA-STI 공정을 적용하는 낸드 플래시 메모리 소자의 제조공정에서 간섭 효과를 개선시키기 위해 소위 '윙 스페이서(wing spacer)'라고 불리는 기술이 제안되었다. 이 기술은 이웃하는 플로팅 게이트 사이를 컨트롤 게이트로 차폐(shield)하는 기술이다.
도 2a 내지 도 2e는 종래기술에 따른 '윙 스페이서' 기술을 적용한 낸드 플래시 메모리 소자의 제조방법을 설명하기 위하여 순차적으로 도시한 공정 단면도이다. 여기서는 설명의 편의를 위해 셀 영역에 소자 분리막이 형성된 후 공정부터 설명하기로 한다.
먼저, 도 2a에 도시된 바와 같이, 소자 분리막용 산화막(103)이 형성된 후 셀 영역의 EFH 조절을 위한 식각공정을 실시하여 산화막(103)을 일정 깊이로 후퇴(recess)시킨다.
한편, '100'은 기판, '101'은 터널 산화막, '102'는 플로팅 게이트용 폴리실리콘막이다.
이어서, 도 2b에 도시된 바와 같이, 산화막(103)의 후퇴에 따라 형성된 기판(100) 상부의 단차 면을 따라 윙 스페이서용 산화막(104)을 형성한다.
이어서, 도 2c에 도시된 바와 같이, 에치 백(etch back) 공정과 같이 비등방성 식각공정을 통해 산화막(104)을 식각하여 폴리실리콘막(102)의 측벽에 윙 스페이서(104A)를 형성한다. 이때, 윙 스페이서(104A)와 동일 물질로 이루어진 산화막(103A) 또한 일부 식각되어 윙 스페이서(104A)에 정렬되어 일정 깊이로 홈이 형성된다.
이어서, 도 2d에 도시된 바와 같이, 윙 스페이서(104A, 도 2c참조)를 제거한다.
이어서, 도 2e에 도시된 바와 같이, 기판(100) 상부의 단차 면을 따라 유전체막(105)을 형성한다.
이러한 방법으로 제조된 실제 셀 구조를 도 3에 도시하였다. 도 3은 셀의 단면을 도시한 고분해능 투과전자 현미경(Transmission Electron Microscope, TEM) 사진이다. 여기서, 간격 '(1)'은 간섭 효과에 영향을 미치는 EFH에 해당하고, '(2)'는 반복적인 사이클링(cycling)-기입 및 소거 동작-에 의한 문턱 전압의 변동에 영향을 미치는 EFH에 해당하며, '(3)'은 커플링 효과에 영향을 미치는 EFH에 해당한다.
도 3에 도시된 (1), (2)와 같이, 윙 스페이서 기술을 적용한 낸드 플래시 메모리 소자의 제조방법은 이웃하는 플로팅 게이트 간의 간섭 효과와 반복적인 사이클링에 의한 기입 문턱 전압의 변동에 영향을 미치는 EFH는 어느 정도 확보할 수 있으나, (3)과 같이 커플링 효과에 영향을 미치는 EFH는 제어하는데 많은 어려움이 있다. 여기서, (3)에 해당하는 EFH는 플로팅 게이트와 유전체막의 접점-플로팅 게이트와 유전체막이 접하는 최종 끝단-으로부터 활성영역의 상부표면까지의 거리에 해당한다.
도 3에서 (3)에 해당하는 EFH는 도 2b 내지 도 2d에 도시된 바와 같이, 윙 스페이서용 산화막(104)의 두께와 후속 제거공정에 많은 영향을 받는다. 그 이유는 윙 스페이서용 물질이 소자 분리막 물질과 동일한 산화막 계열의 물질로 이루어지기 때문이다. 즉, 도 3에서 (2)에 해당하는 EFH를 확보하기 위해서는 도 2b와 같이 윙 스페이서용 산화막(104)을 충분히 두껍게 증착하여야 하는데, 이 경우 도 2d에서 실시되는 윙 스페이서(104A) 제거공정시 노출되는 시간이 그 만큼 증가되어 윙 스페이서(104A)의 하부에 형성된 소자 분리막용 산화막(103A)의 손실 양이 증가되기 때문이다.
이와 같이, 윙 스페이서(104A) 제거공정시 그 하부에 형성된 소자 분리막용 산화막(103A)이 손실되는 경우, 손실되는 양 만큼 이미 도 2a에서 결정된 EFH가 변동되고, 이러한 EFH의 변동이 셀 영역 내에서 균일하게 이루어지지 않고, 공정 조건에 따라 불균일하게 일어나 균일한 문턱 전압의 분포를 확보할 수 없는 문제가 발생된다. 즉, 간섭 효과에 의한 셀의 기입 문턱 전압의 분포는 개선할 수 있으나, 물리적인 EFH에 의한 셀 기입 문턱 전압의 분포는 안정적으로 확보할 수 없는 문제가 발생된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, '윙 스페이서' 기술을 적용하여 간섭 효과를 개선하는 비휘발성 메모리 소자의 제조방법에 있어서, 물리적인 EFH에 의한 셀 기입 문턱 전압의 분포를 안정적으로 확보할 수 있는 비휘발성 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판 상에 게이트 절연막과 플로팅 게이트용 게이트 도전막을 형성하는 단계와, 상기 게이트 도전막, 상기 게이트 절연막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 소자 분리막을 형성하는 단계와, 상기 트렌치 내부에서 일정 깊이로 상기 소자 분리막을 후퇴시키는 단계와, 후퇴된 소자 분리막에 의해 형성된 단차 면을 따라 완충막을 형성하는 단계와, 상기 트렌치의 내측벽과 대응되는 상기 완충막의 측벽에 상기 완충막과 식각 선택비를 갖는 물질로 이루어진 스페이서를 형성하는 단계와, 상기 스페이서를 식각 장벽층으로 상기 소자 분리막을 일부 식각하여 상기 소자 분리막 내에 홈을 형성하는 단계와, 상기 스페이서를 제거하는 단계와, 상기 완충막을 제거하는 단계와, 상기 완충막이 제거된 상기 기판 상부면을 따라 유전체막을 형성하는 단계와, 상기 유전체막 상에 컨트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은 셀 영역과 주변회로 영역을 포함하는 비휘발성 메모리 소자의 제조방법에 있어서, 상기 셀 영역과 상기 주변회로 영역의 기판 상에 게이트 절연막과 플로팅 게이트용 게이트 도전막을 형성하는 단계와, 상기 게이트 도전막, 상기 게이트 절연막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 소자 분리막을 형성하는 단계와, 상기 소자 분리막 중 상기 셀 영역에 형성된 소자 분리막을 상기 트렌치 내부에서 일정 깊이로 후퇴시키는 단계와, 후퇴된 소자 분리막에 의해 형성된 단차 면을 따라 완충막을 형성하는 단계와, 상기 트렌치의 내측벽과 대응되는 상기 완충막의 측벽에 상기 완충막과 식각 선택비를 갖는 물질로 이루어진 스페이서를 형성하는 단계와, 상기 스페이서를 식각 장벽층으로 상기 소자 분리막을 일부 식각하여 상기 소자 분리막 내에 홈을 형성하는 단계와, 상기 스페이서를 제거하는 단계와, 상기 완충막을 제거하는 단계와, 상기 완충막이 제거된 상기 기판 상부면을 따라 유전체막을 형성하는 단계와, 상기 유전체막 상에 컨트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명 세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영어 대문자를 포함하는 경우 동일층이 식각공정을 통해 변형된 것을 의미한다.
실시예
도 4a 내지 도 4f는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위하여 공정 순서대로 순차적으로 도시한 공정 단면도이다. 여기서는 설명의 편의를 위해 메모리 셀이 형성되는 셀 영역에 대해서 중점적으로 설명하기로 한다.
먼저, 도 4a에 도시된 바와 같이, p형 기판(200) 내에 트리플 n-웰(triple n-type well)과, 그 내부에 p-웰(p-type well)을 형성한 후 문턱전압 조절용 이온주입 공정을 실시한다.
이어서, 기판(200) 상에 실질적으로 F-N 터널링이 일어나는 게이트 절연막(201)을 형성한다. 이때, 게이트 절연막(201)은 산화막(SiO2)으로 형성하거나, 산화막과 질화막의 적층 구조로 형성할 수 있으며, 그 제조방법으로는 건식 산화(dry oxidation), 습식 산화(wet oxidation) 또는 라디컬 산화(radical oxidation) 공정을 이용한다.
이어서, 게이트 절연막(201) 상에 플로팅 게이트로 기능하는 도전막(202)을 형성한다. 이때, 도전막(202)은 도전성을 갖는 물질은 모두 사용가능하며, 예컨대 폴리실리콘, 전이 금속 또는 희토류 금속 중 선택된 어느 하나의 물질로 형성할 수 있다.
예컨대, 폴리실리콘막은 불순물이 도핑되지 않은 언-도프트(un-doped) 폴리실리콘막 또는 불순물이 도핑된 도프트(doped) 폴리실리콘막 모두 사용가능하며, 언-도프트 폴리실리콘막의 경우 후속 이온주입공정을 통해 별도로 불순물 이온을 주입한다. 이러한 폴리실리콘막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성하고, 이때 소스 가스로는 SiH4을 사용하며, 도핑 가스로는 PH3, PH3, BCl3 또는 B2H6 가스 사용한다. 전이 금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 사용하고, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용한다.
이어서, 도전막(202) 상에 완충 산화막(미도시)과 패드 질화막(미도시)을 형성한다.
이어서, 식각공정을 실시하여 상기 패드 질화막, 상기 완충 산화막, 도전막(202), 게이트 절연막(201) 및 기판(200)을 일부 식각하여 트렌치(미도시)를 형성한다.
이어서, 상기 트렌치가 매립되도록 소자 분리막용 절연막(203)을 형성한다. 이때, 절연막(203)은 단층 또는 적층 구조로 형성할 수 있으며, 바람직하게는 종횡비를 고려하여 적층 구조로 형성한다. 예컨대, 단층 구조로 형성하는 경우에는 높 은 종횡비에 대해 매립 특성이 우수한 HDP(High Density Plasma)막으로 형성하는 것이 바람직하며, 그 외에도 절연성을 갖는 산화막 계열의 물질은 모두 사용가능하다. 적층 구조로 형성하는 경우에는 HDP막-SOG(Spin On Glass)막-HDP막의 적층 구조로 형성하는 것이 바람직하다. 여기서, SOG막으로는 PSZ(polisilazane)막을 사용한다. 또한, 절연성을 갖는 산화막 계열의 물질로는 BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), USG(Un-doped Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate) 또는 이들의 적층막으로 형성할 수도 있다.
이어서, 셀 영역에 형성된 소자 분리막용 절연막(203)의 EFH를 조절하기 위한 식각공정을 실시한다. 즉, 주변회로 영역-셀을 구동시키기 위한 구동회로, 예컨대 디코더(decoder), 페이지 버퍼(page buffer) 등이 형성될 영역-은 덮이고, 셀 영역은 개방된 감광막 패턴을 이용하고, 상기 패드 질화막을 식각 장벽층으로 이용한 식각공정을 실시하여 절연막(203)을 선택적으로 상기 트렌치의 내부로 후퇴시킨다. 이때, 식각공정은 질화막에 대한 높은 식각 선택비를 갖는 BHF(Buffered HF) 또는 BOE(Buffered Oxide etch) 용액-탈이온수에 HF가 혼합된 용액-을 사용하는 것이 바람직하다.
이어서, 상기 감광막 패턴, 상기 패드 질화막과 상기 완충 산화막을 제거한다.
이어서, 도 4b에 도시된 바와 같이, 상기 완충 산화막이 제거된 기판(200) 상부의 단차 면을 따라 식각 장벽층으로 기능하는 완충막(204)을 형성한다. 이때, 완충막(204)은 소자 분리막용 절연막(203)과 동일한 물질 또는 동일한 계열의 물질로 형성할 수 있다.
이어서, 완충막(204) 상부면을 따라 윙 스페이서용 절연막(205)을 형성한다. 이때, 절연막(205)은 완충막(204)과 높은 식각 선택비를 갖는 물질로 형성하는 것이 바람직하며, 예컨대, 완충막(204)이 산화막으로 형성된 경우 질화막으로 형성한다. 이 외에도, 폴리실리콘막, 비정질 카본막 또는 이들의 적층 구조로 형성할 수도 있다.
한편, 도전막(202)의 내측벽에 형성된 완충막(204)과 절연막(205)을 포함하는 총 폭은 도 2b의 폴리실리콘막(102)의 내측벽에 형성된 산화막(104)의 폭과 동일하다.
이어서, 도 4c에 도시된 바와 같이, 에치 백 공정을 실시하여 절연막(205, 도 4b참조)을 선택적으로 식각한다. 이때, 상기 에치 백 공정은 절연막(205)이 질화막(Si3N4)으로 이루어지고, 완충막(204)이 산화막(SiO2)으로 이루어진 경우, 이등방성 식각을 진행하기 위해 CHF3와 O2가 혼합된 혼합가스(CHF3/O2) 또는 CH2F2 가스를 사용하여 실시한다. 이로써, 도전막(202)의 내측벽에 대응되는 부위에 윙 스페이서(205A)가 형성된다.
이어서, 윙 스페이서(205A)를 식각 장벽층으로 이용한 식각공정을 실시하여 완충막(204A)을 식각한다. 이때, 상기 식각공정은 완충막(204A)이 산화막(SiO2)으로 이루어지고, 윙 스페이서(205A)가 질화막으로 이루어진 경우, CHF3, C4F8 및 CO가 혼합된 혼합가스(CHF3/C4F8/CO)를 사용하여 실시한다. 이 과정에서 완충막(204A)과 동일 물질로 이루어진 절연막(203A) 또한 윙 스페이서(205A)에 정렬되어 일부 식각된다. 이로써, 절연막(203A)의 중앙부에는 윙 스페이서(205A)에 정렬된 홈이 생성된다.
한편, 절연막(203A)의 중앙부에 홈을 형성하기 위한 식각공정, 즉 윙 스페이서(205A)를 식각 장벽층으로 이용한 식각공정을 실시하여 완충막(204A)을 식각하는 단계에서는 완충막(204A) 중 도전막(202) 상에 형성된 완충막이 제거될 때까지 실시한다.
한편, 상기 에치 백 공정-윙 스페이서 형성공정-과 상기 식각공정-완충막 식각공정-은 동일 챔버 내에서 식각 가스만을 변경하여 인-시튜(in-situ)로 실시할 수 있다.
이어서, 도 4d에 도시된 바와 같이, 윙 스페이서(205A, 도 4c참조)를 제거한다. 이때, 제거공정은 완충막(204A)에 대한 식각 선택비가 높은 인산(H3P04) 용액을 사용하여 실시한다.
이어서, 도 4e에 도시된 바와 같이, 완충막(204A, 도 4d참조)을 제거한다. 이때, 제거공정은 도전막(202)의 물질을 고려하여 실시하며, 예컨대 도전막(202)이 폴리실리콘막으로 이루어진 경우 BHF 또는 BOE 용액을 이용하여 실시하는 것이 바람직하다.
한편, 완충막(204A)의 폭은 도 2c에 잔류된 윙 스페이서(104A)보다 상대적으로 얇기 때문에 동일 조건 하에서 공정 시간이 감소되어, 결국 소자 분리막용 절연막(203B)이 식각 용액에 노출되는 시간이 종래기술 대비 감소하여 절연막(203A)의 손실 양을 줄일 수 있다. 이에 따라, EFH의 변동을 최소화하여 셀 영역 내에서 균일한 EFH를 확보할 수 있다.
한편, 윙 스페이서 및 완충막 제거공정은 동일 챔버 내에서 식각 용액만을 변경하여 인-시튜로 실시할 수 있다.
이어서, 도 4f에 도시된 바와 같이, 소자 분리막용 절연막(203B)의 상부 단차 면을 따라 유전체막(206)을 형성한다. 이때, 유전체막(206)은 산화막-질화막-산화막의 적층 구조로 형성하거나, 유전율이 3.9 이상인 금속 산화물층, 예컨대 Al2O3, ZrO2, HfO2 또는 이들이 혼합된 혼합막 또는 이들의 적층막으로 형성할 수도 있다.
이어서, 유전체막(206) 상에 컨트롤 게이트를 형성한다.
이후, 공정은 일반적인 공정과 동일하기 때문에 그에 대한 설명은 생략하기로 한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예들은 낸드 플래시 메모리 소자를 일례로 기술되었으나, 이는 일례로서, 메모리 셀 어레이가 스트링 구조로 이루어진 모든 비휘발성 메모리 소자에 모두 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, EFH 조절을 위한 식각공정이 완료된 기판 상부 표면을 따라 완충막을 형성한 후 그 상부에 상기 완충막과 높은 식각 선택비를 갖는 물질을 이용하여 윙 스페이서를 형성함으로써 윙 스페이서 제거공정시 소자 분리막의 손실을 최소화하고, 이를 통해 셀 영역 내에서의 EFH 변동을 최소화하여 EFH에 의한 셀 기입 문턱 전압의 분포를 안정적으로 확보할 수 있다.

Claims (16)

  1. 기판 상에 게이트 절연막과 플로팅 게이트용 게이트 도전막을 형성하는 단계;
    상기 게이트 도전막, 상기 게이트 절연막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 매립되도록 소자 분리막을 형성하는 단계;
    상기 트렌치 내부에서 일정 깊이로 상기 소자 분리막을 후퇴시키는 단계;
    후퇴된 소자 분리막에 의해 형성된 단차 면을 따라 완충막을 형성하는 단계;
    상기 트렌치의 내측벽과 대응되는 상기 완충막의 측벽에 상기 완충막과 식각 선택비를 갖는 물질로 이루어진 스페이서를 형성하는 단계;
    상기 스페이서를 식각 장벽층으로 상기 소자 분리막을 일부 식각하여 상기 소자 분리막 내에 홈을 형성하는 단계;
    상기 스페이서를 제거하는 단계;
    상기 완충막을 제거하는 단계;
    상기 완충막이 제거된 상기 기판 상부면을 따라 유전체막을 형성하는 단계; 및
    상기 유전체막 상에 컨트롤 게이트를 형성하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 완충막은 산화막으로 형성하고, 상기 스페이서는 질화막으로 형성하는 비휘발성 메모리 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 소자 분리막은 상기 완충막과 동일한 물질로 형성하는 비휘발성 메모리 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 소자 분리막은 HDP(High Density Plasam) 단일막 또는 HDP막-SOG(Spin On Glass)막-HDP막이 적층된 적층막으로 형성하는 비휘발성 메모리 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 완충막 상에 상기 스페이서용 물질을 형성하는 단계; 및
    에치 백 공정을 실시하여 상기 스페이서용 물질을 선택적으로 식각하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 소자 분리막 내에 홈을 형성하는 단계는 상기 완충막 중 상기 게이트 도전막 상에 형성된 완충막이 제거될 때까지 실시하는 비휘발성 메모리 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 스페이서를 형성하는 단계와 상기 소자 분리막 내에 홈을 형성하는 단계는 동일 챔버 내에서 인-시튜(in-situ)로 실시하는 비휘발성 메모리 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 스페이서를 제거하는 단계와 상기 완충막을 제거하는 단계는 동일 챔버 내에서 인-시튜(in-situ)로 실시하는 비휘발성 메모리 소자의 제조방법.
  9. 셀 영역과 주변회로 영역을 포함하는 비휘발성 메모리 소자의 제조방법에 있어서,
    상기 셀 영역과 상기 주변회로 영역의 기판 상에 게이트 절연막과 플로팅 게이트용 게이트 도전막을 형성하는 단계;
    상기 게이트 도전막, 상기 게이트 절연막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 매립되도록 소자 분리막을 형성하는 단계;
    상기 소자 분리막 중 상기 셀 영역에 형성된 소자 분리막을 상기 트렌치 내부에서 일정 깊이로 후퇴시키는 단계;
    후퇴된 소자 분리막에 의해 형성된 단차 면을 따라 완충막을 형성하는 단계;
    상기 트렌치의 내측벽과 대응되는 상기 완충막의 측벽에 상기 완충막과 식각 선택비를 갖는 물질로 이루어진 스페이서를 형성하는 단계;
    상기 스페이서를 식각 장벽층으로 상기 소자 분리막을 일부 식각하여 상기 소자 분리막 내에 홈을 형성하는 단계;
    상기 스페이서를 제거하는 단계;
    상기 완충막을 제거하는 단계;
    상기 완충막이 제거된 상기 기판 상부면을 따라 유전체막을 형성하는 단계; 및
    상기 유전체막 상에 컨트롤 게이트를 형성하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 완충막은 산화막으로 형성하고, 상기 스페이서는 질화막으로 형성하는 비휘발성 메모리 소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 소자 분리막은 상기 완충막과 동일한 물질로 형성하는 비휘발성 메모리 소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 소자 분리막은 HDP(High Density Plasam) 단일막 또는 HDP막-SOG(Spin On Glass)막-HDP막이 적층된 적층막으로 형성하는 비휘발성 메모리 소자의 제조방법.
  13. 제 9 항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 완충막 상에 상기 스페이서용 물질을 형성하는 단계; 및
    에치 백 공정을 실시하여 상기 스페이서용 물질을 선택적으로 식각하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  14. 제 9 항에 있어서,
    상기 소자 분리막 내에 홈을 형성하는 단계는 상기 완충막 중 상기 게이트 도전막 상에 형성된 완충막이 제거될 때까지 실시하는 비휘발성 메모리 소자의 제조방법.
  15. 제 9 항에 있어서,
    상기 스페이서를 형성하는 단계와 상기 소자 분리막 내에 홈을 형성하는 단계는 동일 챔버 내에서 인-시튜(in-situ)로 실시하는 비휘발성 메모리 소자의 제조방법.
  16. 제 9 항에 있어서,
    상기 스페이서를 제거하는 단계와 상기 완충막을 제거하는 단계는 동일 챔버 내에서 인-시튜(in-situ)로 실시하는 비휘발성 메모리 소자의 제조방법.
KR1020070032075A 2007-03-31 2007-03-31 비휘발성 메모리 소자의 제조방법 KR100854418B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070032075A KR100854418B1 (ko) 2007-03-31 2007-03-31 비휘발성 메모리 소자의 제조방법
US11/856,690 US20080242073A1 (en) 2007-03-31 2007-09-17 Method for fabricating a nonvolatile memory device
CNA2007101513847A CN101276754A (zh) 2007-03-31 2007-09-30 制造非易失性存储器件的方法
JP2007331519A JP2008258572A (ja) 2007-03-31 2007-12-25 不揮発性メモリ素子の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070032075A KR100854418B1 (ko) 2007-03-31 2007-03-31 비휘발성 메모리 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR100854418B1 true KR100854418B1 (ko) 2008-08-26

Family

ID=39795175

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070032075A KR100854418B1 (ko) 2007-03-31 2007-03-31 비휘발성 메모리 소자의 제조방법

Country Status (4)

Country Link
US (1) US20080242073A1 (ko)
JP (1) JP2008258572A (ko)
KR (1) KR100854418B1 (ko)
CN (1) CN101276754A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101263824B1 (ko) 2007-10-15 2013-05-13 삼성전자주식회사 부유 게이트의 측벽 상에 이중 스페이서들을 구비하는비휘발성 메모리 소자, 이를 구비하는 전자장치 및비휘발성 메모리 소자 제조방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100922989B1 (ko) * 2007-04-25 2009-10-22 주식회사 하이닉스반도체 플래시 메모리 소자 및 그것의 제조방법
KR20120057794A (ko) * 2010-11-29 2012-06-07 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
CN104078410B (zh) * 2013-03-27 2017-02-08 中芯国际集成电路制造(上海)有限公司 自对准浅槽隔离的形成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980016841A (ko) * 1996-08-29 1998-06-05 김광호 비휘발성 기억소자의 셀 형성방법
KR20040100688A (ko) * 2003-05-23 2004-12-02 삼성전자주식회사 비휘발성 메모리 셀 및 그 제조방법
KR20050002246A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 난드 플래시 메모리 소자의 제조 방법
JP2005079165A (ja) 2003-08-28 2005-03-24 Toshiba Corp 不揮発性半導体記憶装置とその製造方法、電子カードおよび電子装置
KR20070059732A (ko) * 2005-12-07 2007-06-12 주식회사 하이닉스반도체 플래쉬 메모리 및 그 제조 방법
KR20070066048A (ko) * 2005-12-21 2007-06-27 주식회사 하이닉스반도체 플래시 메모리 소자 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100739988B1 (ko) * 2006-06-28 2007-07-16 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
KR100816749B1 (ko) * 2006-07-12 2008-03-27 삼성전자주식회사 소자분리막, 상기 소자분리막을 구비하는 비휘발성 메모리소자, 그리고 상기 소자분리막 및 비휘발성 메모리 소자형성 방법들
KR100833437B1 (ko) * 2006-09-06 2008-05-29 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 제조방법
KR100790296B1 (ko) * 2006-12-04 2008-01-02 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980016841A (ko) * 1996-08-29 1998-06-05 김광호 비휘발성 기억소자의 셀 형성방법
KR20040100688A (ko) * 2003-05-23 2004-12-02 삼성전자주식회사 비휘발성 메모리 셀 및 그 제조방법
KR20050002246A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 난드 플래시 메모리 소자의 제조 방법
JP2005079165A (ja) 2003-08-28 2005-03-24 Toshiba Corp 不揮発性半導体記憶装置とその製造方法、電子カードおよび電子装置
KR20070059732A (ko) * 2005-12-07 2007-06-12 주식회사 하이닉스반도체 플래쉬 메모리 및 그 제조 방법
KR20070066048A (ko) * 2005-12-21 2007-06-27 주식회사 하이닉스반도체 플래시 메모리 소자 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101263824B1 (ko) 2007-10-15 2013-05-13 삼성전자주식회사 부유 게이트의 측벽 상에 이중 스페이서들을 구비하는비휘발성 메모리 소자, 이를 구비하는 전자장치 및비휘발성 메모리 소자 제조방법

Also Published As

Publication number Publication date
CN101276754A (zh) 2008-10-01
US20080242073A1 (en) 2008-10-02
JP2008258572A (ja) 2008-10-23

Similar Documents

Publication Publication Date Title
US7795080B2 (en) Methods of forming integrated circuit devices using composite spacer structures
TWI387059B (zh) 整合非揮發性記憶體及周邊電路之製造
US7582529B2 (en) Methods of fabricating non-volatile memory with integrated peripheral circuitry and pre-isolation memory cell formation
US7736973B2 (en) Non-volatile memory arrays having dual control gate cell structures and a thick control gate dielectric and methods of forming
US7960266B2 (en) Spacer patterns using assist layer for high density semiconductor devices
US8143156B2 (en) Methods of forming high density semiconductor devices using recursive spacer technique
KR100766233B1 (ko) 플래쉬 메모리 소자 및 그의 제조 방법
US7592225B2 (en) Methods of forming spacer patterns using assist layer for high density semiconductor devices
KR100851916B1 (ko) 비휘발성 메모리 소자의 제조방법
KR100854418B1 (ko) 비휘발성 메모리 소자의 제조방법
US20100279486A1 (en) Nonvolatile memory having conductive film between adjacent memory cells
KR100851915B1 (ko) 비휘발성 메모리 소자 및 그 제조방법
JP2011192898A (ja) 半導体記憶装置及びその製造方法
KR20090012832A (ko) 비휘발성 메모리 소자 및 그 제조방법
KR20080099448A (ko) 비휘발성 메모리 소자의 제조방법
KR100958627B1 (ko) 플래시 메모리 소자 및 그의 제조 방법
KR100832024B1 (ko) 반도체 소자의 절연막 평탄화방법
KR100771553B1 (ko) 전하트랩층을 갖는 매몰형 불휘발성 메모리소자 및 그제조방법
KR100622030B1 (ko) 비휘발성 메모리 소자의 제조방법
KR100874434B1 (ko) 비휘발성 메모리 소자의 제조방법
KR20090002623A (ko) 비휘발성 메모리 소자의 제조방법
KR100811280B1 (ko) 불휘발성 메모리 소자 및 그 제조방법
KR100909798B1 (ko) 비휘발성 메모리 소자의 제조방법
KR101025926B1 (ko) Ｅｅｐｒｏｍ 셀 제조 방법
KR100782784B1 (ko) 플래쉬메모리 소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110726

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee