KR20050002246A - 난드 플래시 메모리 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 난드 플래시 메모리 소자의 제조 방법에 관한 것으로, SA-STI(Self Aligned Shallow Trench Isolation) 방식으로 소자 분리막을 형성하고 전체 상부에 플로팅 게이트용 폴리실리콘층을 형성한 후, 식각 공정으로 소자 분리막 상의 폴리실리콘층을 일부 제거하여 패터닝하는 과정에서 과도 식각으로 소자 분리막을 소정 깊이까지 식각하여 트렌치를 형성하고 폴리실리콘층 스페이서를 트렌치의 측벽까지 형성함으로써, 플로팅 게이트의 두께를 낮추면서 표면적을 증가시켜 커플링 비를 최대화하고 전기적 특성을 향상시킬 수 있다.

Description

난드 플래시 메모리 소자의 제조 방법{Method of manufacturing a flash memory cell}
본 발명은 난드 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 플로팅 게이트의 표면적을 증가시켜 커플링 비(Coupling ratio)를 증가시킬 수 있는 난드 플래시 메모리 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라, 플래시 소자의 제조 공정에서는 SA-STI(Self Aligned Shallow Trench Isolation) 방식을 이용하여 소자 분리막을 형성한다.
한편, 플래시 메모리 소자에서는 프로그램 동작 속도를 향상시키기 위하여 유전체막을 얇게 형성하거나, 플로팅 게이트의 표면적을 증가시켜 커플링 비를 증가시키기 위하여 플로팅 게이트를 두껍게 형성하고 있다.
그러나, 유전체막을 너무 얇게 형성하면 절연 특성을 확보하는데 어려움이 있기 때문에 유전체막의 두께를 낮추는데 한계가 있으며, 플로팅 게이트를 너무 두껍게 형성하면 게이트 라인의 전체 두께가 너무 두꺼워져 게이트 라인을 패터닝하기가 여려워진다. 이로 인해, 웨이퍼 내에서 균일도가 저하되어 불량이 발생되고 수율이 저하되는 문제점이 발생될 수 있다.
이에 대하여, 본 발명이 제시하는 난드 플래시 메모리 소자의 제조 방법은 SA-STI(Self Aligned Shallow Trench Isolation) 방식으로 소자 분리막을 형성하고 전체 상부에 플로팅 게이트용 폴리실리콘층을 형성한 후, 식각 공정으로 소자 분리막 상의 폴리실리콘층을 일부 제거하여 패터닝하는 과정에서 과도 식각으로 소자 분리막을 소정 깊이까지 식각하여 트렌치를 형성하고 폴리실리콘층 스페이서를 트렌치의 측벽까지 형성함으로써, 플로팅 게이트의 두께를 낮추면서 표면적을 증가시켜 커플링 비를 최대화하고 전기적 특성을 향상시킬 수 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 난드 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 터널 산화막
103 : 제1 폴리실리콘층 104 : 소자 분리막
105 : 제2 폴리실리콘층 106 : 소자 분리막 트렌치
107 : 제3 폴리실리콘층 107a : 폴리실리콘층 스페이서
108 : 유전체막 109 : 콘트롤 게이트
110 : 플로팅 게이트
본 발명의 실시예에 따른 난드 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 터널 산화막 및 제1 폴리실리콘층을 순차적으로 형성하는 단계와, SA-STI 공정으로 제1 폴리실리콘층 및 터널 산화막을 패터닝하고, 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계와, 전체 상부에 제2 폴리실리콘층을 형성하는 단계와, 식각 공정으로 소자 분리막 상의 제2 폴리실리콘층을 일부 제거하여 워드라인과 수직 방향으로 패터닝하면서, 소자 분리막을 소정 깊이까지 식각하여 트렌치를 형성하는 단계와, 제2 폴리실리콘층과 트렌치의 측벽에 폴리실리콘층 스페이서를 형성하는 단계, 및 전체 상부에 유전체막 및 콘트롤 게이트를 형성하는 단계를 포함한다.
상기에서, 제2 폴리실리콘층이 SiH4또는 Si2H6와 PH3가스를 사용하는 LP-CVD법으로 형성될 수 있으며, 510℃ 내지 550℃의 온도와 0.1Torr 내지 3Torr의 압력에서 불순물의 농도가 1.0E20 내지 2.0E20 atoms/cc이 되도록 형성될 수 있다.
제2 폴리실리콘층의 식각 공정은 제2 폴리실리콘층 사이의 간격을 확보하기위하여 경사 식각 방식으로 실시될 수 있다.
폴리실리콘층 스페이서는 언도프트 폴리실리콘층으로 형성될 수 있다. 또한, 폴리실리콘층 스페이서는 SiH4또는 Si2H6가스를 이용한 LP-CVD법으로 형성될 수 있으며, 510℃ 내지 550℃의 온도와 0.1Torr 내지 3Torr의 압력에서 형성될 수 있다. 이때, 폴리실리콘층 스페이서는 150Å 내지 300Å의 두께로 형성하는 것이 바람직하다.
콘트롤 게이트는 비정질 실리콘층으로 형성될 수 있으며, 도프트 비정질 실리콘층을 증착하는 제1 증착 공정과 언도프트 비정 실리콘층을 증착하는 제2 증착 공정으로 형성될 수도 있다. 이때, 도프트 비정질 실리콘층과 언도프트 비정 실리콘층의 두께는 1:2 내지 6:1의 비율이 되도록 조절하는 것이 바람직하다.
제2 폴리실리콘층 또는 폴리실리콘층 스페이서를 형성하기 전에 세정 공정을 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 난드 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 기판(101) 상에 터널 산화막(102)과, 플로팅 게이트를 형성하기 위한 제1 폴리실리콘층(103)을 순차적으로 형성한 후, SA-STI(Self Aligned Shallow Trench Isolation) 공정으로 제1 폴리실리콘층(103) 및 터널 산화막(102)을 패터닝하고, 소자 분리 영역에 소자 분리막(104)을 형성한다.
이어서, 전체 상부에 플로팅 게이트를 형성하기 위한 제2 폴리실리콘층(105)을 형성한다. 제2 폴리실리콘층(105)은 SiH4또는 Si2H6와 PH3가스를 사용하여 LP-CVD법으로 형성할 수 있다. 좀 더 구체적으로 공정 조건을 예를 들면, 510℃ 내지 550℃의 온도와 0.1Torr 내지 3Torr의 압력에서 LP-CVD방식으로 제2 폴리실리콘층(105)을 형성하며, 1000Å 내지 2000Å의 두께로 형성할 수 있다. 이때, 제2 폴리실리콘층(105)에 도핑된 P 농도는 1.0E20 내지 2.0E20 atoms/cc 정도로 조절하는 것이 바람직하다.
한편, 제2 폴리실리콘층(105)을 형성하기 전에, 제1 폴리실리콘층(103)의 표면에 형성된 자연 산화막을 제거하기 위한 세정 공정을 실시할 수 있다. 세정 공정은 H2O:HF가 50:1 내지 100:1의 비율로 혼합된 불화수소산(DHF)과 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시할 수 있다.
도 1b를 참조하면, 식각 공정으로 소자 분리막(104) 상부의 제2 폴리실리콘층(105)을 일부 제거하여 패터닝한다. 이때, 제2 폴리실리콘층(105) 사이의 간격을 확보하기 위하여 수직 또는 경사 식각 방식으로 식각 공정을 실시하는 것이 바람직하다.
이로써, 제1 및 제2 폴리실리콘층(103 및 105)으로 이루어진 플로팅 게이트(110)가 형성된다. 제2 폴리실리콘층(105)은 제1 폴리실리콘층(103)과 전기적으로 접촉하며, 플로팅 게이트(110)의 전체 표면적을 증가시켜 최종적으로 플로팅 게이트(110)와 콘트롤 게이트(도시되지 않음)의 커플링 비를 증가시키는 역할을 한다.
제2 폴리실리콘층(105)을 식각 공정으로 패터닝하는 과정에서 과도 식각을 실시하거나, 제2 폴리실리콘층(105)을 패터닝한 후 추가로 식각 공정을 실시하여 제2 폴리실리콘층(105) 사이의 소자 분리막(104)에 트렌치(106)를 형성한다.
도 1c를 참조하면, 소자 분리막(104)에 형성된 트렌치(106)의 측벽을 포함한 전체 상부에 제3 폴리실리콘층(107)을 형성한다. 제3 폴리실리콘층(107)은 LP-CVD법으로 형성할 수 있으며, 150Å 내지 300Å의 두께로 형성할 수 있다. 좀 더 구체적으로 예를 들어 설명하면, 제3 폴리실리콘층(107)은 SiH4또는 Si2H6가스를 사용하여 언도프트 폴리실리콘층으로 형성할 수 있다. 좀 더 구체적으로 공정 조건을 예를 들면, 510℃ 내지 550℃의 온도와 0.1Torr 내지 3Torr의 압력에서 LP-CVD방식으로 제2 폴리실리콘층(105)을 형성할 수 있다.
한편, 제3 폴리실리콘층(107)을 형성하기 전에, 제2 폴리실리콘층(105)의 표면에 형성된 자연 산화막을 제거하기 위한 세정 공정을 실시할 수 있다. 세정 공정은 H2O:HF가 50:1 내지 100:1의 비율로 혼합된 불화수소산(DHF)과 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시할 수 있다.
도 1d를 참조하면, 블랭킷 식각(Blanket etch)을 실시하여 제3 폴리실리콘층(도 1c의 107)을 제2 폴리실리콘층(105)의 측벽과 트렌치(106)에만 잔류시켜 폴리실리콘층 스페이서(107a)를 형성한다. 이로써, 폴리실리콘층 스페이서(107a)를 포함하는 플로팅 게이트(110)가 형성된다. 이렇게 폴리실리콘층 스페이서(107a)가 형성되면서 플로팅 게이트(110)의 표면이 트렌치(106)의 측벽까지 증가되어 커플링 비가 증가된다.
도 1e를 참조하면, 유전체막(108) 및 콘트롤 게이트용 제4 폴리실리콘층(109)을 형성한다.
유전체막(108)은 SiO2/Si3N4/SiO2가 순차적으로 적층된 ONO 구조로 형성할 수 있다. 이때, SiO2막은 내압 특성과 TDDB(Time Dependent Dielectric Breakdown) 특성이 우수한 DCS(SiH2Cl2)와 N2O 가스를 소오스 가스로 사용하여 형성한 HTO(HotTemperature Oxide)막으로 형성하며, Si3N4막은 NH3및 DCS 가스를 이용하여 650℃ 내지 700℃의 온도와 0.1Torr 내지 3Torr의 낮은 압력에서 LP-CVD법으로 형성할 수 있다.
유전체막(108)을 형성한 후에는 유전체막(108)의 막질과 전기적 특성을 향상시키고, 각 막(Layer)의 계면 특성을 향상시키기 위하여 어닐링 공정을 실시한다. 어닐링 공정은 스팀 어닐링 방식으로 실시하는 것이 바람지하며, 750℃ 내지 800℃의 온도에서 습식 산화 방식으로 실시할 수 있다.
상기에서, 유전체막(108)을 형성하는 공정과 스팀 어닐링 공정은 시간의 지연 없이 실시하여 자연 산화막이나 불순물에 의해 오염되는 것을 방지한다.
콘트롤 게이트용 제4 폴리실리콘층(109)은 510℃ 내지 550℃의 온도와 0.1Torr 내지 3Torr의 압력에서 비정질 실리콘층으로 형성할 수 있다. 한편, 제4 폴리실리콘층을 도프트 비정질 실리콘층을 증착하는 제1 증착 공정과 언도프트 비정 실리콘층을 증착하는 제2 증착 공정으로 형성할 수도 있다. 이때, 도프트 비정질 실리콘층과 언도프트 비정 실리콘층은 두께가 1:2 내지 6:1의 비율이 되도록 형성할 수 있으며, 면저항이 증가하는 것을 방지하기 위하여 제2 폴리실리콘층(105) 패턴 사이에서 심(Seam)이 발생되는 것을 방지하면서 500Å 내지 1500Å의 두께로 형성할 수 있다.
이로써, 플로팅 게이트(110)의 표면적이 증가된 플래시 메모리 셀이 제조된다.
상기에서 서술한 방법으로 플래시 메모리 소자를 제조함으로써 다음과 같은 효과를 얻을 수 있다.
첫째, 소자 분리막을 SA-STI(Self Aligned Shallow Trench Isolation) 방식으로 형성하므로, 터널 산화막의 특성을 향상시킬 수 있으며 원하는 임계 치수(Critical Dimension) 만큼의 활성 영역을 확보할 수 있어 소자의 데이터 보존 불량(Retention fail)이나 빠른 소거(Fast erase)와 같은 특성을 개선할 수 있다.
둘째, 터널 산화막의 식각 손상을 방지하여 균일한 두께로 터널 산화막을 유지할 수 있다.
셋째, 플로팅 게이트용 폴리실리콘층을 패터닝하는 과정에서 소자 분리막을 소정 깊이까지 식각하여 트렌치를 형성하고 폴리실리콘층 스페이서를 트렌치의 측벽까지 형성하여 플로팅 게이트의 표면적을 증가시킴으로써, 플로팅 게이트의 두께를 낮추면서 표면적을 증가시켜 커플링 비를 최대화하고 전기적 특성을 향상시킬 수 있다.
넷째, 플로팅 게이트를 낮출 수 있기 때문에, 후속 공정에서 게이트 라인을 형성하기 위한 식각 공정 시 목표 식각 두께를 낮추어 게이트 임계 치수 균일도를 향상시킬 수 있다.
다섯째, 커플링 비를 증가시킴으로써 프로그램 속도를 향상시킬 수 있다.
여섯째, 복잡한 공정이나 장비의 추가 소요 없이 기존의 장비와 공정을 이용하여 응용 및 적용 가능하므로, 비용을 절감하고 신뢰성을 향상시킬 수 있다.

Claims (12)

  1. 반도체 기판 상에 터널 산화막 및 제1 폴리실리콘층을 순차적으로 형성하는 단계;
    SA-STI 공정으로 상기 제1 폴리실리콘층 및 상기 터널 산화막을 패터닝하고, 상기 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계;
    전체 상부에 제2 폴리실리콘층을 형성하는 단계;
    식각 공정으로 상기 소자 분리막 상의 상기 제2 폴리실리콘층을 일부 제거하여 워드라인과 수직 방향으로 패터닝하면서, 소자 분리막을 소정 깊이까지 식각하여 트렌치를 형성하는 단계;
    상기 제2 폴리실리콘층과 상기 트렌치의 측벽에 폴리실리콘층 스페이서를 형성하는 단계; 및
    전체 상부에 유전체막 및 콘트롤 게이트를 형성하는 단계를 포함하는 난드 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제2 폴리실리콘층이 SiH4또는 Si2H6와 PH3가스를 사용하는 LP-CVD법으로 형성되는 난드 플래시 메모리 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제2 폴리실리콘층이 510℃ 내지 550℃의 온도와 0.1Torr 내지 3Torr의 압력에서 불순물의 농도가 1.0E20 내지 2.0E20 atoms/cc이 되도록 형성되는 난드 플래시 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제2 폴리실리콘층의 식각 공정이 상기 제2 폴리실리콘층 사이의 간격을 확보하기 위하여 경사 식각 방식으로 실시되는 난드 플래시 메모리 소자의 제조 방법
  5. 제 1 항에 있어서,
    상기 폴리실리콘층 스페이서가 언도프트 폴리실리콘층으로 형성되는 난드 플래시 메모리 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 폴리실리콘층 스페이서가 SiH4또는 Si2H6가스를 이용한 LP-CVD법으로 형성되는 난드 플래시 메모리 소자의 제조 방법.
  7. 제 5 항에 있어서,
    상기 폴리실리콘층 스페이서가 510℃ 내지 550℃의 온도와 0.1Torr 내지 3Torr의 압력에서 형성되는 난드 플래시 메모리 소자의 제조 방법.
  8. 제 5 항에 있어서,
    상기 폴리실리콘층 스페이서가 150Å 내지 300Å의 두께로 형성되는 난드 플래시 메모리 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 콘트롤 게이트가 비정질 실리콘층으로 형성되는 난드 플래시 메모리 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 콘트롤 게이트가 도프트 비정질 실리콘층을 증착하는 제1 증착 공정과 언도프트 비정 실리콘층을 증착하는 제2 증착 공정으로 형성되는 난드 플래시 메모리 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 도프트 비정질 실리콘층과 상기 언도프트 비정 실리콘층의 두께가 1:2 내지 6:1의 비율이 되는 난드 플래시 메모리 소자의 제조 방법.
  12. 제 1 항에 있어서,
    상기 제2 폴리실리콘층 또는 상기 폴리실리콘층 스페이서를 형성하기 전에 세정 공정이 실시되는 난드 플래시 메모리 소자의 제조 방법.
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