KR100256302B1 - 반도체 기억소자의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 기억 소자의 제조방법을 개시한다.

개시된 본 발명은, 게이트 라인과 그 양측에 접합 영역이 구비된 반도체 기판상에 층간 절연막을 형성하는 단계와, 상기 접합 영역중 어느 하나가 노출되도록 상기 층간 절연막을 식각하여, 콘택 홀을 형성하는 단계와, 상기 콘택 홀의 양 측벽에 절연 스페이서를 형성하는 단계와, 상기 콘택홀이 구비된 반도체 기판 상부에 단결정 실리콘을 형성하는 단계와, 상기 단결정 실리콘의 상부에 폴리 실리콘을 형성하는 단계와, 상기 폴리 실리콘을 패터닝하여 스토리지 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 기억소자의 제조 방법

본 발명은 반도체 기억 소자의 제조방법에 관한 것으로써, 보다 구체적으로는 누설 전류를 감소시켜 리프레시 특성을 향상시킨 반도체 기억 소자의 제조방법에 관한 것이다.

반도체 소자들이 소형화되는 반면에 같은 면적에 대하여 반도체 기억 소자의 스토리지 캐패시터의 용량을 증가시키기 위한 방법의 하나로 스택형 스토리지 캐패시터의 방법이 제안되었다.

스택형 스토리지 캐패시터는 트랜지스터 구조를 갖는 반도체 기판상에 비트라인과 워드라인을 형성한 후, 유전 물질이 두 층의 폴리 실리콘층 사이에 형성되어진 구조를 갖는다.

도1 및 도2를 참조하여 종래의 스택형 스토리지 캐패시터를 형성하는 방법에 대하여 설명하도록 한다.

반도체 기판(10)상에 게이트 전극(11)과, 게이트 전극(11) 양 측의 소오스 영역(12) 및 드레인 영역(13)을 형성한다. 이어 제1 층간 절연막(14)를 증착한 후, 상기 드레인 영역(13)과 콘택되는 비트 라인(15)을 형성하고 제2 층간 절연막(16)이 증착한다.

계속하여 소오스 영역(12)과 콘택되어질 스토리지 전극을 형성하기 위한 마스크를 패터닝하고, 노출된 제2 층간 절연막(16)과 제1 층간 절연막(14)이 완전히 식각되어 소오스 영역(12)노출되도록 오버 식각하여 콘택홀(CH)을 형성한다.

이어 결과물의 전면에 산화막을 증착하고, 이방성 건식 식각을 행하여 도2에 도시된 바와 같은 콘택홀 측벽에 산화막 스페이서(17)를 형성한다. 이 산화막 스페이서(17)는 비트 라인(15) 및 워드라인 즉, 게이트 전극(11)과 확실한 절연을 위하여 형성된다.

스토리지 전극으로 사용할 폴리 실리콘(18)을 증착하고, 폴리 실리콘의 저항을 낮추기 위하여 이온주입 하거나, 도핑을 실시한다. 또는 인시투(In-situ) 도우프된 폴리실리콘을 증착한다. 이어 스토리지 전극(18)을 패터닝한 후, 도면에 도시되지 않은 ONO(Oxide - Nitride - Oxide)막을 증착하고, 플레이트 전극을 형성한다.

상기한 제조 공정을 통해 제조된 반도체 기억 소자에 있어서, 콘택홀(CH)을 형성하기 위하여 실시하는 오버 식각시에 반도체 기판의 표면이 식각되며, 또한 절연을 위한 산화막 스페이서를 형성하기 위하여 실시하는 이방성 건식 식각시에도 반도체 기판이 식각되어 기판 표면에 결정 결함이 발생한다.

또한 저항이 낮은 스토리지 전극을 형성하기 위하여 실시하는 이온 주입 또는 도핑 공정에서 도핑된 도펀트들이 후속의 열공정에서 반도체 기판의 표면의 소오스 영역으로 확산되어 소오스 영역의 깊이와 너비를 증가시키게 된다.

이에 따라, 반도체 기판 표면의 손상으로 인하여 누설 전류가 증가하게 되고, 소오스 영역이 증가하게 되어 누설 전류의 특성을 악화시키게 되므로, 반도체 기억 소자의 리프레시 특성이 악화되는 문제점을 갖게 된다.

본 발명의 목적은 스토리지 전극 형성을 위한 콘택 홀의 형성시 반도체 기판의 결정 결합을 최소화하고, 스토리지 전극내 도펀트의 확산을 최소화하는 반도체 기억소자를 제조하는 방법을 제공하는 것이다.

제1도는 종래의 기술에 따라 스토리지 전극 형성을 위한 콘택홀을 형성한 반도체 기억 소자의 제조 공정을 도시한 단면도.

제2도는 종래의 기술에 따라 스토리지 전극이 형성된 반도체 기억 소자의 단면도.

제3도는 본 발명에 따라 스토리지 전극 형성을 위한 콘택홀을 형성한 반도체 기억 소자의 제조 공정을 도시한 단면도.

제4도는 본 발명에 따라 스토리지 전극이 형성된 반도체 기억 소자의 단면도.

〈도면의 주요부분에 대한 부호의 설명〉

10, 20 : 기판 11, 21 : 게이트 전극

12, 22 : 소오스 영역 13, 23 : 드레인 영역

22' : n+ 확산 영역 14, 24 : 제1 층간 절연막

15, 25 : 비트 라인 16, 26 : 제2 층간 절연막

17, 27 : 산화막 스페이서 18, 28 : 폴리 실리콘

28' : 단결정 실리콘

상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 게이트 라인과 그 양측에 접합 영역이 구비된 반도체 기판상에 층간 절연막을 형성하는 단계와, 상기 접합 영역중 어느 하나가 노출되도록 상기 층간 절연막을 식각하여, 콘택 홀을 형성하는 단계와, 상기 콘택 홀의 양 측벽에 절연 스페이서를 형성하는 단계와, 상기 콘택홀이 구비된 반도체 기판 상부에 단결정 실리콘을 형성하는 단계와, 상기 단결정 실리콘의 상부에 폴리 실리콘을 형성하는 단계와, 상기 폴리 실리콘을 패터닝하여 스토리지 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기한 구조를 갖는 반도체 기억소자는 소오스 영역과의 콘택 영역이 단결정 실리콘으로 형성되어 있으므로, 상부의 폴리 실리콘 내에 존재하는 도펀트가 반도체 기판 표면으로 확산 되는 것을 방지할 수 있다. 또한 고온에서 단결정 실리콘층을 형성하였으므로 콘택홀 형성시 발생한 반도체 기판 표면의 손상을 회복하는 효과를 갖게 되어 기판 손상으로 인한 누설 전류를 감소시키게 된다.

[실시예]

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.

도3은 스토리지 전극 형성을 위한 콘택홀을 형성한 반도체 기억 소자의 공정을 도시한 단면도이며, 도4는 스토리지 전극이 형성된 반도체 기억 소자의 단면도이다.

도3에 도시된 바와 같이 우선 실리콘 기판(20)상에 게이트 전극(21)과, 게이트 전극(21) 양 측의 소오스 영역(22)및 드레인 영역(23)을 형성한다. 이어 제1 층간 절연막(24)을 증착한 후, 상기 드레인 영역(23)과 콘택되는 비트 라인(25)를 형성하고 제2 층간 절연막(26)을 증착한다.

계속하여 소오스 영역(22)과 콘택되어질 스토리지 전극을 형성하기 위한 마스크를 패터닝한 후, 노출된 제2 층간 절연막(26)와 제1 층간 절연막(24)이 완전히 식각되어 소오스 영역(22)이 노출되도록 오버 식각하여 콘택홀(CH)을 형성한다.

도4에 도시된 바와 같이 결과물의 전면에 산화막을 증착하고, 이방성 건식 식각을 행하여 콘택홀 측벽에 산화막 스페이서(27)를 형성한다. 상기 산화막 스페이서(27)는 인접한 게이트 전극(21) 및 비트라인(25)으로부터 스토리지 전극을 확실하게 절연시키는 역할을 한다.

계속하여 결과물의 상부에 950℃ 내지 1250℃의 고온에서 SiH₄, SiH₂Cl₂, SiHCl₃또는 SiCl₄의 반응가스를 사용하여 단결정 실리콘(28')을 얇게 증착한다. 고온에서 단결정 실리콘(28')을 증착하였으므로 콘택홀 식각시 형성된 콘택 홀 바닥의 실리콘 기판(10)내의 결정 결함이 회복되어진다. 따라서 기판의 손상으로 인한 누설전류가 줄어 들게 된다. 또한 상기 단결정 실리콘(28')은 후속공정에서 증착되어질 폴리 실리콘에 비하여 도펀트의 확산속도가 느린 특성을 갖는다.

따라서 폴리 실리콘 층내의 도펀트가 하부에 위치한 소오스 영역(22)으로 확산되어지는 것을 방지하게 된다. 따라서 소오스 영역(22)의 n+ 확산 영역(22')을 작게 형성할 수 있으므로 소오스 영역(22)이 확산되어 발생하는 누설 전류를 줄일수 있다.

이어서 500℃ 내지 650℃의 온도에서 도핑되지 않은 폴리 실리콘 또는 인시투(In-situ) 공정으로 도핑된 폴리 실리콘(28)을 증착한다.

스토리지 전극을 형성하기 위하여 상기 폴리 실리콘(28)과 단결정 실리콘(28')을 패터닝하고, 도면에 도시되지 않은 ONO(Oxide - Nitride - Oxide)막을 증착하여 플레이트 전극을 형성한 후, 후속의 공정을 실시하여 반도체 기억 소자를 제조한다.

상기한 방법에 의하여 반도체 기억 소자를 제조한 경우에는 단결정 실리콘이 고온에서 증착되므로 콘택 홀 형성시 발생되는 반도체 기판의 결정 결함을 효과적으로 제거 가능하며, 폴리 실리콘내의 도펀트의 확산이 단결정 실리콘을 통해 억제되므로써 접합 영역의 확산이 방지된다. 따라서 기판 결함으로 인한 누설 전류를 줄일 수 있으며, 접합 영역의 확산으로 인한 누설 전류 또한 줄일 수 있으므로 반도체 기억 소자의 리프레시 특성을 향상시키게 된다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

1. 게이트 라인과 그 양측에 접합 영역이 구비된 반도체 기판상에 층간 절연막을 형성하는 단계와, 상기 접합 영역중 어느 하나가 노출되도록 상기 층간 절연막을 식각하여, 콘택 홀을 형성하는 단계와, 상기 콘택 홀의 양 측벽에 절연 스페이서를 형성하는 단계와, 상기 콘택홀이 구비된 반도체 기판 상부에 단결정 실리콘을 형성하는 단계와, 상기 단결정 실리콘의 상부에 폴리 실리콘을 형성하는 단계와, 상기 폴리 실리콘을 패터닝하여 스토리지 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 기억소자의 제조 방법.
2. 제1항에 있어서, 상기 단결정 실리콘은, 950℃ 내지 1250℃의 고온에서 형성되는 것을 특징으로 하는 반도체 기억소자의 제조 방법.
3. 제1항 또는 제2항에 있어서, 상기 단결정 실리콘은, SiH₄, SiH₂Cl₂, SiHCl₃또는 SiCl₄의 반응가스를 사용하여 형성함을 특징으로 하는 반도체 기억소자의 제조 방법.
4. 제1항에 있어서, 상기 폴리 실리콘은, 500℃ 내지 650℃의 온도에서 형성되는 것을 특징으로 하는 반도체 기억소자의 제조 방법.
5. 제4항에 있어서, 상기 폴리 실리콘은 불순물이 도핑된 폴리 실리콘인 것을 특징으로 하는 반도체 기억소자의 제조 방법.
6. 제5항에 있어서, 상기 폴리 실리콘은 인시투(In-situ) 공정으로 도핑되어 지는 것을 특징으로 하는 반도체 기억소자의 제조 방법.

Images