KR100365762B1 - 반도체소자의콘택스페이서형성방법 - Google Patents
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Abstract
본 발명은 반도체 기술에 관한 것으로, 특히 전도층간의 층간 절연 특성을 향상시키기 위하여 콘택 부위의 측벽에 적용되는 콘택 스페이서(Contact Spacer) 형성방법에 관한 것이며, 콘택 스페이서 형성 시 BPSG막의 플로우로 인한 중덮힘 불량, 콘택홀 모양의 변형 및 보이드 발생을 방지할 수 있는 콘택 스페이서 형성 방법을 제공하는데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명은, 소정의 하부공정이 진행된 반도체 기판 상부에 플로우 특성을 가지는 절연막을 포함하는 층간절연막을 형성하는 제1 단계; 상기 층간절연막을 선택식각하여 콘택홀을 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 표면을 따라 TEOS/SiH4/O2가스를 사용한 비도평 산화막을 형성하는 제3 단계; 및 비등방성 전면 건식식각을 수행하여 상기 콘택홀 측벽에 상기 비도핑 산화막으로 이루어진 콘택 스페이서를 형성하는 제4 단계를 포함하여 이루어진다.
Description
본 발명의 반도체 기술에 관한 것으로, 특히 전도층간의 층간 절연 특성을 향상시키기 위하여 콘택 부위의 측벽에 적용되는 콘택 스페이서(Contact Spacer) 형성 방법에 관한 것이다.
반도체 소자가 점차 고집적화 되어감에 따라 콘택 면적 또한 점차 적어지고 있으며, 이에 따라 콘택홀 주위의 패턴과의 공정마진이 감소하게 되는 문제점이 발생하고 있다.
이를 개선하기 위하여 콘택 식각이 이루어져 콘택 홀이 형성된 웨이퍼 상에 TEOS 가스를 사용한 고온에서 화학기상증착(CVD)으로 산화막을 형성한후, 다시 비등방성 전면 식각하여 콘택 스페이서를 형성하고 있다.
제 1 도는 종래 기술에 따른 다이나믹 램(DRAM) 제조 공정에서 전하저장전극용콘택홀에 스페이서용 산화막(109)을 형성한 상태의 단면도로서, 도면에서 101은 실리콘 기판, 102는 필드 산화막, 103은 게이트 전극, 104, 106 및 108은 CVD 산화막, 105 및 107는 BPSG막, 109는 스페이서용 산화막을 각각 나타낸다.
도면에 도시된 바와 같이, 종래 기술에 따른 콘택 스페이서 형성 방법은 먼저, 필드 산화막(102)이 형성된 실리콘 기판(101) 상부에 게이트 전극(103)을 형성한후 불순물이 도핑되지 않은 CVD 산화막(104) 및 BPSG막(105)의 적층 구조로 이루어진 층간절연막을 형성한다. 이때, BPSG막(105)은 표면 평탄화 특성을 향살시키기 위해 불순물이 주입된 절연막으로써, 평탄화를 높이기 위해서는 보론(Boron) 및 인(Phosphrus)과 같은 불순물의 농도를 비교적 높게 유지하여 형성한다.
다음으로, 비트라인(도면에 도시되지 않음)를 콘택 및 패터닝한 후 다시 층간절연막을 형성하는데, 이때 형성되는 층간절연막은 비도핑된 CVD 산화막(106) /BPSG막(107)/ CVD 산화막(108)으로 이루어진 삼중 구조의 절연막으로 형성한다. 이때, BPSG막(107)은 표면 평탄화 특성을 향상시키기 위하여 보론 및 인의 농도를비교적 높게 유지한다.
이어서, 전하저장전극 콘택 마스크를 사용하여 CVD 산화막(104,106,108) 및 BPSG막(105,107)의 소정 부위를 선택식각하여 전하저장전극 콘택홀을 형성한 후 전체구조 표면을 따라 스페이서용 산화막 역할의 TEOS막(109)을 형성한다. 이때, TEOS막(109)은 약 700 ~ 800℃의 고온에서 TEOS가스를 사용하여 형성한다. 계속하여, 비등방성 전면식각을 수행하여 콘택 홀 측벽에 TEOS막(109)으로 이루어진 콘택 스페이서(도시되지 않음)를 형성하게 된다.
그러나, 상기와 같이 이루어지는 종래 기술에 따른 콘택 스페이서 형성 방법은, 콘택홀을 형성 후 콘택홀의 측벽에 고농도로 도핑된 BPSG막이 노출되는데, 이와 같이 노출된 BPSG막은 고온에서 쉽게 플로우되게 된다.
따라서, 후속으로 진행되는 콘택 스페이서 형성을 위한 TEOS막 형성이 약 700℃의 비교적 고온에서 진행되므로, 콘택홀 측벽에서 노출된 BPSG막의 플로우 현상이 일어나면서 홀 모양의 변형이 생기고, 심한 경우에는 보이드 현상이 발생하면서 콘택불량으로 심화되는 문제점이 대두되고 있다.
본 발명은 콘택 스페이서 형성 시 BPSG막의 플로우로 인한 층덮힘 불량, 콘택홀 모양의 변형 및 보이드 발생을 방지할 수 있는 콘택 스페이서 형성 방법을 제공하는데 그 목적이 있다.
제 1 도는 종래 기술에 따른 콘택 스페이서 형성 방법을 도시한 단면도.
제 2 도는 본 발명의 일실시예에 따른 DRAM의 비트라인 콘택 스페이서 및 전하 저장전극 콘택 스페이서가 형성된 상태의 단면도.
*도면의 주요 부분에 대한 부호의 간단한 설명
201 : 실리콘 기판 202 : 필드 산화막
203 : 게이트 전극 204, 208 : 비도핑된 CVD 산화막
205, 209 : BPSG막 206 : 비트라인 콘택 스페이서
207 : 비트라인 210 : CVD 산화막
211 : 전하저장전극 콘택 스페이서
상기 목적을 달성하기 위한 본 발명은, 소정의 하부공정이 진행된 반도체 기판 상부에 플로우 특성을 가지는 절연막을 포함하는 층간절연막을 형성하는 제1 단계; 상기 층간절연막을 선택식각하여 콘택홀을 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 표면을 따라 TEOS/SiH4/O2가스를 사용한 비도평 산화막을 형성하는 제3 단계; 및 비등방성 전면 건식식각을 수행하여 상기 콘택홀 측벽에 상기 비도핑 산화막으로 이루어진 콘택 스페이서를 형성하는 제4 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
제 2 도는 본 발명의 일실시예에 따른 DRAM의 비트라인 콘택 스페이서 및 전하저장전극 콘택 스페이서가 형성된 상태의 단면도이다.
본 발명은 먼저, 필드 산화막(202)이 형성된 실리콘 기판(201) 상부에 게이트전극(203)를 형성한 후 소자간의 전기적 절연 및 평탄화를 위하여 비도핑된 CVD 산화 막(204) 및 BPSG막(205)의 적층 구조로 이루어진 층간절연막을 증착한다.
다음으로, 비트라인 콘택 마스크를 사용한 BPSG막(205) 및 비도핑된 CVD 산화막(204) 선택식각을 수행하여 비트라인 콘택 홀을 형성한다.
이어서, TEOS/SiH4/O2가스를 사용하여 400 ~ 500℃의 저온에서 비도핑된 CVD 산화막을 증착 한 후 비등방성 전면식각으로 비트라인 콘택 홀의 측벽에 비트라인 콘택 스페이서(206)를 형성한다. 계속하여, 비트라인 형성용 전도막을 증착한 후 이를 패터닝하여 비트라인(207)을 형성한다. 이때, 비트라인 형성용 전도막은 폴리실리콘막 및 실리사이드막의 이중 구조로 형성한다.
다음으로, 비트라인(207)과 이후 형성될 전하저장전극간의 전기적 절연 및 평탄화를 위하여 비도핑된 CVD 산화막(208)/BPSG막(209)/ CVD 산화막(210)의 적층 구조로 이루어진 층간절연막을 형성한 후 전하저장전극 콘택 마스크를 사용하여 CVD 산화막(210), BPSG막(209), 비도핑된 CVD 산화막(208), BPSG막(205) 및 비도핑된 CVD 산화막(204)을 차례로 선택식각을 수행하여 실리콘 기판(201)이 노출되도록 전하저장전극 콘택홀을 형성한다. 이어서, 상기 비트라인 콘택 스페이서(206) 형성 방법과 동일하게 TEOS/SiH4/O2가스를 사용하며 400 ∼ 500℃의 저온에서 비도핑된 CVD 산화막을 증착 한후 비등방성 전면식각을 수행하여 전하저장전극 콘택홀의 측벽에 전하저장전극 콘택 스페어서(211)를 형성한다.
다음으로, 전체 구조 상부 표면을 따라 전하저장전극용 전도막인 폴리실리콘막(212)를 형성한 후 통상적인 후속공정을 진행한다.
이렇듯 본 발명은, 고집적 반도체 소자의 제조 과정에서 콘택 홀의 측벽에 콘택 스페이서를 형성할 때, 콘택 스페이서 물질인 산화막을 상기 종래 기술에서의 고온에서 공정이 진행되는 TEOS막 또는 고온 산화막 대신에 저온에서 공정을 진행할 수 있는 TEOS/SiH4/O2가스를 사용한 비도핑된 CVD 산화막을 사용함으로써 400 ~ 500℃의 저온에서 증착이 가능하다. 이때의 증착 온도는 BPSG막의 플로우 온도 미만이기 때문에 평탄화 특성을 향상시키기 위하여 고농도로 보론과 인이 BPSG막에도핑되었다 하더라도 콘택홀의 측벽에 노출된 BPSG막의 플로우 현상이 일어나지 않으며, 또한 양호한 층덮힘 특성도 얻을 수 있다. 결국, 콘택 불량으로 인한 제품 특성의 열화의 원인이 되는 홀 모양의 변형이나 보이드 현상을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명은 비트라인 콘택 스페이서 및 전하저장전극 콘택 스페이서에 적용된 예를 설명하였으나, 본 발명은 이외의 기타 스페이서에도 그 적용이 가능하다.
본 발명은 콘택홀 측벽에서 발생하는 BPSG막의 플로우 현상을 방지할 수 있는 효과가 있으며, 양호한 층덮힘 특성을 얻을 수 있는 효과가 있다. 또한, 콘택 불량으로 인한 제품 특성의 열화의 원인이 되는 홀 모양의 변형이나 보이드 형상을 방지할 수 있는 효과가 있다.
Claims (4)
- 소정의 하부공정이 진행된 반도체 기판 상부에 플로우 특성을 가지는 절연막을 포함하는 중간절연막을 형성하는 제1 단계;상기 중간절연막을 선택식각하여 콘택홀을 형성하는 제2 단계;상기 제2 단계를 마친 전체 구조 표면을 따라 TEOS/SiH4/O2가스를 사용한 비도핑 산화막을 형성하는 제3 단계; 및비등방성 전면 건식식각을 수행하여 상기 콘택홀 측벽에 상기 비도핑 산화막으로 이루어진 콘택 스페이서를 형성하는 제4 단계를 포함하여 이루어지는 반도체 소자의 콘택 스페이서 형성 방법.
- 제 1 항에 있어서,상기 플로우 특성을 가지는 절연막은 BPSG막인 것을 특징으로 하는 반도체 소자의 콘택 스페이서 형성 방법.
- 제 1 항에 있어서,상기 비도핑 산화막은 화학기상증착법을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 콘택 스페이서 형성 방법.
- 제 1 항 또는 제 3 항에 있어서,상기 비도핑 산화막은,400 ~ 500℃의 온도에서 형성되는 것을 특징으로 하는 반도체 소자의 콘택 스페이서 형성 방법.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019950039933A KR100365762B1 (ko) | 1995-11-06 | 1995-11-06 | 반도체소자의콘택스페이서형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950039933A KR100365762B1 (ko) | 1995-11-06 | 1995-11-06 | 반도체소자의콘택스페이서형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970030341A KR970030341A (ko) | 1997-06-26 |
| KR100365762B1 true KR100365762B1 (ko) | 2003-03-03 |
Family
ID=37491066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950039933A KR100365762B1 (ko) | 1995-11-06 | 1995-11-06 | 반도체소자의콘택스페이서형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100365762B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100790965B1 (ko) * | 2002-03-09 | 2008-01-02 | 삼성전자주식회사 | 링 디펙트를 방지하기 위한 반도체 소자 및 그 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06196433A (ja) * | 1992-12-24 | 1994-07-15 | Sanyo Electric Co Ltd | 半導体装置のコンタクトホール形成方法 |
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1995
- 1995-11-06 KR KR1019950039933A patent/KR100365762B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06196433A (ja) * | 1992-12-24 | 1994-07-15 | Sanyo Electric Co Ltd | 半導体装置のコンタクトホール形成方法 |
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|---|---|
| KR970030341A (ko) | 1997-06-26 |
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