KR100521417B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 HDP산화막 형성시 하부 도전층 패턴에서 전기적 포턴셜 차이가 발생하지 않도록 함으로써, PID현상을 방지하는 반도체 소자의 제조방법에 관한 것으로, 기판 전면(front side)에 도전막을 형성하는 단계-상기 기판 배면(back side)에 상기 도전막이 일부 증착됨-; 상기 기판의 전면의 도전막을 선택적으로 식각하여 도전패턴을 형성하는 단계; HDP산화막을 형성하는 후속공정에서 상기 기판의 배면에서의 도전막에 의한 전위차가 생기는 것을 방지하기 위해 상기 기판의 배면에 절연막을 형성하는 단계; 및 상기 도전패턴이 형성된 기판 전면에 상기 HDP산화막을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 도전층 패턴들 사이의 좁은 공간에 HDP-CVD에 의해 절연막을 갭-필(Gap-Fill)할때 PID를 방지하기 위한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 소자는 도전층 패턴을 형성하고 이 패턴들 상이의 좁은 공간이 충분히 매립되도록 갭-필특성이 우수한 HDP-CVD(High Density Plasma Chemical Vapor Deposition)를 이용하여 산화막을 형성한다.
도 1은 종래기술에 따라 제조된 반도체 소자를 나타낸 단면도이다.
도 1을 참조하면, 기판(10)상에 게이트 절연막, 게이트 도전막 및 하드마스크용 절연막을 차례로 증착후 이를 패터닝하여 게이트 패턴(11)을 형성한다. 이어, 게이트 패턴(11)의 측벽에 질화물 또는 산화물을 이용한 절연막스페이스(12)를 형성하고, 절연막스페이서(12)가 형성된 기판의 전면에 콘택플러그용 도전물질을 증착하고 상기 마스크용 절연막이 드러나도록 화학적기계적연마하여 콘택플러그(13)를 형성한다. 이때, 도 1 에 도시된 바와 같이, 상기 콘택플러그용 도전물질 증착시 배면에도 도전물질(14)이 증착된다.
이후에, 콘택플러그(13)가 형성된 반도체 기판 상에 절연막(15)을 형성하고, 절연막(15)를 선택적으로 식각하고, 콘택플러그(13)를 통해 불순물확산영역과 연결되는 비트라인(16)을 형성한다. 이어, HDP-CVD를 이용하여 실리콘 산화막(17)을 형성한다.
그러나, 상기와 같은 종래의 반도체 소자의 제조 방법은, 콘택플러그(13)를 통상적으로 적용하고 있는데, 콘택플러그(13)를 형성하는 공정을 완료하면 기판의 배면(back side)에 전도성물질인 폴리(14)가 증착되어 있다, 이후, 비트라인 콘택형성을 위한 절연막(15)을 형성하는데, 보통 통상적으로 절연막(15)은 BPSG막 또는 HDP막이 적용되므로 여전히 기판의 배면에는 전도성물질인 폴리(14)가 증착되어 있다.
이후, 절연막(15)을 식각하고 비트라인형성을 위한 전도성 금속을 증착하는데, 이때, 기판이 배면에 증착된 폴리에 전도성 금속물질이 일부 증착되어 절연성이 더욱 낮아진다. 이와 같이 기판의 배면에 전도성막(14)으로 증착된 상태에서 HDP-CVD를 이용하여 실리콘 산화막(17)을 형성하게 되는데, HDP-CVD를 이용하여 실리콘 산화막(17)의 형성공정은 높은 에너지 상태의 플라즈마 상태에서 공정이 이루어지기 때문에 바이어스(Bias)가 걸린 척(Chuck; 도면에 도시되지 않음)의 전위차가 전도막에 전달되어 비트라인(16)과 기판 사이에 전위차가 발생하게 되므로 많은 양의 전자와 이온이 비트라인을 따라 들어가 게이트 산화막 상에 누적된다.
소자의 디자인룰이 미세해지고 고속동작을 요구할수록 게이트 절연막의 두께는 점점 얇아 지게 되므로 동일한 HDP-CVD를 이용하여 실리콘 산화막(17)의 형성하더라도 게이트 산화막의 열화는 점점 심해지는 PID(Plasma Induced Damage)가 발생하는 문제점이 있다. 이러한 PID는 게이트로부터 연결되어 있는 비트라인이 어떠한 면적을 갖고서 형성되느냐에 매우 민감한데, 면적이 넓을 수록 많은 양의 플라즈마를 받아들여 PID현상이 더욱 심해지게 된다.
상기에서 설명한 종래기술의 문제점은 비트라인 상부에 HDP산화막이 형성되는 경우에 대한 것으로, 비트라인 뿐만 아니라 도전층(특히 금속패턴)이 형성된후 그 상부에 HDP산화막이 형성되고, 아울러 반도체 기판의 배면(Back Side)에 전도성 물질이 형성된 상태에서 HDP산화막이 형성되는 경우, 상술한 문제점들이 나타나게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로, HDP산화막 형성시 하부 도전층 패턴에서 전기적 포턴셜 차이가 발생하지 않도록 함으로써, PID현상을 방지하는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 기판 전면(front side)에 도전막을 형성하는 단계-상기 기판 배면(back side)에 상기 도전막이 일부 증착됨-; 상기 기판의 전면의 도전막을 선택적으로 식각하여 도전패턴을 형성하는 단계; HDP산화막을 형성하는 후속공정에서 상기 기판의 배면에서의 도전막에 의한 전위차가 생기는 것을 방지하기 위해 상기 기판의 배면에 절연막을 형성하는 단계; 및 상기 도전패턴이 형성된 기판 전면에 상기 HDP산화막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
또한, 상기의 목적을 달성하기 위한 본 발명은 기판 상에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴이 형성된 기판의 전면(front side)에 도전물질을 증착하고 이를 식각하여 콘택플러그를 형성하는 단계-상기 기판의 배면(back side)에 상기 도전물질의 일부가 증착됨; HDP산화막을 형성하는 후속공정에서 상기 기판의 배면에서의 도전막에 의한 전위차가 생기는 것을 방지하기 위해 상기 기판의 배면에 제 1 절연막을 형성하는 단계; 상기 도전패턴이 형성된 기판의 전면(front side)에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막을 선택적으로 식각하여 상기 콘택플러그가 노출되는 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 상기 기판 전면에 비트라인을 형성하는 단계; 상기 비트라인 상에 HDP산화막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기로 한다.
도 2를 참조하여 본 발명의 기술적 사상을 설명하면, 기판(20)상에 도전물질을 증착한다. 이때, 배면에도 도전물질(21b)이 증착된다, 이어, 상기 도전물질을 패터닝하여 도전막(21a)을 형성한다. 여기서, 도면에 도시되지 않았지만 도전막(21a)은 기판(20)과 전기적으로 연결된다.
다음에, HDP산화막(23)을 형성하는 후속공정에서 기판(20)의 배면에서의 도전물질(21b)에 의한 전위차가 생기는 것을 방지하기 위해 기판(20)의 배면의 도전물질(21b) 상에 노(Furance) 또는 챔버 타입의 CVD장비를 이용하여 절연막(22)을 형성한다. 여기서, 절연막(22)은 산화막 또는 질화막으로 형성한다.
이후에, HDP-CVD를 이용하여 실리콘 산화막(23)을 형성한다.
상기와 같이 도전물질이 증착된 배면의 기판에 절연막(22)을 형성하면, 절연막(22)이 HDP증착법에 의해 HDP산화막의 형성시 전기화학적포텐셜 차이가 기판상에 발생하는 것을 방지하여 PID문제를 해결할 수있다.
도 3a 내지 3e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 도시한 공정의 단면도로서, DRAM제조시 비트라인 상부에 HDP산화막이 형성되는 경우의 실시예이다.
도 3a에 도시된 바와 같이, 기판(30)상에 게이트 절연막, 도전막 및 하드마스크용 절연막을 차례로 증착후 이를 패터닝하여 게이트 패턴(31)을 형성한다. 이어, 게이트 패턴(31)의 측벽에 질화물 또는 질화물 및 산화물을 이용한 절연막스페이스(32)를 형성하고, 절연막스페이서(32)가 형성된 기판의 전면에 콘택플러그용 도전물질을 증착하고 화학적기계적연마하여 콘택플러그(33)를 형성한다. 이때, 도 3a 에 도시된 바와 같이, 콘택플러그용 도전물질의 증착시 기판의 배면에도 도전물질(34)이 증착된다.
다음에, 도 3b에 도시된 바와 같이, HDP산화막을 형성하는 후속공정에서 기판의 배면에서의 도전물질(34)에 의한 전위차가 생기는 것을 방지하기 위해 기판의 배면에 노(Furance) 또는 챔버타입의 CVD장비를 이용하여 제 1 절연막(35)을 형성한다. 여기서, 제 1 절연막(35)은 산화막 또는 질화막으로 형성되며, 제 1 절연막(35)의 두께는 다양하게 형성할 수 있으나 바람직하게는 50∼300Å이다.
노(Furance)를 사용한 CVD로 제 1 절연막(35)을 형성하는 경우 기판의 배면 뿐만 아니라 전면에도 제 1 절연막(35)이 형성되며, 챔버타입의 CVD장비를 이용하는 경우는 기판의 배면에만 제 1 절연막(35)이 형성된다.
이어, 도 3c에 도시된 바와 같이, 제 1 절연막(35) 상에 제 2 절연막(36)을 형성하며, 제 2 절연막(35)은 상기 제 1 절연막(35)과 동일한 물질로 형성될 수 있다. 제 2 절연막(35)은 층간절연막을 위한 것으로 제 1 절연막(35)이 기판 전면에 충분한 두께로 형성되어 있다면 생략이 가능하다.
다음에, 도 3d에 도시된 바와 같이, 제 1 절연막(35)과 제 2 절연막(36)을 선택적으로 식각하여 콘택플러그(33)를 노출시키고 비트라인(37)을 형성한다.
이후에, 도 3e에 도시된 바와 같이, HDP산화막(38)을 형성한다. 여기서, 상기 실리콘가스로서 실렌을 사용할 수도 있다.
상술한 바와 같이 본 발명의 실시예에서는 기판에 배면에 절연막(35)이 형성되는 상태에서 HDP산화막(38)이 형성되므로, HDP산화막 형성시 바이어스가 인가된 척(도면에 도시되지 않음)에 기판 배면의 절연막(35)이 맞닿게 되고, 이에 의해 비트라인(37)과 기판(30) 사이에 전위차가 발생되지 않는다. 따라서, PID를 방지한다. 특히, 게이트 산화막은 PID에 의해 쉽게 열화되는바, 이를 방지할 수 있다.
상기 본 발명의 바람직한 실시예에서는 콘택플러그(33)가 형성된 기판(30) 상에 제 1 절연막(35)을 형성하는 경우를 설명하였으나 비트라인(37)을 형성한후 제 1 절연막(35)을 형성할수 있다. 또한 제 1 절연막(35)은 산화막 또는 질화막의 단일막이나 산화막과 질화막이 적층된 2중막으로 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의해야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진자라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의하면, 고집적 반도체 소자의 HDP-CVD공정시 PID를 방지하고, 특히, DRAM소자의 제조에서 HDP산화막 적용에 따른 얇은 게이트 산화막의 PID를 억제함으로써 게이트 산화막의 신뢰성을 향상시키는 효과가 있다.
도 1은 종래 기술에 따라 제조된 반도체 소자를 나타낸 단면도,
도 2는 본 발명에 따라 제조된 반도체 소자를 나타낸 단면도,
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정단면도.
*도면의 주요 부분에 대한 부호의 설명*
30 : 반도체 기판 31 : 게이트 패턴
32 : 절연막 스페이서 33 : 콘택플러그
34 : 도전물질 35 : 제 1 절연막
36 : 제 2 절연막 37 : 비트라인
38 : HDP산화막
Claims (8)
- 기판 전면(front side)에 도전막을 형성하는 단계-상기 기판 배면(back side)에 상기 도전막이 일부 증착됨-;상기 기판의 전면의 도전막을 선택적으로 식각하여 도전패턴을 형성하는 단계;HDP산화막을 형성하는 후속공정에서 상기 기판의 배면의 상기 도전막에 의한 전위차가 생기는 것을 방지하기 위해 상기 기판의 배면의 상기 도전막 상에 절연막을 형성하는 단계; 및상기 도전패턴이 형성된 기판 전면에 상기 HDP산화막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 절연막의 두께가 50Å 내지 300Å이 되도록 형성하는 반도체 소자의 제조방법.
- 제1항 또는 제2항에 있어서,상기 절연막은 노(Furance) 또는 챔버타입의 CVD장비를 이용하여 형성하는 반도체 소자의 제조방법.
- 기판 상에 게이트 패턴을 형성하는 단계;상기 게이트 패턴이 형성된 기판의 전면(front side)에 도전물질을 증착하고 이를 식각하여 콘택플러그를 형성하는 단계-상기 기판의 배면(back side)에 상기 도전물질의 일부가 증착됨;HDP산화막을 형성하는 후속공정에서 상기 기판의 배면에서의 도전막에 의한 전위차가 생기는 것을 방지하기 위해 상기 기판의 배면에 제 1 절연막을 형성하는 단계;상기 도전패턴이 형성된 기판의 전면(front side)에 제 2 절연막을 형성하는 단계;상기 제 2 절연막을 선택적으로 식각하여 상기 콘택플러그가 노출되는 콘택홀을 형성하는 단계;상기 콘택홀을 포함한 상기 기판 전면에 비트라인을 형성하는 단계;상기 비트라인 상에 HDP산화막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제4항에 있어서,상기 제1절연막은 기판의 전면과 배면에 동시에 형성되도륵 하는 반도체 소자의 제조 방법.
- 제5항에 있어서,상기 제1절연막은 상기 비트라인이 형성된 단계후에 형성되는 반도체 소자의 제조 방법.
- 제4항 내지 제6항 중 어느 한항에 있어서,상기 제1절연막의 두께가 50Å 내지 300Å이 되도록 형성하는 반도체 소자의 제조방법.
- 제4항 내지 제6항 중 어느 한항에 있어서,상기 제1절연막은 노(Furance) 또는 챔버 타입의 CVD장비를 이용하여 형성하는 반도체 소자의 제조방법.
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- 2004-07-27 KR KR1020040058813A patent/KR100521417B1/ko not_active IP Right Cessation
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| CN114645256B (zh) * | 2022-03-14 | 2023-09-15 | 苏州迈为科技股份有限公司 | 减少溅射镀膜损伤硅片衬底的装置及方法 |
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