KR20070059732A - 플래쉬 메모리 및 그 제조 방법 - Google Patents

플래쉬 메모리 및 그 제조 방법 Download PDF

Info

Publication number
KR20070059732A
KR20070059732A KR1020050118919A KR20050118919A KR20070059732A KR 20070059732 A KR20070059732 A KR 20070059732A KR 1020050118919 A KR1020050118919 A KR 1020050118919A KR 20050118919 A KR20050118919 A KR 20050118919A KR 20070059732 A KR20070059732 A KR 20070059732A
Authority
KR
South Korea
Prior art keywords
layer
film
trench
device isolation
forming
Prior art date
Application number
KR1020050118919A
Other languages
English (en)
Other versions
KR100807112B1 (ko
Inventor
조정일
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050118919A priority Critical patent/KR100807112B1/ko
Priority to US11/475,632 priority patent/US20070128797A1/en
Publication of KR20070059732A publication Critical patent/KR20070059732A/ko
Application granted granted Critical
Publication of KR100807112B1 publication Critical patent/KR100807112B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 인접하는 플로팅 게이트간의 캐패시턴스를 낮춤으로써 문턱 전압 분포를 감소시키는데 적합한 플래쉬 메모리 및 그 제조 방법 제공하기 위한 것으로, 이를 위한 본 발명의 플래쉬 메모리 제조 방법은 반도체 기판의 소정 영역 상에 제1트렌치를 형성하는 단계; 상기 제1트렌치에 소자분리막을 형성하면서 상기 소자분리막 양측의 상기 반도체 기판 상에 플로팅 게이트를 형성하는 단계; 상기 소자분리막을 소정 깊이 식각하여 제2트렌치를 형성하는 단계; 상기 제2트렌치를 갖는 소자분리막과 상기 플로팅 게이트의 표면 단차를 따라 유전체막을 형성하는 단계; 및 상기 유전체막 상에 컨트롤 게이트를 형성하는 단계를 포함하며, 이에 따라 본 발명은 본 발명은 인접하는 플로팅 게이트와 플로팅 게이트 사이에 전도성 물질을 삽입하여 캐패시턴스를 줄임으로써, 소자의 동작 속도를 증가시키는 효과가 있다.
플로팅 게이트, 캐패시턴스, 컨트롤 게이트, 습식 식각

Description

플래쉬 메모리 및 그 제조 방법{FLASH MEMORY AND METHOD FOR FABRICATING THE SAME}
도 1a 내지 도 1c는 종래 기술에 따른 플래쉬 메모리 제조 방법을 도시한 단면도,
도 2는 종래 기술의 문제점을 나타낸 도면,
도 3은 본 발명의 실시예에 따른 플래쉬 메모리 구조를 나타낸 단면도,
도 4a 내지 도 4f는 본 발명의 일실시예에 따른 플래쉬 메모리 제조 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 터널 산화막
33 : 플로팅 게이트용 폴리실리콘막 34 : 패드 산화막
35 : 패드 질화막 36 : 제1트렌치
37 : 소자분리막 38 : 희생 산화막
39 : 스페이서용 질화막 39a : 스페이서
40 : 제2트렌치 41 : 유전체막
42 : 컨트롤 게이트용 폴리실리콘막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 플래쉬 메모리 및 그 제조 방법에 관한 것이다.
플래쉬 메모리(Flash Memory)에서 셀 문턱 전압(Cell Vt) 분포를 보면, 셀 문턱 전압의 분포가 작을수록 프로그램 동작 속도도 빠를 뿐만 아니라, 디바이스의 신뢰성 측면에서도 유리하다. 플래쉬 디바이스에서는 셀과 셀 사이에는 캐패시턴스가 존재하며 디바이스가 슈링크(Shrink)되면서, 셀 크기가 작아져 셀과 셀 사이의 거리가 가까워지면서 캐패시턴스 영향으로 간섭(Interference)이 증가하게 되는데, 이는 프로그램의 문턱 전압 분포가 증가하는 현상을 가져오게 한다.
간섭은 셀 동작 과정에서 주변 셀이 프로그램된 경우에, 주변 셀이 지우는 상태(Erase)인 경우에 비해 프로프램 문턱 저압이 증가하는 현상을 의미한다. 즉, 주변 셀의 상태에 따라 타겟 셀의 프로그램 상태가 영향을 받고 결과적으로 전체 프로그램 상태 분포가 증가한다.
현재, 비휘발성 메모리 소자 중 70nm급 낸드 플래시 메모리 소자(NAND flash memory device)에서 소자를 분리시키기 위한 스킴(scheme)은 게이트 절연막(또는, 터널 산화막)의 질을 확보하기 위해서 플로팅 게이트의 일부가 되는 얇은 폴리실리콘막을 사용하여 하부 게이트 전극 프로파일(profile)을 먼저 정의한 후 분리 공정을 실시하는 SA-STI(Self Aligned Shallow Trench Isolation) 공정이 널리 사용되 고 있다.
이하, 일반적으로 낸드 플래시 메모리 소자에서 적용하고 있는 SA-STI 공정을 설명하기로 한다.
도 1a 내지 도 1c는 종래 기술에 따른 플래쉬 메모리 제조 방법을 도시한 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(21) 상에 터널 산화막(22), 플로팅 게이트용 폴리실리콘막(23), 패드 산화막(24) 및 패드 질화막(25)을 차례로 형성한다.
이어서, 포토 공정 및 식각 공정을 실시하여, 패드 질화막(25), 패드 산화막(24), 플로팅 게이트용 폴리실리콘막(23), 터널 산화막(22) 및 반도체 기판(21)을 순차적으로 식각한다. 따라서, 반도체 기판(21) 내에 다수의 트렌치(26)를 형성한다. 이어서, 산화 공정을 진행하여 트렌치(26)의 표면을 따라 측벽 산화막(Wall Oxide, 도시하지 않음)을 형성한다.
다음으로, 반도체 기판(21)의 전면에 적어도 트렌치(26)를 매립하는 두께의 트렌치 갭필 절연막을 증착한다. 일반적으로 트렌치 갭필 절연막은 HDP 산화막을 사용한다. 이어서, 화학적·기계적 연마를 실시하여 패드 질화막(25)이 드러나는 타겟으로 트렌치 갭필 절연막을 평탄화하여 소자분리막(27)을 형성한다.
도 1b에 도시된 바와 같이, 인산 케미컬을 이용하는 습식 식각 공정을 진행하여 패드 질화막(25)을 제거한다.
다음으로, 불산 용액(HF) 또는 BOE(Buffered Oxide Etchant) 습식 케미컬을 사용하여 소자분리막(27)의 일부 두께(d)를 식각한다. 소자분리막(27a) 식각시 그 식각 깊이는 터널 산화막(22)이 드러나지 않는 타겟으로 진행한다.
이하, 식각된 소자분리막(27)은 소자분리막(27a)이라 칭한다.
도 1c에 도시된 바와 같이, 소자분리막(27a)을 포함하는 반도체 기판(21)의 전면에 유전체막(28) 및 컨트롤 게이트용 폴리실리콘막(29)을 차례로 형성한다.
이어서, 도시하지는 않지만, 포토 공정 및 식각 공정을 실시하여 컨트롤 게이트용 폴리실리콘막(29)을 식각하여 소자분리막(27a)에 의해 인접하는 게이트끼리 서로 분리된 플로팅 게이트가 형성된다.
도 2는 종래 기술의 문제점을 도시한 도면이다.
도 2를 참조하면, 간섭 증가 원인이 워드라인-워드라인, 비트라인-비트라인, 대각선 방향으로 존재하며, 비트라인-비트라인 방향에서는 폴리실리콘막-폴리실리콘막의 캐패시턴스('A 참조')에 의한 것임을 알 수 있다. 즉, 폴리실리콘막-폴리실리콘막의 간격을 넓게 하면 캐패시턴스를 줄일 수 있다.
상술한 바와 같이, 폴리실리콘막-폴리실리콘막의 캐패시턴스를 줄이기 위하여 폴리실리콘막-폴리실리콘막의 선폭(Critical Demension; CD)을 넓게 가져가야 하는데, SASTI(Self Align Shallow Trench Isolation) 구조에서, 폴리실리콘막-폴리실리콘막의 선폭을 증가하면 활성 영역의 선폭이 감소하게 된다. 활성 영역의 선폭 감소는 프로그램 동작 속도가 감소하는 요인이 되므로, 이 역시 한계가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 인접하는 플로팅 게이트간의 캐패시턴스를 낮춤으로써 문턱 전압 분포를 감소시키는데 적합한 플래쉬 메모리 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 플래쉬 메모리 제조 방법은 반도체 기판의 소정 영역 상에 제1트렌치를 형성하는 단계, 상기 제1트렌치에 소자분리막을 형성하면서 상기 소자분리막 양측의 상기 반도체 기판 상에 플로팅 게이트를 형성하는 단계, 상기 소자분리막을 소정 깊이 식각하여 제2트렌치를 형성하는 단계, 상기 제2트렌치를 갖는 소자분리막과 상기 플로팅 게이트의 표면 단차를 따라 유전체막을 형성하는 단계, 및 상기 유전체막 상에 컨트롤 게이트를 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 플래쉬 메모리 구조를 도시한 단면도이다.
도 3에 도시된 바와 같이, 반도체 기판(31)의 소정 영역 상에 플로팅 게이트(33)가 형성되고, 플로팅 게이트 하부에는 터널 산화막(32)이 형성되어 있다. 이어서, 플로팅 게이트(33) 양측 하부에 상부 중앙에 트렌치(40)를 갖는 소자분리막 (37a)이 형성되고, 소자분리막(37a)과 플로팅 게이트(33)의 표면 단차를 따라 유전체막(41)이 형성되며, 유전체막(41) 상에 컨트롤 게이트(42)가 형성된다.
한편, 플로팅 게이트는 800∼1200Å의 두께로 형성되며, 유전체막(41)은 ONO(Oxide/Nitride/Oxide) 구조로 형성되며, 플로팅 게이트와 컨트롤 게이트는 폴리실리콘막을 사용한다.
상기와 같은 구조를 갖는 플래쉬 메모리는, 상부 중앙에 트렌치를 갖는 소자분리막에 의해 인접하는 플로팅 게이트와 플로팅 게이트 사이에 전도성 물질을 삽입하여 플로팅 게이트와 플로팅 게이트 간의 캐패시턴스를 감소시켜 프로그램의 동작 속도를 개선한다.
이하, 상기와 같은 플래쉬 메모리 구조를 설명하기 위한 제조 방법을 알아보기로 한다.
도 4a 내지 도 4f는 본 발명의 일실시예에 따른 플래쉬 메모리 제조 방법을 도시한 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(31) 상에 터널 산화막(32), 플로팅 게이트용 폴리실리콘막(33), 패드 산화막(34) 및 패드 질화막(35)을 차례로 형성한다.
이어서, 포토 공정 및 식각 공정을 실시하여, 패드 질화막(35), 패드 산화막(34), 플로팅 게이트용 폴리실리콘막(33), 터널 산화막(32) 및 반도체 기판(31)을 순차적으로 식각한다. 따라서, 반도체 기판(31) 내에 다수의 트렌치(36)를 형성한다. 이어서, 산화 공정을 진행하여 트렌치(36)의 표면을 따라 측벽 산화막(Wall Oxide, 도시하지 않음)을 형성한다.
다음으로, 반도체 기판(31)의 전면에 적어도 트렌치(36)를 매립하는 두께의 트렌치 갭필 절연막을 증착한다. 일반적으로 트렌치 갭필 절연막은 HDP(High Density Plasma) 산화막을 사용한다. 이어서, 화학적·기계적 연마(Chemical Mechanical Polishing; CMP)를 실시하여 패드 질화막(35)이 드러나는 타겟으로 트렌치 갭필 절연막을 평탄화하여 소자분리막(37)을 형성한다.
도 4b에 도시된 바와 같이, 인산 케미컬을 이용하는 습식 식각 공정을 진행하여 패드 질화막(35)을 제거한다.
다음으로, 불산 용액(HF) 또는 BOE(Buffered Oxide Etchant) 습식 케미컬을 사용하여 소자분리막(37)의 일부 두께(d)를 식각한다. 소자분리막(37a) 식각시 그 식각 깊이는 터널 산화막(32)이 드러나지 않는 타겟으로 진행한다.
이하, 식각된 소자분리막(37)은 소자분리막(37a)이라 칭한다.
도 4c에 도시된 바와 같이, 일부 두께가 식각된 소자분리막(37a)과 인접하는 플로팅 게이트용 폴리실리콘막(33)의 단차 표면을 따라 희생막(38) 및 스페이서용 질화막(39)을 차례로 증착한다.
먼저, 희생막(38)은 산화막을 사용하며 10∼100Å의 두께로 형성한다. 스페이서용 질화막(39)의 두께는 100∼200Å이다. 스페이서용 질화막(39)을 증착하기 전에 희생막(38)을 증착하는 것은, 후속 인산 케미컬에 의해 스페이서용 질화막 제거시 플로팅 게이트용 폴리실리콘막(33)이 노출되어 식각 데미지(damage)가 발생하는 것을 방지하기 위함이다.
한편, 스페이서용 질화막은 그 형성 두께가 중요한데, 스페이서용 질화막(39)의 두께는 일정 두께 이상 및 일정 두께 이하로 유지해야 하는데 이는, 인접하는 플로팅 게이트용 폴리실리콘막(33) 간의 간격 이하로 증착 되어야만, 플로팅 게이트용 폴리실리콘막(33) 간의 간격 내 식각이 가능하기 때문이다.
또한, 스페이서용 질화막(39)의 두께가 얇을 경우에는 반도체 기판(31)과 컨트롤 게이트용 폴리실리콘막(도 3f의 42) 간이 캐패시턴스에 의한 디바이스의 신뢰성 저하를 야기시키기 때문이다.
도 4d에 도시된 바와 같이, 블랭킷 식각(Blanket Etch)을 진행하여 스페이서용 질화막을 식각하여 스페이서(39a)를 형성한다. 이 때, 플로팅 게이트용 폴리실리콘막(33) 상의 희생막(38)은 잔류시키도록 하는데, 이는 후속 공정에서 스페이서(39a) 제거시 인산 용액(H3PO4)에 대하여 플로팅 게이트용 폴리실리콘막(33)의 노출을 막기 위함이다.
도 4e에 도시된 바와 같이, 인산 케미컬을 이용하여 플로팅 게이트용 폴리실리콘막의 상부 측벽에 형성된 스페이서를 제거하고, 불산 용액 또는 BOE 용액을 이용하여 플로팅 게이트용 폴리실리콘막(33)의 상부 및 측벽에 잔류하는 희생막을 제거한다. 이 때, 동일한 습식 케미컬을 사용하여 소자분리막(37a)의 상부 중앙 영역을 선택적으로 식각하여 제2트렌치(40)를 형성한다.
소자분리막(37a)의 상부 중앙 영역의 선택적 습식 식각시, 인접하는 플로팅 게이트용 폴리실리콘막 사이를 후속 전도성 물질이 삽입되어 완전히 격리시킬 정도 로 습식 식각한다.
도 4f에 도시된 바와 같이, 소자분리막(37a) 및 플로팅 게이트용 폴리실리콘막(33)의 단차 표면을 따라 유전체막(41) 및 컨트롤 게이트용 폴리실리콘막(42)을 차례로 증착한다. 이 때, 유전체막(41)은 ONO(Oxide/Nitride/Oxide) 구조로 사용한다.
상술한 바와 같이, 인접하는 플로팅 게이트용 폴리실리콘막 사이에 후속 전도성 물질이 삽입될 정도로 소자분리막을 선택적으로 습식 식각하여 인접하는 플로팅 게이트용 폴리실리콘막 사이를 완전히 격리시켜, 인접하는 플로팅 게이트용 폴리실리콘막 간의 캐패시턴스를 감소시켜 소자의 동작 속도를 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 인접하는 플로팅 게이트와 플로팅 게이트 사이에 전도성 물질을 삽입하여 캐패시턴스를 줄임으로써, 소자의 동작 속도를 증가시키는 효과가 있다.

Claims (16)

  1. 반도체 기판의 소정 영역 상에 제1트렌치를 형성하는 단계;
    상기 제1트렌치에 소자분리막을 형성하면서 상기 소자분리막 양측의 상기 반도체 기판 상에 플로팅 게이트를 형성하는 단계;
    상기 소자분리막을 소정 깊이 식각하여 제2트렌치를 형성하는 단계;
    상기 제2트렌치를 갖는 소자분리막과 상기 플로팅 게이트의 표면 단차를 따라 유전체막을 형성하는 단계; 및
    상기 유전체막 상에 컨트롤 게이트를 형성하는 단계
    를 포함하는 플래쉬 메모리 제조 방법.
  2. 제1항에 있어서,
    상기 소자분리막을 형성하는 단계는,
    상기 반도체 기판 상에 터널 산화막, 플로팅 게이트, 패드 산화막 및 패드 질화막을 차례로 형성하는 단계;
    상기 패드 질화막 상에 소자분리마스크를 형성하는 단계;
    상기 소자분리마스크를 사용하여 상기 패드 질화막을 선택적으로 식각하는 단계;
    상기 식각된 패드 질화막을 사용하여 상기 패드 산화막, 플로팅 게이트, 터 널 산화막 및 반도체 기판을 식각하여 제1트렌치를 형성하는 단계;
    상기 제1트렌치에 절연막을 매립하여 소자분리막을 형성하는 단계;
    습식 케미컬을 이용하여 상기 소자분리막을 일부 두께 식각하는 단계;
    상기 플로팅 게이트 및 식각된 소자분리막의 단차를 따라 희생막과 스페이서용 절연막을 차례로 형성하는 단계;
    상기 스페이서용 절연막을 식각하여 스페이서를 형성하는 단계;
    상기 스페이서를 제거하고, 상기 희생막 및 소자분리막을 식각하여 상기 반도체 기판이 드러나는 깊이의 제2트렌치를 형성하는 단계; 및
    상기 스페이서 및 희생막을 제거하는 단계
    를 포함하는 플래쉬 메모리 제조 방법.
  3. 제2항에 있어서,
    상기 소자분리막을 형성하는 단계는,
    상기 소자분리마스크를 제거하는 단계를 포함하는 플래쉬 메모리 제조 방법.
  4. 제1항에 있어서,
    상기 제2트렌치는,
    상기 터널 산화막이 드러나지 않는 깊이를 갖는 플래쉬 메모리 제조 방법.
  5. 제1항에 있어서,
    상기 소자분리막을 소정 깊이 식각하여 제2트렌치를 형성하는 단계는,
    인산계 케미컬을 이용하여 상기 패드 질화막을 제거하는 단계; 및
    불산계 케미컬 또는 BOE 용액을 이용하여 상기 소자분리막을 일부 식각하는 단계를 포함하는 플래쉬 메모리 제조 방법.
  6. 제5항에 있어서,
    상기 인산계 케미컬은 H2PO3를 사용하고, 상기 불산계 케미컬은 HF 용액을 사용하는 플래쉬 메모리 제조 방법.
  7. 제2항에 있어서,
    상기 희생막은 산화막을 사용하는 플래쉬 메모리 제조 방법.
  8. 제7항에 있어서,
    상기 희생막은 10∼100Å의 두께로 형성하는 플래쉬 메모리 제조 방법.
  9. 제2항에 있어서,
    상기 스페이서용 절연막은 질화막을 사용하는 플래쉬 메모리 제조 방법.
  10. 제9항에 있어서,
    상기 스페이서용 절연막은 100∼200Å의 두께로 형성하는 플래쉬 메모리 제조 방법.
  11. 제2항에 있어서,
    상기 스페이서는,
    상기 스페이서용 절연막을 블랭킷 식각하여 형성하는 플래쉬 메모리 제조 방법.
  12. 제6항에 있어서,
    상기 제2트렌치를 형성하는 단계는,
    상기 스페이서를 제거하는 단계; 및
    상기 희생막을 제거하면서 상기 소자분리막을 선택적으로 습식 식각하는 단 계
    를 포함하는 플래쉬 메모리 제조 방법,
  13. 제12항에 있어서,
    상기 스페이서는 인산 케미컬을 사용하여 제거하는 플래쉬 메모리 제조 방법.
  14. 제12항에 있어서,
    상기 습식 식각은,
    불산 용액 또는 BOE 용액을 사용하는 플래쉬 메모리 제조 방법.
  15. 제1항에 있어서,
    상기 유전체막은,
    ONO(Oxide/Nitride/Oxide) 구조로 형성하는 플래쉬 메모리 제조 방법.
  16. 제1항에 있어서,
    상기 플로팅 게이트와 상기 컨트롤 게이트는 폴리실리콘막으로 형성하는 플래쉬 메모리 제조 방법.
KR1020050118919A 2005-12-07 2005-12-07 플래쉬 메모리 및 그 제조 방법 KR100807112B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050118919A KR100807112B1 (ko) 2005-12-07 2005-12-07 플래쉬 메모리 및 그 제조 방법
US11/475,632 US20070128797A1 (en) 2005-12-07 2006-06-27 Flash memory device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050118919A KR100807112B1 (ko) 2005-12-07 2005-12-07 플래쉬 메모리 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20070059732A true KR20070059732A (ko) 2007-06-12
KR100807112B1 KR100807112B1 (ko) 2008-02-26

Family

ID=38119306

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050118919A KR100807112B1 (ko) 2005-12-07 2005-12-07 플래쉬 메모리 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20070128797A1 (ko)
KR (1) KR100807112B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100854418B1 (ko) * 2007-03-31 2008-08-26 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조방법
KR100880341B1 (ko) * 2007-06-27 2009-01-28 주식회사 하이닉스반도체 플래시 메모리 소자의 소자 분리막 형성 방법
KR100880342B1 (ko) * 2007-06-27 2009-01-28 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4764267B2 (ja) * 2006-06-27 2011-08-31 株式会社東芝 半導体装置およびその製造方法
KR100922989B1 (ko) * 2007-04-25 2009-10-22 주식회사 하이닉스반도체 플래시 메모리 소자 및 그것의 제조방법
KR101026382B1 (ko) * 2007-12-28 2011-04-07 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US8013400B1 (en) * 2008-04-21 2011-09-06 National Semiconductor Corporation Method and system for scaling channel length
US11309433B2 (en) 2020-03-18 2022-04-19 Winbond Electronics Corp. Non-volatile memory structure and manufacturing method thereof

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5895253A (en) * 1997-08-22 1999-04-20 Micron Technology, Inc. Trench isolation for CMOS devices
US5976950A (en) * 1997-11-13 1999-11-02 National Semiconductor Corporation Polysilicon coated swami (sidewall masked isolation)
JP3917063B2 (ja) * 2002-11-21 2007-05-23 株式会社東芝 半導体装置及びその製造方法
KR100490301B1 (ko) * 2003-06-30 2005-05-18 주식회사 하이닉스반도체 난드 플래시 메모리 소자의 제조 방법
KR100605510B1 (ko) * 2004-12-14 2006-07-31 삼성전자주식회사 제어게이트 연장부를 갖는 플래시메모리소자의 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100854418B1 (ko) * 2007-03-31 2008-08-26 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조방법
KR100880341B1 (ko) * 2007-06-27 2009-01-28 주식회사 하이닉스반도체 플래시 메모리 소자의 소자 분리막 형성 방법
KR100880342B1 (ko) * 2007-06-27 2009-01-28 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성방법
US8163627B2 (en) 2007-06-27 2012-04-24 Hynix Semiconductor Inc. Method of forming isolation layer of semiconductor device

Also Published As

Publication number Publication date
US20070128797A1 (en) 2007-06-07
KR100807112B1 (ko) 2008-02-26

Similar Documents

Publication Publication Date Title
KR100807112B1 (ko) 플래쉬 메모리 및 그 제조 방법
JP5322369B2 (ja) 不揮発性メモリ素子の製造方法
CN100539081C (zh) 用于形成非易失性存储器件中的隔离结构的方法
KR20080001266A (ko) 플래시 메모리 소자의 제조방법
KR100676598B1 (ko) 반도체 소자의 제조 방법
US20080003744A1 (en) Method of manufacturing nand flash memory device
KR20010003086A (ko) 플로팅 게이트 형성 방법
KR100946116B1 (ko) 플래시 메모리 소자의 소자 분리막 형성 방법
KR100898674B1 (ko) 반도체 소자의 제조 방법
KR100885787B1 (ko) 비휘발성 메모리 소자의 제조 방법
KR100880341B1 (ko) 플래시 메모리 소자의 소자 분리막 형성 방법
KR100811576B1 (ko) 플래시 ｅ２ｐｒｏｍ 셀의 활성 영역에 자기 정렬된 플로팅 게이트 폴리를 형성하는 방법
KR20080086183A (ko) 플래시 메모리 소자의 제조방법
KR100602126B1 (ko) 플래시 메모리 셀 및 그 제조 방법
KR101048957B1 (ko) 낸드 플래쉬 메모리 소자 및 그의 제조 방법
KR20060075442A (ko) 플래쉬 메모리 소자의 제조방법
KR100958632B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100691932B1 (ko) 플래시 메모리 소자의 플로팅 게이트 형성 방법
KR20080012060A (ko) 플래시 메모리 소자 및 그것의 제조 방법
KR20010064598A (ko) 플래시 메모리 장치의 필드 절연막 형성 방법
KR20080060347A (ko) 비휘발성 메모리 소자 제조방법
KR100799113B1 (ko) 비휘발성 메모리 셀 제조방법
KR100798737B1 (ko) 반도체 소자의 게이트 전극 형성방법
KR20070067563A (ko) 플로팅 게이트 형성 방법
KR100799056B1 (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee