KR20090036832A - 비휘발성 메모리 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자 및 그의 제조 방법에 관한 것으로, 반도체 기판의 액티브 영역 상에 형성된 터널 절연막과, 상기 터널 절연막 상에 형성된 플로팅 게이트용 제1 도전층과, 상기 제1 도전층 상에 형성된 유전체막과, 상기 유전체막 상에 형성된 콘트롤 게이트용 제2 도전층과, 상기 제2 도전층 상에 형성된 식각 정지막 및 상기 식각 정지막 상에 형성된 게이트 전극층을 포함하기 때문에, 메모리 셀 영역과 주변 회로 영역의 게이트 전극층을 식각할 때 게이트 전극층 하부의 도전층이 식각되는 정도의 차이를 발생시키지 않는다.
게이트 식각, 게이트 전극층, 콘택 플러그, 낸드 플래시
Description
본 발명은 비휘발성 메모리 소자 및 그의 제조 방법에 관한 것으로, 특히 낸드(NAND) 플래시 메모리 소자 및 그의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 휘발성 메모리 소자와 비휘발성 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자는 디램(DRAM: Dynamic Random Access Memory) 및 에스램(SRAM: Static Random Access Memory)과 같이 데이터의 입출력은 빠르지만, 전원이 끊어지면 저장된 데이터를 잃어버리는 메모리 소자이다. 이에 반해, 비휘발성 메모리 소자는 전원이 끊어져도 저장된 데이터를 계속 유지하는 메모리 소자이다.
플래시 메모리 소자는 비휘발성 메모리 소자의 일종으로써, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM: Erasable Programmable Read Only Memory)과 전기적으로 프로그램 및 소거할 수 있는 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 메모리 소자이다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write) 하는 동작을 의미하며, 소거란 메모리 셀에 기록된 데이터를 삭제(erase)하는 동작을 의미한다.
이러한 플래시 메모리 소자 중 낸드 플래시 메모리 소자는 FN 터널링(Fowler/Nordheim tunneling) 현상을 이용하여 플로팅 게이트(floating gate) 내에 전자를 주입하여 프로그램하고, 전자를 인출하여 소거하는 과정을 통해 소거 동작을 수행한다. 낸드 플래시 메모리 소자는 다수의 셀이 직렬로 연결된 셀 스트링(cell string)을 포함하여 구성되며, 셀 스트링 내에서 흐르는 전류가 작아 노아(NOR) 플래시 메모리 소자에 비해서 소비전력이 적다는 이점이 있다. 또한 노아 플래시 메모리 소자에 비해서 고집적하기가 용이하여 대용량의 메모리 소자를 제조하는데 적합하다. 이러한 특징에 따라 최근에는 낸드 플래시 메모리 소자가 널리 이용되고 있다.
이러한 낸드 플래시 메모리 소자는 데이터를 저장하기 위한 메모리 셀 트랜지스터와, 메모리 셀 트랜지스터가 동작하도록 메모리 셀 트랜지스터에 전압을 인가하기 위한 주변 회로 트랜지스터를 포함하여 이루어진다. 또한 낸드 플래시 메모리 소자에 포함된 다수의 메모리 셀 트랜지스터들은 스트링 구조로 연결되어 있으며, 이러한 스트링을 선택하기 위해서는 소스 선택 트랜지스터와 드레인 선택 트랜지스터와 같은 선택 트랜지스터가 필요하다.
통상적으로, 낸드 플래시 반도체 기판은 메모리 셀 영역과 주변 회로 영역으로 구분된다. 메모리 셀 영역에는 데이터를 저장하는 메모리 셀 트랜지스터들이 형성되고 주변 회로 영역에는 메모리 셀 트랜지스터들을 제어하는 주변 회로 트랜지 스터들이 형성된다. 이처럼 반도체 기판은 메모리 셀 영역과 주변 회로 영역으로 구분되지만, 제조 공정의 효율성을 높이기 위하여 통상적으로 메모리 셀 영역과 주변 회로 영역에서 트랜지스터들을 형성하는 공정은 한꺼번에 형성된다.
도 2는 종래 기술에 따라 형성된 비휘발성 메모리 소자의 SEM 사진이다.
도 2를 참조하면, 메모리 셀 트랜지스터(202)에 비해 주변 회로 트랜지스터(201)들은 인접한 트랜지스터 사이의 간격을 넓게 형성하기 때문에 게이트 식각 공정 중에 로딩 효과(loading effect)로 인하여 주변 회로 트랜지스터(201) 사이에서 디싱(dishing) 현상이 발생할 수 있다. 특히, 도 2는 게이트 전극층(203)을 식각하는 단계를 나타낸 것으로, 게이트 전극층(203)을 식각할 때 메모리 셀 트랜지스터(202) 사이보다 주변 회로 트랜지스터(201) 사이의 도전층(204)이 더욱 많이 식각될 수 있다. 이에 따라 소정 높이(도면 부호 L)만큼 차이가 발생된다. 이러한 도전층(204)에서의 식각 정도 차이는 이후 진행되는 게이트 식각 공정에서 그대로 유지되어, 결국 메모리 셀 트랜지스터(202)가 형성된 영역의 반도체 기판이 과도하게 식각되어 손상되는 결과를 초래한다. 또한, 주변 회로 트랜지스터(201) 사이의 도전층(204)이 더욱 많이 식각되는 것을 고려하여, 도전층(204)의 두께를 더욱 두껍게 형성하면 도전층(204)에 저장된 전하량이 커지기 때문에 인접한 도전층(204) 사이에서 간섭(interference) 효과가 더욱 커지게 된다. 또한 도전층(204)의 두께를 더욱 두껍게 형성하면 게이트의 높이가 높아져서 게이트 사이에 콘택 플러그를 형성하는 공정이 어려워진다.
본 발명은 게이트 전극층 하단에 식각 정지막을 형성하여 로딩 효과를 최소화함으로써 메모리 셀 영역과 주변 회로 영역의 게이트 전극층을 식각할 때 게이트 전극층 하부의 도전층이 식각되는 정도의 차이를 발생시키지 않는다.
본 발명의 일실시예에 따른 비휘발성 메모리 소자는, 반도체 기판의 액티브 영역 상에 형성된 터널 절연막과, 상기 터널 절연막 상에 형성된 플로팅 게이트용 제1 도전층과, 상기 제1 도전층 상에 형성된 유전체막과, 상기 유전체막 상에 형성된 콘트롤 게이트용 제2 도전층과, 상기 제2 도전층 상에 형성된 식각 정지막 및 상기 식각 정지막 상에 형성된 게이트 전극층을 포함하는 것을 특징으로 한다.
상기 식각 정지막은 도전 물질일 수 있다. 상기 식각 정지막은 티탄 또는 질화티탄으로 형성될 수 있다. 상기 식각 정지막의 두께는 100∼200Å일 수 있다. 상기 게이트 전극층은 텅스텐 또는 텅스텐 실리사이드로 형성될 수 있다.
본 발명의 다른 측면에 따른 비휘발성 메모리 소자의 제조 방법은, 터널 절연막, 제1 도전층, 유전체막 및 제2 도전층이 형성된 반도체 기판이 제공되는 단계와, 상기 제2 도전층 상에 식각 정지막을 형성하는 단계와, 상기 식각 정지막 상에 게이트 전극층을 형성하는 단계와, 상기 게이트 전극층 상에 게이트 패터닝을 위한 게이트 마스크 패턴을 형성하는 단계와. 상기 게이트 마스크 패턴으로 상기 식각 정지막이 노출될 때까지 상기 게이트 전극층을 식각하는 단계와, 상기 노출된 식각 정지막을 제거하는 단계 및 상기 제2 도전층, 상기 유전체막 및 상기 제1 도전층을 식각하는 단계를 포함하는 것을 특징으로 한다.
상기 식각 정지막은 도전 물질로 형성할 수 있다. 상기 식각 정지막은 티탄 또는 질화티탄으로 형성할 수 있다. 상기 식각 정지막은 100∼200Å의 두께로 형성할 수 있다. 상기 게이트 전극층은 텅스텐 또는 텅스텐 실리사이드로 형성할 수 있다. 상기 게이트 전극층은 건식 식각 공정으로 식각할 수 있다. 상기 게이트 전극층은 NF3 가스와 Cl2 가스의 혼합 가스 또는 SF6 가스와 Cl2 가스의 혼합 가스를 사용하여 식각할 수 있다. 상기 게이트 전극층은 20∼50℃의 온도에서 식각할 수 있다. 상기 노출된 식각 정지막은 건식 식각으로 제거할 수 있다. 상기 노출된 식각 정지막은 Cl2 가스로 제거할 수 있다.
본 발명은 메모리 셀 영역과 주변 회로 영역의 게이트 전극층을 식각할 때 게이트 전극층 하부의 도전층이 식각되는 정도의 차이를 발생시키지 않는다. 이에 따라 도전층을 불필요하게 많이 형성할 필요가 없기 때문에, 도전층 사이의 간섭 효과를 줄일 수 있다. 또한, 게이트 높이가 줄어들기 때문에 게이트 사이에 콘택 플러그를 형성하는 공정이 용이해진다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1h는 본 발명에 따른 비휘발성 메모리 소자 및 그의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 1a를 참조하면, 메모리 셀 영역(A)과 주변 회로 영역(B)을 포함하는 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성한다. 그리고, 반도체 기판(102)에 대해 웰 이온 주입 공정과 문턱 전압 이온 주입 공정을 실시한다. 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이때, 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정시 반도체 기판(102)의 계면(surface)이 손상되는 것을 방지한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.
이어서, 스크린 산화막(도시하지 않음)을 제거한 후 반도체 기판(102) 상에 터널 절연막(104)을 형성한다. 터널 절연막(104)은 F/N 터널링(Fowler/Nordheim tunneling) 현상을 통해 터널 절연막(104) 하단의 반도체 기판(102)에서 터널 절연막(104) 상부에 형성되는 플로팅 게이트로 전자가 통과하거나, 반대로 플로팅 게이트에서 터널 절연막 하단의 반도체 기판(102)으로 전자가 통과할 수 있다. 터널 절연막(104)은 산화막으로 형성할 수 있다.
터널 절연막(104) 상에는 플로팅 게이트용 제1 도전층(106)을 형성한다. 프로그램 동작시 반도체 기판(102)의 전자가 터널 절연막(104)을 통과하여 제1 도전층(106)으로 축적되거나, 소거 동작시 제1 도전층(106)에 저장된 전하가 터널 절연막(104)을 통해 반도체 기판(102)으로 방출될 수 있다. 제1 도전층(106)은 폴리 실리콘으로 형성하는 것이 바람직하다.
이어서, 반도체 기판(102)의 소자 분리 영역(도시하지 않음)에 형성된 제1 도전층(106), 터널 절연막(104) 및 반도체 기판(102)의 일부를 식각하여 트렌치(trench; 도시하지 않음)를 형성한다. 그리고 트렌치를 절연 물질, 예를 들면 산화막으로 갭필(gap fill)하여 소자 분리막(도시하지 않음)을 형성한다.
제1 도전층(106) 및 소자 분리막(도시하지 않음) 상에는 유전체막(108)을 형성한다. 유전체막(108)은 산화막, 질화막 및 산화막이 적층된 ONO(Oxide/Nitride/Oxide) 구조로 형성될 수 있다. 유전체막(108) 상에는 콘트롤 게이트용 제2 도전층(110)이 형성된다. 제2 도전층(110)은 300∼600Å 두께의 폴리 실리콘으로 형성할 수 있다.
도 1b를 참조하면, 제2 도전층(110) 상에 식각 정지막(112)을 형성한다. 식각 정지막(112)은 상부에 형성되는 게이트 전극층을 식각하는 공정에서 정지막으로 사용된다. 식각 정지막(112)은 하부에 형성되는 제2 도전층(110)과 상부에 형성되는 게이트 전극층(도시하지 않음)이 전기적으로 연결될 수 있도록 도전 물질, 예를 들면 티탄(Ti) 또는 질화 티탄(TiN)을 이용하여 100∼200Å의 두께로 형성하는 것이 바람직하다.
도 1c를 참조하면, 식각 정지막(112) 상에 게이트 전극층(114)을 형성한다. 게이트 전극층(114)은 금속 물질, 예를 들면 텅스텐(W)이나 텅스텐 실리사이드(WSix)로 형성할 수 있다.
도 1d를 참조하면, 게이트 식각 공정에서 게이트 패턴 마스크로 사용하기 위하여, 게이트 전극층(114) 상에 제1 하드 마스크(116)와 제2 하드 마스크(118)를 형성한다. 제1 하드 마스크(116)는 TEOS(Tetra Ethyl OrthoSilicate) 산화막으로 형성하며, 제2 하드 마스크(118)는 아몰퍼스 카본(amorphous carbon)으로 형성할 수 있다.
도 1e를 참조하면, 제2 하드 마스크(118) 상에 포토 레지스트 패턴(photo resist pattern; 도시하지 않음)을 형성한 뒤 제1 하드 마스크(116)와 제2 하드 마스크(118)를 패터닝하여 게이트 마스크 패턴을 형성한다. 이때, 제1 하드 마스크(116)와 제2 하드 마스크(118)는 게이트 패터닝 공정을 위해 형성되고, 특히 반도체 기판(102)의 소자 분리 영역과 대응하는 부분이 오픈되도록 형성된다. 이때, 주변 회로 영역(B)의 게이트 마스크 패턴이 메모리 셀 영역(A)의 게이트 마스크 패턴보다 크게 형성된다.
도 1f를 참조하면, 제1 하드 마스크(116)와 제2 하드 마스크(118)를 이용하 는 게이트 식각 공정을 실시하여 게이트 전극층(114)을 패터닝한다. 게이트 전극층(114)을 패터닝하는 식각 공정은 NF3 가스와 Cl2 가스의 혼합 가스 또는 SF6 가스와 Cl2 가스의 혼합 가스를 식각 가스로 사용하는 건식 식각으로 실시한다.
이때, 게이트 전극층(114)이 패터닝되면서 식각 정지막(112)이 노출되면 식각 가스에 포함된 F와 식각 정지막(112)에 포함된 Ti가 반응하여 TiF4 가 형성되면서 게이트 전극층(114)의 패터닝 공정은 정지된다. TiF4의 식각 선택비를 더욱 증가시키기 위하여, 상기 식각 공정은 20∼50℃의 온도에서 실시하는 것이 바람직하다.
이와 같이 식각 정지막(112)이 노출되면서 게이트 전극층(114)의 패터닝 공정이 정지되기 때문에, 게이트의 간격이 넓게 형성되는 주변 회로 영역(B)의 제2 도전층(110)이 메모리 셀 영역(A)의 제2 도전층(110)보다 많이 식각되는 디싱 현상을 방지할 수 있다.
도 1g를 참조하면, 노출된 식각 정지막(112)을 Cl2 가스로 제거하는 건식 식각 공정을 실시한다. Cl2 가스는 식각 정지막에 포함된 Ti와 반응하여 TiCl4가 형성되는데, TiCl4는 TiF4에 비해 끓는점이 낮기 때문에 용이하게 제거될 수 있다. 이로써, 하부에 형성된 제2 도전층(110)이 노출된다.
도 1h를 참조하면, 노출된 제2 도전층(110)에 대해 게이트 식각 공정을 계속 실시하여 패터닝한 뒤, 하부에 형성된 유전체막(108), 제1 도전층(106)도 함께 패터닝한다. 이로써, 메모리 셀 영역(A)과 주변 회로 영역(B)의 게이트가 형성된다. 이후에, 게이트 사이의 반도체 기판(102)에 대해 이온 주입 공정을 실시하여 접합 영역(120)을 형성한다.
도 1a 내지 도 1h는 본 발명의 일실시예에 따른 비휘발성 메모리 소자 및 그의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 2는 종래 기술에 따른 비휘발성 메모리 소자를 제조할 때 로딩 효과가 발생된 메모리 소자의 SEM 사진이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 터널 절연막
106 : 제1 도전층 108 : 유전체막
110 : 제2 도전층 112 : 식각 정지막
114 : 게이트 전극층 116 : 제1 하드 마스크
118 : 제2 하드 마스크 120 : 접합 영역
Claims (15)
- 반도체 기판의 액티브 영역 상에 형성된 터널 절연막;상기 터널 절연막 상에 형성된 플로팅 게이트용 제1 도전층;상기 제1 도전층 상에 형성된 유전체막;상기 유전체막 상에 형성된 콘트롤 게이트용 제2 도전층;상기 제2 도전층 상에 형성된 식각 정지막;상기 식각 정지막 상에 형성된 게이트 전극층을 포함하는 비휘발성 메모리 소자.
- 제1항에 있어서,상기 식각 정지막은 도전 물질인 비휘발성 메모리 소자.
- 제1항에 있어서,상기 식각 정지막은 티탄 또는 질화티탄으로 형성된 비휘발성 메모리 소자.
- 제1항에 있어서,상기 식각 정지막의 두께는 100∼200Å인 비휘발성 메모리 소자.
- 제1항에 있어서,상기 게이트 전극층은 텅스텐 또는 텅스텐 실리사이드로 형성된 비휘발성 메모리 소자.
- 터널 절연막, 제1 도전층, 유전체막 및 제2 도전층이 형성된 반도체 기판이 제공되는 단계;상기 제2 도전층 상에 식각 정지막을 형성하는 단계;상기 식각 정지막 상에 게이트 전극층을 형성하는 단계;상기 게이트 전극층 상에 게이트 패터닝을 위한 게이트 마스크 패턴을 형성하는 단계;상기 게이트 마스크 패턴으로 상기 식각 정지막이 노출될 때까지 상기 게이트 전극층을 식각하는 단계;상기 노출된 식각 정지막을 제거하는 단계; 및상기 제2 도전층, 상기 유전체막 및 상기 제1 도전층을 식각하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제6항에 있어서,상기 식각 정지막은 도전 물질로 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제6항에 있어서,상기 식각 정지막은 티탄 또는 질화티탄으로 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제6항에 있어서,상기 식각 정지막은 100∼200Å의 두께로 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제6항에 있어서,상기 게이트 전극층은 텅스텐 또는 텅스텐 실리사이드로 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제6항에 있어서,상기 게이트 전극층은 건식 식각 공정으로 식각하는 비휘발성 메모리 소자의 제조 방법.
- 제6항에 있어서,상기 게이트 전극층은 NF3 가스와 Cl2 가스의 혼합 가스 또는 SF6 가스와 Cl2 가스의 혼합 가스를 사용하여 식각하는 비휘발성 메모리 소자의 제조 방법.
- 제6항에 있어서,상기 게이트 전극층은 20∼50℃의 온도에서 식각하는 비휘발성 메모리 소자의 제조 방법.
- 제6항에 있어서,상기 노출된 식각 정지막은 건식 식각으로 제거하는 비휘발성 메모리 소자의 제조 방법.
- 제6항에 있어서,상기 노출된 식각 정지막은 Cl2 가스로 제거하는 비휘발성 메모리 소자의 제조 방법.
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